JP2007243545A

JP2007243545A - 多重化スイッチング回路及び多重化スイッチング方法

Info

Publication number: JP2007243545A
Application number: JP2006062474A
Authority: JP
Inventors: Shuhei Horikoshi; 修平堀越
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2006-03-08
Filing date: 2006-03-08
Publication date: 2007-09-20
Also published as: US7701840B2; CN101035314A; US20070211766A1; CN101035314B; EP1833185A2; EP1833185B1; EP1833185A3

Abstract

【課題】パケットデータを遅延を発生させることなく容易に多重化及びスイッチングする。
【解決手段】直交符号多重化スイッチングメモリ１０３にて、複数の入力チャネルから入力されるパケットのビット幅が予め設定されたビット幅に統一され、ビット幅が統一されたパケットの複数の入力チャネル間における同期化が行われ、同期化が行われたパケットに入力チャネルに応じて直交符号設定レジスタ１０２−１〜１０２−ｍに予め設定された直交符号が乗ぜられて拡散処理され、拡散処理されたパケットが多重処理され、多重処理されたパケットに出力チャネルへ出力するパケットが入力された入力チャネルに応じて直交符号設定レジスタ１０２−１〜１０２−ｍに予め設定されたスイッチング直交符号が乗ぜられて入力チャネルから入力されたパケットが復元され、外部インタフェース変換部１０４−１〜１０４−ｎにて外部へのフォーマットに変換される。
【選択図】図１

Description

本発明は、Ｗ−ＣＤＭＡ（Ｗｉｄｅｂａｎｄ−ＣｏｄｅＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅＡｃｃｅｓｓ）無線通信システムの基地局等において、複数のチャネルの入力パケットを多重化してスイッチングする多重化スイッチング回路及び多重化スイッチング方法に関する。

従来より、ディジタル携帯電話などの無線通信システムにおいて、複数のチャネルのパケットを伝送するパケット伝送装置については、小型パケットの大量な入力を処理できる高いスループット能力と低いコストが要求されている。しかし、同時に入力されるチャネル数が増加すると入力パケットのバースト入力が発生した場合、入力パケットを一時格納するための内部ＲＡＭ（バッファ）でのパケットの滞留が生じてしまう。そして、このパケットの滞留によってＲＡＭ領域が不足してしまうと、パケットを入力することができなくなるため、処理の遅延やバッファオーバーフロー等が生じてしまうことがある。

図６は、従来のパケット伝送装置におけるパケットの格納処理の様子を示す図である。

図６に示すように、従来のパケット伝送装置においては、パケット伝送装置内部に設けられたＲＡＭ６０１に複数のチャネルのパケットが多重されて格納される。そのため、各チャネルのパケットがバースト的に入力された場合、ある時間に着目すると、ＲＡＭ６０１へのパケットの入力に対する出力処理が追いつかず、ＲＡＭ６０１にパケットが滞留してしまう。

そのため、従来のパケット伝送装置では、多数の入出力チャネルが存在するようなネットワークにおいて、負荷が集中したときのパケットを格納するために、大容量の記憶領域が必要とされる。記憶領域となるＲＡＭの容量を増やすことができれば、パケットのバースト入力が発生しても、パケットの格納が可能となる。

しかし、ＲＡＭの容量はデバイスの価格や回路規模等の制約により無限に大きくすることが困難である。

また、出力のスループットを上げることが可能であれば、内部ＲＡＭにパケットが滞留することなくパケットが出力されるため、内部ＲＡＭを増やす必要はなくなるが、出力のスループットは内部回路の動作周波数に応じて決定されるため、動作周波数の制約により出力スループットを無限に高くすることは困難である。

そこで、ネットワークに接続された装置にて、データを一時的に格納するメモリの記憶領域を管理し、当該記憶領域の空き容量が少なくなった場合、データの入力を抑止する方法が考えられている（例えば、特許文献１参照。）。
特開２００５−０２０６０９号公報

しかしながら、特許文献１に記載された方法においては、当該装置内におけるパケットデータのオーバーフローは解消されるが、前段の装置にてパケットデータが滞留することとなり、前段の装置におけるＲＡＭの容量を大きくしなければならないという問題点がある。さらに、格納される場所が当該装置から前段の装置へ移るだけであって、データ送信の遅延の発生は解消されないという問題点がある。

本発明は、上述したような従来の技術が有する問題点に鑑みてなされたものであって、パケットデータを遅延を発生させることなく容易に多重化及びスイッチングすることができる多重化スイッチング回路及び多重化スイッチング方法を提供することを目的とする。

上記目的を達成するために本発明は、
複数の入力チャネルから入力されるパケットを多重化し、複数の出力チャネルへ出力するためにスイッチングを行うための多重化スイッチング回路であって、
前記複数の入力チャネルから入力されるパケットのビット幅を予め設定されたビット幅に統一し、前記ビット幅が統一されたパケットの前記複数の入力チャネル間における同期化を行い、前記同期化が行われたパケットに前記入力チャネルに応じた直交符号を乗じて拡散処理し、前記拡散処理されたパケットを多重処理し、多重処理されたパケットに前記出力チャネルへ出力するパケットが入力された入力チャネルに応じたスイッチング直交符号を乗じて前記入力チャネルから入力されたパケットを復元する。

また、前記直交符号及び前記スイッチング直交符号は、Ｇｏｌｄ符号であることを特徴とする。

また、前記直交符号及び前記スイッチング直交符号は、Ｗａｌｓｈ−Ｈａｎｄａｍａｒｄ符号であることを特徴とする。

また、複数の入力チャネルから入力されるパケットを多重化し、複数の出力チャネルへ出力するためにスイッチングを行う多重化スイッチング方法であって、
前記複数の入力チャネルから入力されるパケットのビット幅を予め設定されたビット幅に統一する処理と、
前記ビット幅が統一されたパケットの前記複数の入力チャネル間における同期化を行う処理と、
前記同期化が行われたパケットに前記入力チャネルに応じた直交符号を乗ずる処理と、
前記直交符号が乗ぜられたパケットを多重化する処理と、
前記多重化されたパケットに前記出力チャネルへ出力するパケットが入力された入力チャネルに応じたスイッチング直交符号を乗ずる処理とを有する。

上記のように構成された本発明においては、複数の入力チャネルから入力されるパケットのビット幅が予め設定されたビット幅に統一され、ビット幅が統一されたパケットの複数の入力チャネル間における同期化が行われ、同期化が行われたパケットに入力チャネルに応じた直交符号が乗ぜられて拡散処理され、拡散処理されたパケットが多重処理され、多重処理されたパケットに出力チャネルへ出力するパケットが入力された入力チャネルに応じたスイッチング直交符号が乗ぜられて入力チャネルから入力されたパケットが復元される。

これにより、パケットの入力速度が出力のスループットを上回る場合、それを吸収するためにＲＡＭ等のメモリにパケットを一時的に格納する場合であっても、多重化処理されたパケットが格納されるための処理時間とＲＡＭ領域とを増やすことなく処理される。

以上説明したように本発明においては、複数の入力チャネルから入力されるパケットのビット幅を予め設定されたビット幅に統一し、ビット幅が統一されたパケットの複数の入力チャネル間における同期化を行い、同期化が行われたパケットに入力チャネルに応じた直交符号を乗じて拡散処理し、拡散処理されたパケットを多重処理し、多重処理されたパケットに出力チャネルへ出力するパケットが入力された入力チャネルに応じたスイッチング直交符号を乗じて入力チャネルから入力されたパケットを復元する構成としたため、パケットデータを遅延を発生させることなく容易に多重化及びスイッチングすることができる。

以下に、本発明の実施の形態について図面を参照して説明する。

図１は、本発明の多重化スイッチング回路の実施の一形態を示す図である。

本形態は図１に示すように、受信ＦＩＦＯ１０１−１〜１０１−ｍと、直交符号設定レジスタ１０２−１〜１０２−ｍと、直交符号多重化スイッチングメモリ部１０３と、外部インタフェース変換部１０４−１〜１０４−ｎとから構成されている。

受信ＦＩＦＯ１０１−１〜１０１−ｍは、ＣＨ（チャネル）１〜ｍの入力パケットをそれぞれ一時格納して内部クロックで読み出すことにより内部クロックに同期化させるためのＦａｓｔＩｎＦａｓｔＯｕｔのメモリである。直交符号設定レジスタ１０２−１〜１０２−ｍは、入力パケットそれぞれについて拡散処理を行うための直交符号（Ｇｏｌｄ符号やＷａｌｓｈ−Ｈａｎｄａｍａｒｄ符号等）、及び出力パケットそれぞれについて復元処理を行うためのスイッチング直交符号が、チャネルに対応付けられて設定されるレジスタである。なお、この直交符号及びスイッチング直交符号は、同時使用チャネル数やメモリのバス幅（符号長）に応じて自由に設定することができる。直交符号多重化スイッチングメモリ部１０３は、受信ＦＩＦＯ１０１−１〜１０１−ｍから出力されたパケットについて直交符号設定レジスタ１０２−１〜１０２−ｍに設定された直交符号を用いて拡散処理を行い、拡散処理されたパケットを多重し、多重されたパケットを一時格納し、一時格納されたパケットについて直交符号設定レジスタ１０２−１〜１０２−ｍに設定されたスイッチング直交符号を用いて復元処理を行う。外部インタフェース変換部１０４−１〜１０４−ｎは、直交符号多重化スイッチングメモリ部１０３にて処理されたパケットを、外部に接続された外部インタフェースに対応したフォーマットに変換する。ここで、通常のＣＨの番号は０から始まるが、説明の便宜上、入力ＣＨの番号を１〜ｍとし、また出力ＣＨの番号を１〜ｎとする。

図２は、図１に示した直交符号多重化スイッチングメモリ部１０３の構成例を示す図である。

図１に示した直交符号多重化スイッチングメモリ部１０３は図２に示すように、ビット幅変換／同期化ＦＩＦＯ２０１−１〜２０１−ｍと、拡散部２０２と、多重化部２０３と、ＲＡＭ２０４と、復元部２０５とから構成されている。ビット幅変換／同期化ＦＩＦＯ２０１−１〜２０１−ｍは、ＦＩＦＯ（ＦａｓｔＩｎＦａｓｔＯｕｔ）メモリを用いて入力パケットのチャネル間の同期化を行い、内部回路に対して同一のビット幅で書き込むために、ビット幅を統一させる。拡散部２０２は、ビット幅変換／同期化ＦＩＦＯ２０１−１〜２０１−ｍにてチャネル間の同期化及びビット幅を変換されたパケットについて、図１に示した直交符号設定レジスタ１０２−１〜１０２−ｍに設定された直交符号を用いて拡散処理を行う。多重化部２０３は、拡散部２０２にて拡散処理されたパケットを多重処理する。ＲＡＭ２０４は、多重化部２０３にて多重処理されたパケットを一時格納する記憶手段である。復元部２０５は、ＲＡＭ２０４に一時格納されたパケットを読み出して、図１に示した直交符号設定レジスタ１０２−１〜１０２−ｍに設定された出力の行き先それぞれに対応したスイッチング直交符号を用いて、読み出されたパケットを乗算処理して所望のパケットを取り出すことによりスイッチング処理を行う。なお、ＲＡＭ２０４は、パケットの入力速度が出力のスループットを上回る場合におけるパケットの滞留のためのものであり、出力のスループットがパケットの入力速度を上回るときには必要ない。

以下に、図１及び図２に示した多重化スイッチング回路における多重化スイッチング方法について説明する。

図３は、図１及び図２に示した多重化スイッチング回路における多重化スイッチング方法を説明するためのシーケンス図である。

まず、入力ＣＨ１〜ｍのパケットが、ＳｅｒＤｅｓ回路（不図示）によってデシリアライズされて、受信ＦＩＦＯ１０１−１〜１０１−ｍにそれぞれに格納される（ステップＳ１）。そして、格納されたパケットが、本発明の多重化スイッチング回路の内部クロックによって読み出される（ステップＳ２）。つまり、パケットが外部クロックから内部クロックへ乗せ替えられる。

受信ＦＩＦＯ１０１−１〜１０１−ｍから内部クロックによって読み出されたパケットは、直交符号多重化スイッチングメモリ部１０３のビット幅変換／同期化ＦＩＦＯ２０１−１〜２０１−ｍに一時格納される（ステップＳ３）。

ビット幅変換／同期化ＦＩＦＯ２０１−１〜２０１−ｍに一時格納されたパケットは、パケットのビット幅が予め設定されたビット幅に統一される。

図４は、ビット幅変換／同期化ＦＩＦＯ２０１−１〜２０１−ｍに一時格納されたパケットのビット幅が統一される様子を示す図である。

図４には、入力ＣＨ１のパケット及び入力ＣＨ２のパケットのビット幅が１２８ビットに統一される例を示す。入力ＣＨ１のパケットは、パケット長が５であり、ビット幅が８ビットの合計４０ビットのパケットである。一方、入力ＣＨ２のパケットは、パケット長が２であり、ビット幅が８ビットの合計１６ビットのパケットである。また、予め設定されたビット幅は、１２８ビットであり、パケットのビット数で余る部分は、空きデータとする。このとき、空きデータの部分に「０」を挿入しても良い。図４に示した例では、入力ＣＨ１パケットの場合、パケットの合計ビット数が４０ビットであるため、当該４０ビット以外の８８ビットは空きデータとして１２８ビットが構成される。また、入力ＣＨ２パケットの場合は、パケットの合計ビット数が１６ビットであるため、当該１６ビット以外の１１２ビットは空きデータとして１２８ビットが構成される。

また、ビット幅変換／同期化ＦＩＦＯ２０１−１〜２０１−ｍにてビット幅が統一されたパケットが読み出される際に、ビット幅変換／同期化ＦＩＦＯ２０１−１〜２０１−ｍに格納される際にチャネル間で異なっていたパケットの先頭位置を揃えるために、チャネル間で同期化されて読み出される（ステップＳ４）。例えば、タイマーやカウンタ等によって周期的な読み出し用パルスを生成し、そのパルスが入力されたタイミングでビット幅変換／同期化ＦＩＦＯ２０１−１〜２０１−ｍに一時格納されているパケットが同時に読み出されるものが考えられる。

ビット幅変換／同期化ＦＩＦＯ２０１−１〜２０１−ｍから読み出されたパケットは、拡散部２０２にてそれぞれ拡散処理される（ステップＳ５）。具体的には、図１に示した直交符号設定レジスタ１０２−１〜１０２−ｍそれぞれに予め設定された直交符号が、ビット幅変換／同期化ＦＩＦＯ２０１−１〜２０１−ｍから読み出されたパケットそれぞれに乗算される。

拡散部２０２にて拡散処理されたパケットは、多重化部２０３にて多重処理される（ステップＳ６）。このとき、多重化部２０３に入力されるパケットはチャネル間で同期が取れているため、入力された順序で出力タイミングが同一なパケット同士が多重処理される。

そして、多重化部２０３にて多重処理されたパケットは、ＲＡＭ２０４に一時格納される（ステップＳ７）。

図５は、図３のステップＳ５からステップＳ７の処理の様子を示す図である。

図５では、入力されるパケットがＣＨ１，ＣＨ２及びＣＨ３の３つのＣＨの場合を例に挙げる。それらのＣＨのパケットが、拡散部２０２にて拡散処理され、多重化部２０３にて多重処理されると、それぞれタイムスロットで、ａ（ＣＨ１＋ＣＨ２＋ＣＨ３），ｂ（ＣＨ２＋ＣＨ３），ｃ（ＣＨ１＋ＣＨ３）及びｄ（ＣＨ２）という形でＲＡＭ２０４に格納される。これにより、これらを処理するための処理時間は、１ＣＨあたりの処理時間と等しくなる。

図５に示した本発明における処理の様子と、図６に示した従来の処理の様子とを比較すると、従来の処理では、各入力チャネルからのパケットは入力された順に内部ＲＡＭ６０１へ書き込みが行われるので、到来したパケットの分のＲＡＭ領域が必要となり、処理時間の遅延が生じる。しかし、本発明における処理により、チャネル間のパケットが多重化され、ＲＡＭ領域と処理時間とが１ＣＨ分となるため、処理の高速化とＲＡＭ容量の削減によるコスト削減とが可能になる。また、チャネル毎にランダムに発生するパケットのバースト入力によるチャネル間でのＲＡＭ領域の使用率の偏りが考えられるが、多重化処理によって、ＲＡＭ２０４を共有できるため、使用率に偏りは発生しないことから、ＲＡＭ２０４の利用効率が高いという利点もある。従って、処理時間とＲＡＭ領域とを増やすことなく、入力されるチャネル数を増やすことができる。

その後、ＲＡＭ２０４に一時格納されたパケットが読み出される（ステップＳ８）。

ＲＡＭ２０４から読み出されたパケットは、多重化されている。そのため、多重化されたパケットから所望のパケットを行き先（出力ＣＨ）に対応させて出力させるために、復元部２０５にて復元処理される（ステップＳ９）。この復元処理は、図１に示した直交符号設定レジスタ１０２−１〜１０２−ｍそれぞれに予め設定されたスイッチング直交符号が、ＲＡＭ２０４から読み出されたパケットそれぞれに乗算される。このとき、所望の出力ＣＨへ所望の入力ＣＨのパケットが出力されるように乗算される。例えば、図２に示すように、出力ＣＨ１へ入力ＣＨ２パケットが出力される場合、直交符号設定レジスタ１０２−１〜１０２−ｍに設定されたスイッチング直交符号のうち、ＣＨ２を復元するためのスイッチング直交符号を用いて乗算されて復元される。また、出力ＣＨ２へ入力ＣＨｍパケットが出力される場合、直交符号設定レジスタ１０２−１〜１０２−ｍに設定されたスイッチング直交符号のうち、ＣＨｍを復元するためのスイッチング直交符号を用いて乗算されて復元される。また、出力ＣＨｎへ入力ＣＨ１パケットが出力される場合、直交符号設定レジスタ１０２−１〜１０２−ｍに設定されたスイッチング直交符号のうち、ＣＨ１を復元するためのスイッチング直交符号を用いて乗算されて復元される。なお、これらの組み合わせについては、直交符号設定レジスタ１０２−１〜１０２−ｍに設定されることで自由に変更可能である。

復元部２０５にて復元されたパケットは、図１に示した外部インタフェース変換部１０４−１〜１０４−ｎへそれぞれ出力され、外部インタフェース変換部１０４−１〜１０４−ｎにて出力先のデバイスや回路に応じたフォーマットへ変換される。

本発明の多重化スイッチング回路の実施の一形態を示す図である。図１に示した直交符号多重化スイッチングメモリ部の構成例を示す図である。図１及び図２に示した多重化スイッチング回路における多重化スイッチング方法を説明するためのシーケンス図である。ビット幅変換／同期化ＦＩＦＯに一時格納されたパケットのビット幅が統一される様子を示す図である。図３のステップＳ５からステップＳ７の処理の様子を示す図である。従来のパケット伝送装置におけるパケットの格納処理の様子を示す図である。

符号の説明

１０１−１〜１０１−ｍ受信ＦＩＦＯ
１０２−１〜１０２−ｍ直交符号設定レジスタ
１０３直交符号多重化スイッチングメモリ部
１０４−１〜１０４−ｎ外部インタフェース変換部
２０１−１〜２０１−ｍビット幅変換／同期化ＦＩＦＯ
２０２拡散部
２０３多重化部
２０４ＲＡＭ
２０５復元部

Claims

複数の入力チャネルから入力されるパケットを多重化し、複数の出力チャネルへ出力するためにスイッチングを行うための多重化スイッチング回路であって、
前記複数の入力チャネルから入力されるパケットのビット幅を予め設定されたビット幅に統一し、前記ビット幅が統一されたパケットの前記複数の入力チャネル間における同期化を行い、前記同期化が行われたパケットに前記入力チャネルに応じた直交符号を乗じて拡散処理し、前記拡散処理されたパケットを多重処理し、多重処理されたパケットに前記出力チャネルへ出力するパケットが入力された入力チャネルに応じたスイッチング直交符号を乗じて前記入力チャネルから入力されたパケットを復元する多重化スイッチング回路。
請求項１に記載の多重化スイッチング回路において、
前記直交符号及び前記スイッチング直交符号は、Ｇｏｌｄ符号であることを特徴とする多重化スイッチング回路。
請求項１に記載の多重化スイッチング回路において、
前記直交符号及び前記スイッチング直交符号は、Ｗａｌｓｈ−Ｈａｎｄａｍａｒｄ符号であることを特徴とする多重化スイッチング回路。
複数の入力チャネルから入力されるパケットを多重化し、複数の出力チャネルへ出力するためにスイッチングを行う多重化スイッチング方法であって、
前記複数の入力チャネルから入力されるパケットのビット幅を予め設定されたビット幅に統一する処理と、
前記ビット幅が統一されたパケットの前記複数の入力チャネル間における同期化を行う処理と、
前記同期化が行われたパケットに前記入力チャネルに応じた直交符号を乗ずる処理と、
前記直交符号が乗ぜられたパケットを多重化する処理と、
前記多重化されたパケットに前記出力チャネルへ出力するパケットが入力された入力チャネルに応じたスイッチング直交符号を乗ずる処理とを有する多重化スイッチング方法。
請求項４に記載の多重化スイッチング方法において、
前記直交符号及び前記スイッチング直交符号は、Ｇｏｌｄ符号であることを特徴とする多重化スイッチング方法。
請求項４に記載の多重化スイッチング方法において、
前記直交符号及び前記スイッチング直交符号は、Ｗａｌｓｈ−Ｈａｎｄａｍａｒｄ符号であることを特徴とする多重化スイッチング方法。