JP5182041B2 - ベースバンド信号処理装置およびデータ送受信方法 - Google Patents

Description

本発明は、Ｗ−ＣＤＭＡ(Wideband-Code Division Multiple Access)およびＬＴＥ（Long Term Evolution）の無線通信システムにおいて、無線基地局装置に実装されるベースバンド信号処理装置およびデータ送受信方法に関する。

ディジタル携帯電話などの無線通信システムの無線基地局装置において、ベースバンド信号処理を行うデバイス間の信号伝送は大量のデータを処理できる高いスループット能力と低いコストが要求される。

ベースバンド信号処理部におけるデバイス間のデータ送受信方法を説明する。図８は信号処理デバイス間のデータ送受信方法の一例を示す模式図である。

図８に示すように、送信側デバイス５０１には、チャネルＣＨ０〜ＣＨｘ（ｘは１以上の整数）に対応してＦＩＦＯ回路５１０〜５１ｘおよびシリアライザ回路５２０〜５２ｘが設けられている。受信側デバイス５５０には、チャネルＣＨ０〜ＣＨｘに対応してデシリアライザ回路５６０〜５６ｘが設けられている。

送信側デバイス５０１のシリアライザ回路５２０〜５２ｘのそれぞれと受信側デバイス５５０のデシリアライザ回路５６０〜５６ｘのそれぞれとがチャネルに対応して、伝送路５７０を介して接続されている。以下では、一対のシリアライザ回路およびデシリアライザ回路をＳＥＲＤＥＳ（SERializer / DESerializer）回路と称する。

一方、データ多重化として、直交符号の相互相関特性を利用する方法の一例が特許文献１に開示されている。
特開２００７−２４３５４５号公報

図８に示した方法では、処理対象となるチャネル数分のＳＥＲＤＥＳ回路が必要となり、同時に処理しなければならないチャネル数が増加すると、それに伴って他のデバイスに伝送するためのデータバスやＳＥＲＤＥＳも増やす必要があった。そのため、伝送路やＳＥＲＤＥＳ回路が増えることによる実装面積の逼迫やコストアップが問題となる。

デバイス間の信号伝送では同時に処理するチャネル数が増加すると、データバスやＳＥＲＤＥＳの数を削減するために、伝送速度を上げるという対策もある。しかし、バス通信やシリアル伝送にも速度の限界があり、複数のチャネルを処理するベースバンド信号処理部では、伝送速度の向上だけでは対応することは困難である。

本発明は上述したような技術が有する問題点を解決するためになされたものであり、伝送路およびＳＥＲＤＥＳ回路を抑制して複数のチャネルのデータをデバイス間で送受信可能にしたベースバンド信号処理装置およびデータ送受信方法を提供することを目的とする。

上記目的を達成するための本発明のベースバンド信号処理装置は、
複数のチャネルのそれぞれに対応して、入力される複数の第１のデータを該複数のチャネル毎に異なる直交符号をビットシフトした値で多重化し、各チャネルについて前記複数の第１のデータを多重化したパラレルデータである第２のデータを該チャネルに対応する直交符号を用いてチャネル間で多重化し、複数の前記第２のデータを多重化したデータをシリアル信号に変換して伝送路を介して出力する送信側信号処理回路と、
前記伝送路を介して受信した前記シリアル信号をパラレルデータに変換し、いずれかのチャネルの前記直交符号を用いて該パラレルデータを各チャネルに対応する前記第２のデータに分離し、前記直交符号のビットシフトした値を用いてチャネル毎の該第２のデータを前記複数の第１のデータに復元する受信側信号処理回路と、
を有し、
前記複数の第１のデータは前記直交符号の符号長分の第１のデータであり、
前記送信側信号処理回路は、
前記チャネルに対応して複数設けられ、それぞれが前記複数の第１のデータをチャネル間で同期させて出力するＦＩＦＯ回路と、
前記ＦＩＦＯ回路から出力された前記複数の第１のデータのそれぞれに前記直交符号を１ビットずつシフトした値のそれぞれを乗算した結果を加算して前記第２のデータをチャネル毎に求め、前記複数のチャネルのそれぞれの該第２のデータを加算することで多重化する多重送信部と、
前記多重送信部で多重化されたデータを前記シリアル信号に変換するシリアライザ回路と、を有する構成である。

また、本発明のデータ送受信方法は、送信側信号処理回路および受信側信号処理回路を有するベースバンド信号処理装置によるデータ送受信方法であって、
前記送信側信号処理回路が複数のチャネルのそれぞれに対応して、入力される複数の第１のデータを該複数のチャネル毎に異なる直交符号をビットシフトした値で多重化し、
前記送信側信号処理回路が各チャネルについて前記複数の第１のデータを多重化したパラレルデータである第２のデータを該チャネルに対応する直交符号を用いてチャネル間で多重化し、
前記送信側信号処理回路が複数の前記第２のデータを多重化したデータをシリアル信号に変換して伝送路を介して出力し、
前記受信側信号処理回路が前記伝送路を介して受信した前記シリアル信号をパラレルデータに変換し、
前記受信側信号処理回路がいずれかのチャネルの前記直交符号を用いて該パラレルデータを各チャネルに対応する前記第２のデータに分離し、
前記受信側信号処理回路が前記直交符号のビットシフトした値を用いてチャネル毎の前記第２のデータを前記複数の第１のデータに復元するものであり、
前記複数の第１のデータは前記直交符号の符号長分の第１のデータであり、
前記送信側信号処理回路は、
前記チャネルに対応して予め設けられた複数のＦＩＦＯ回路のそれぞれに前記複数の第１のデータをチャネル間で同期させる処理と、
前記ＦＩＦＯ回路による処理後の前記複数の第１のデータのそれぞれに前記直交符号を１ビットずつシフトした値のそれぞれを乗算した結果を加算して前記第２のデータをチャネル毎に求め、前記複数のチャネルのそれぞれの該第２のデータを加算することで多重化する多重送信処理と、
前記多重送信処理で多重化されたデータを、予め設けられたシリアライザ回路によって前記シリアル信号に変換する処理と、を実行する。

本発明によれば、複数の入出力チャネルで構成される伝送路に対して、１つのＳＥＲＤＥＳ回路で実現できるため、ＳＥＲＤＥＳ回路の実装面積を抑制でき、コストを低減できる。

本実施形態のベースバンド信号処理装置を備えた無線基地局装置について説明する。図１は無線基地局装置の一構成例を示すブロック図である。

図１に示すように、無線基地局装置５０は、アンテナ５１を介して送信する無線信号を増幅する送信増幅部５２と、アンテナ５１を介して受信する無線信号を増幅する受信増幅部５３と、無線部５４と、ベースバンド信号処理部５５と、無線ネットワーク制御装置（Radio Network Controller: RNC）（不図示）と通信するインタフェース部５６と、各部を制御する制御部５７とを有する。

図２は図１に示したベースバンド信号処理部の一構成例を示すブロック図である。本実施形態では、本発明に関連する、ベースバンド信号処理部内のデバイス間のデータ送受信についての構成と動作を説明し、その他についての詳細な説明を省略する。

図２に示すように、ベースバンド信号処理部５５は、データ多重化したシリアル信号を送信する送信側デバイスに相当する信号処理回路２ａと、受信するシリアル信号を元のデータに復元する受信側デバイスに相当する信号処理回路２ｂとを有する。なお、説明を簡単にするために、ベースバンド信号処理部５５に含まれる信号処理回路が２つの場合で説明するが、その数は２つに限らない。

信号処理回路２ａは、同期用FIFO（First-In First-Out）回路１００〜同期用FIFO回路１０ｘ（ｘは１以上の整数）と、直交符号多重送信部１１２と、シリアライザ回路１１４とを有する。同期用FIFO回路１０ｘはチャネルｘ（ＣＨｘ）に対応して設けられている。例えば、同期用FIFO回路１００はチャネル０（ＣＨ０）用であり、同期用FIFO回路１０１はチャネル１（ＣＨ１）用である。チャネル数は、ｘ＋１である。

信号処理回路２ｂは、デシリアライザ回路１３０と、直交符号多重受信部１３１とを有する。信号処理回路２ａと信号処理回路２ｂは有線の伝送路１２０で接続されている。

次に、図２に示した直交符号多重送信部１１２の構成を説明する。図３は直交符号多重送信部の一構成例を示すブロック図である。

図３に示すように、直交符号多重送信部１１２は、チャネル毎に設けられた直交符号多重送信回路２２０〜２２ｘ（ｘは１以上の整数）と、直交符号多重送信回路２２０〜２２ｘの出力を加算する加算回路２５０とを有する。直交符号多重送信回路２２０〜２２ｘは同様な構成であるため、直交符号多重送信回路２２０について説明する。

直交符号多重回路２２０は、D-F/F（D型Flip Flop）回路２３１〜D-F/F回路２３ｎと、D-F/F回路に対応して設けられた乗算器２４１〜２４ｎと、乗算器２４１〜２４ｎの出力を加算する加算回路２０７と、データの更新周期を制御するEnable制御回路２０８と、Enable制御回路２０８の指示信号に合わせて加算回路２０７の出力を制御する出力タイミング制御回路２０９とを有する。

各チャネルの入力データは、同期用FIFO回路１００〜同期用FIFO回路１０ｘによってチャネル間の同期がとられた後、直交符号多重送信回路２２０〜２２ｘのそれぞれのD-F/F回路２３１に入力される。ここでは、入力されるデータを１バイト（８ビット）としているが、入力されるデータは８ビットに限られない。直交符号多重送信回路２２０〜２２ｘのそれぞれにおけるD-F/F回路２３１〜D-F/F回路２３ｎは、送信側で使用される直交符号C＿1＿CH0〜C＿n＿CH0が示す符号長のビット数分設けられている。ｎは拡散符号長のビット数である。D-F/F回路２３１〜D-F/F回路２３ｎには、符号長分のパラレルデータが一時的に記憶される。直交符号は、例えば、Gold符号やWalsh-Hadamard符号などである。

直交符号多重回路２２０に、直交符号C＿1＿CH0〜C＿n＿CH0が入力される。直交符号C＿1＿CH0〜C＿n＿CH0は、直交符号C＿1＿CH0を基準にして１ビットずつシフトさせた直交符号である。つまり、C＿1＿CH0はビットシフトさせていない直交符号であり、C＿2＿CH0は１ビットシフトさせた直交符号であり、C＿n＿CH0は(ｎ−１)ビットシフトさせた直交符号である。直交符号を用いることで、多重化したデータを受信側で分離することが可能となる。これは、直交符号の自己相関特性によるものであり、詳細な説明は後述する。

D-F/F回路２３１は同期用FIFO回路１００から出力されるデータが入力され、D-F/F回路２３１は自回路の出力をD-F/F回路２３２および乗算器２４１に渡す。乗算器２４１には、D-F/F回路２３１の出力の他に直交符号C＿1＿CH0が入力され、乗算器２４１はこれらの乗算結果を加算回路２０７に出力する。

D-F/F回路２３１と同様に、D-F/F回路２３１からデータが入力されるD-F/F回路２３２は、自回路の出力を次のD-F/F回路（不図示）および乗算器２４２に渡す。乗算器２４２には、D-F/F回路２３２の出力の他に直交符号C＿2＿CH0が入力され、乗算器２４２はこれらの乗算結果を加算回路２０７に出力する。以降、D-F/F回路２３ｎまで同様に行われ、乗算器２４ｎには、D-F/F回路２３ｎの出力の他に直交符号C＿n＿CH0が入力され、乗算器２４ｎはこれらの乗算結果を加算回路２０７に出力する。

加算回路２０７は、乗算器２４１〜乗算器２４ｎのそれぞれの出力を加算する。直交符号によって拡散されたデータが加算回路２０７で加算されることになる。このようにして、入力されたデータを直交符号の符号長分のバッファに格納し、各データにビットシフトさせた直交符号を乗算してバイト間多重を行っている。拡散符号によって送信するデータ量は増えてしまうが、拡散符号長分バイト多重されているため、拡散処理をしない場合と同様の伝送速度でのデータ伝送が可能となる。拡散符号長ｎ分バイト多重しているため、データの更新周期も拡散符号長となる。

加算回路２０７は上記加算結果を出力タイミング制御回路２０９に出力する。Enable制御部２０８にはクロック信号が入力され、Enable制御部２０８はｎクロック経過毎に指示信号を出力タイミング制御回路２０９に送信する。出力タイミング制御回路２０９は、Enable制御部２０８から指示信号を受信するとき、加算回路２０７から受け取ったデータを加算回路２５０に送信する。

直交符号多重回路２２１には、直交符号C＿1＿CH0とは異なる直交符号C＿1＿CH1について、ビットシフトした直交符号C＿1＿CH1〜C＿n＿CH1が入力される。このように、直交符号多重回路２２ｘには、チャネル毎に異なる直交符号C＿1＿CHxをビットシフトした直交符号C＿1＿CHx〜C＿n＿CHxが入力される。直交符号多重回路２２１から２２ｘについても、上述した直交符号多重回路２２０と同様に、それぞれの出力タイミング制御回路２０９から出力されるデータが加算回路２５０に入力される。

加算回路２５０は、直交符号多重送信回路２２０〜２２ｘから受け取ったデータを加算し、各チャネルのデータの多重を行う。チャネル毎に異なる直交符号を使用してバイト多重しているため、チャネル毎に多重されたデータをさらにチャネル間で多重することが可能となる。チャネル間のデータ多重では、直交符号の相互相関特性を利用している。

そして、加算回路２５０は、多重したデータをシリアライザ回路１１４に送信する。シリアライザ回路１１４は、加算回路２５０から受け取ったデータをシリアル変換して伝送路１２０を介して通信装置４に送信する。

次に、図２に示した直交符号多重受信部１３１の構成を説明する。図４は直交符号多重受信部の一構成例を示すブロック図である。

図４に示すように、直交符号多重受信部１３１は、ByteAlign回路３２０と、チャネル毎に設けられた直交符号多重受信回路３４０〜３４ｘ（ｘは１以上の整数）とを有する。直交符号多重受信回路３４０〜３４ｘは同様な構成であるため、ここでは、直交符号多重受信回路３４０の構成について説明する。

ByteAlign回路３２０は、RxFIFO回路３１０と、bitシフト回路３１１と、乗算器３１５と、自己相関検出回路３１２と、ByteAlign制御部３１３とを有する。ByteAlign回路３２０は、パラレルデータのビットの並び替えをするために、直交符号の自己相関特性を利用したByteAlignを実施する。

デシリアライザ回路１３０は、受信するシリアル信号のデータを直交符号の符号長のビット数のバス幅にパラレル変換してRxFIFO回路３１０に入力する。これは、送信側で使用した直交符号をデータに乗算して自己相関検出回路３１２にて自己相関を検出させるためである。RxFIFO回路３１０は、デシリアライザ回路１３０から受け取るパラレルデータを、受信した順にByteAlign制御部３１３およびbitシフト回路３１１のそれぞれに送信する。

なお、デシリアライザ回路１３０がシリアル信号を直交符号の符号長のビット数のバス幅に変換するとしたが、デシリアライザ回路１３０があるビット数のバス幅のパラレルデータに変換し、RxFIFO回路３１０で直交符号の符号長のビット数のバス幅のパラレルデータに変換させてもよい。

bitシフト回路３１１は、自己相関がとれたことを示す信号である自己相関通知信号を自己相関検出回路３１２から受信するまで、RxFIFO回路３１０から受け取ったデータに対して、１ビットずつシフトする度に乗算器３１５に出力する。そして、自己相関通知信号を自己相関検出回路３１２から受信すると、そのときのビットシフト量を求め、ビットシフト量の情報をByteAlign制御部３１３に通知する。

乗算器３１５は、bitシフト回路３１１から受け取るデータと直交符号C＿0＿CH0とを乗算し、その結果を自己相関検出回路３１２に出力する。この計算に使用する直交符号は、直交符号C＿0＿CH0に限られず、直交符号C＿0＿CH0〜C＿1＿CHxのうちいずれでもよい。直交符号の自己相関特性を利用して、チャネル毎にデータを分離する基点となる位置を見つけるのが目的だからである。以下では、自己相関検出に直交符号C＿0＿CH0を用いる場合で説明する。

自己相関検出回路３１２は、乗算器３１５の計算結果から自己相関がとれたことを検出すると、自己相関通知信号をbitシフト回路３１１に送信する。

ByteAlign制御部３１３は、RxFIFO回路３１０から受け取るデータを保持し、bitシフト回路３１１からビットシフト量の情報を受け取ると、保持したデータに対してビットシフト量の情報に基づいてビットの並べ替えを行う。ビットの並び替えを終了すると、データ送信を通知するための信号であるEnable信号と並び替え後のデータとを直交符号多重受信回路３４０〜３４ｘに送信する。

直交符号多重受信回路３４０は、直交符号長ｎ個に対応するRxFIFO回路３３１〜RxFIFO回路３３ｎと、乗算器３５１〜３５ｎと、ＲＡＭ３３４とを有する。

乗算器３５１〜３５ｎのそれぞれは、直交符号C＿1＿CH0を基にしてビットシフトさせた直交符号C＿1＿CH0〜C＿n＿CH0のそれぞれをByteAlign回路３２０から受け取るデータに乗算してデータを復元し、復元したデータをRxFIFO回路３３１〜RxFIFO回路３３ｎのそれぞれに出力する。

RxFIFO回路３３１〜RxFIFO回路３３ｎのそれぞれは、ByteAlign回路３２０からEnable信号を受け取ると、データ受信可能な状態になり、乗算器３５１〜３５ｎのそれぞれから復元したデータを受け取ると、受け取ったデータをＲＡＭ３３４に格納する。ＲＡＭ３３４に格納されたデータは、信号処理回路２ａから送信された順番通りに読み出される。

次に、ベースバンド信号処理部５５による直交符号多重シリアル伝送方法を説明する。はじめに、信号処理回路２ａの動作手順を説明する。図５は本実施形態のデータ送信処理の手順を示すフローチャートである。

各チャネルのデータが同期用FIFO回路１００〜同期用FIFO回路１０ｘに入力されると、クロックの載せ変えにより同一クロックに同期したデータが直交符号多重送信部１１２に入力される。直交符号によって各チャネルのデータを多重させるため、各FIFO回路の読み出し側のクロックに同一のものを使用し、チャネル間のデータを同一クロックに同期させる。また、このクロックを用いて直交符号多重送信部１１２を動作させる。

同期用FIFO回路１００から出力されたデータは、直交符号多重送信部１１２のD-F/F回路２３１〜D-F/F回路２３ｎに入力される。これにより、各FIFO回路から出力されたデータが直交符号の符号長分のバッファに格納される。続いて、直交符号長分のD-F/F回路２３１〜D-F/F回路２３ｎからのそれぞれのデータと直交符号C＿1＿CH0〜C＿n＿CH0のそれぞれとをかけ合わせて加算回路２０７で多重する（ステップ１００１）。なお、D-F/F回路２３１〜D-F/F回路２３ｎのそれぞれの回路にバッファされるデータが本発明の第１のデータに相当し、加算回路２０７で多重化されたデータが本発明の第２のデータに相当する。

このようにして、拡散符号長分のD-F/F回路でラッチしたデータと拡散符号長分ビットシフトさせた直交符号とをかけ合わせて多重することで直交符号の符号長倍に増えてしまったデータを、"1/符号長"に多重する。この加算の多重処理により、伝送速度を上げなくても、直交符号による多重を行わない場合のデータ量と同様な速度で直交符号多重信号を送信することができる。

このことを、符号長のビット数が６４の直交符号を用いた場合の具体例で説明する。８ｂｉｔのデータは５１２ｂｉｔになってしまうため、そのままシリアル伝送すると直交符号による多重処理をしなかった場合に比べて、６４倍の速度で伝送する必要が生じる。この問題を回避するために、６４個のD-F/F回路でデータをラッチし、ビットシフトさせた直交符号をそれぞれのD-F/F回路の出力にかけ合わせて多重することで、５１２ｂｉｔ（８ｂｉｔ×６４個のD-F/F回路）の元データを、５１２ｂｉｔで送信することができる。つまり、「８ｂｉｔのデータ×符号長６４の直交符号×６４組（D-F/F回路の数に相当）」を５１２ｂｉｔに抑えている。

加算回路２０７から出力されるデータは、ｎ(拡散符号長)クロック単位に処理されるので、次のデータに更新されるまで、加算回路２０７のデータをラッチしておく必要がある。出力タイミング制御部２０９がデータ更新のタイミングまでデータを保持する。出力タイミング制御部２０９は、データ更新タイミングを示す指示信号をEnable制御回路２０８から入力されるまでデータを保持し、指示信号が入力されると、加算回路２０７からのデータに更新して出力する。直交符号多重送信回路２２１〜２２ｘは直交符号多重送信回路２２０と同様の処理を行う。

各チャネル間の同期はとれているので出力タイミング制御回路２０９のデータ更新タイミングも同一タイミングとなる。加算回路２５０では各直交符号多重送信回路２２０〜２２ｘからのデータを加算することで、各チャネルのデータを多重する（ステップ１００２）。チャネル間多重されたデータはシリアライザ回路１１４へ入力され、シリアル変換されてシリアル信号となってシリアライザ回路１１４から出力される（ステップ１００３）。

シリアライザ回路１１４から出力される信号は直交符号によりチャネル毎のデータが多重されているため、伝送路１２０は１チャネルのみでデータ伝送することが可能となる。

送信側の信号処理手順をまとめると、次のようになる。

チャネル間の同期をとるためにFIFOへデータを入力させる。直交符号による多重処理を行うため、各チャネルのデータを同期しておく必要がある。そのため、FIFOの読み出し側のクロックは全てのチャネルで同一のものを使用する。FIFOから出力されるデータはD-F/Fに入力される。D-F/Fによって直交符号の符号長分データをラッチさせる。

続いて、符号長分ラッチしたデータに対して、それぞれ１ビットずつシフトした直交符号をかける。１ビットずつシフトした直交符号によって拡散された各データは加算回路によってバイト多重される。直交符号による拡散処理によってビット数が増加してしまうが、このバイト多重をすることで、拡散処理をしない場合の伝送レートと同様のレートで送信することが可能となる。データの更新周期は直交符号の符号長となるため、多重されたデータは直交符号の符号長分カウントできるカウンタが一周したときに更新される。続いて、同時に複数のチャネルの信号を伝送するために、チャネル間での多重処理を行い、複数チャネルの多重処理を行ったデータはシリアル変換され出力される。

次に、信号処理回路２ｂの動作手順を説明する。図６は本実施形態のデータ受信処理の手順を示すフローチャートである。

信号処理回路２ｂが信号処理回路２ａからシリアル変換された多重データを受信すると、シリアル変換された多重データはデシリアライザ回路１３０でパラレルデータ（Des Data）とRecoveryクロック(CLK)に変換される。Recoveryクロックはデシリアライザ回路１３０から出力される。一般的なＳＥＲＤＥＳデバイスであれば受信データに同期したクロックとしてRecoveryクロックが出力される。直交符号多重受信部１３１はこのRecoveryクロックに同期したクロックで動作する。

シリアル信号は、デシリアライザ回路１３０で“直交符号の符号長”のビット数にバス幅変換されてRxFIFO回路３１０に入力される。バス幅変換されたデータはbitシフト回路３１１およびByteAlign制御部３１３のそれぞれに入力される。bitシフト回路３１１から出力されるデータは、送信側で使用された直交符号C＿0＿CH0と乗算され、その結果が自己相関検出回路３１２に入力される。bitシフト回路３１１は、自己相関検出回路３１２が乗算結果から自己相関を検出するまで、乗算器３１５に出力するデータをビットシフトさせる。bitシフト回路３１１は、自己相関検出回路３１２で自己相関を検出した時点でのビットシフト量をByteAlign制御部３１３に通知する。

bitシフト回路３１１の動作を、符号長のビット数が６４の直交符号を用いた場合の具体例で説明する。２つの６４ｂｉｔのデータがbitシフト回路３１１に入力されると、bitシフト回路３１１は、最初の６４ｂｉｔを乗算器３１５に出力する。乗算結果から自己相関検出回路３１２で自己相関が取れていないと、bitシフト回路３１１は次の６４ｂｉｔのＭＳＢ（Most Significant Bit）を前の６４ｂｉｔのＬＳＢ（Least Significant Bit）にシフトさせて乗算器３１５に出力する。bitシフト回路３１１は、乗算結果に対して自己相関検出回路３１２で自己相関が取れた時点でビットシフトを止め、ビットシフト量の情報をByteAlign制御部３１３に通知する。

このようにして、直交符号の自己相関特性を利用することで、高速シリアル転送方式の８Ｂ１０Ｂエンコードを使用したり、ビット並び替え用の信号を追加したりすることなく、各チャネルについて送信元のデータ通りにビットの並び替えが可能となる。

ByteAlign制御部３１３は、bitシフト回路３１１からのビットシフト量の情報に基づいて、ビットの並び替えができた時点で、Enable信号を直交符号多重受信回路３４０〜３４ｘに送信する。その後、ビットの並び替えにより、チャネルに対応してデータを分離し、分離したデータをチャネルに対応して直交符号多重受信回路３４０〜３４ｘのそれぞれに送信する（ステップ２００１）。

直交符号多重受信回路３４０〜３４ｘは、ByteAlign回路３２０からEnable信号を受信すると、Enable状態になってからデータの受信を開始する。直交符号多重受信回路３４０では、ByteAlign回路３２０から受信するデータに直交符号C＿1＿CH0〜C＿n＿CH0を乗算し（ステップ２００２）、その結果をRxFIFO回路３３１〜RxFIFO回路３３ｎに入力する。RxFIFO回路３３１〜RxFIFO回路３３ｎには、復元したデータが格納される。続いて、RxFIFO回路３３１〜RxFIFO回路３３ｎのそれぞれの出力データがＲＡＭ３３４へ格納される。ＲＡＭ３３４に格納された順番にデータをＲＡＭ３３４から読み出すことで、信号処理回路２ａに入力された順番通りにデータが復元される。

受信側の信号処理手順をまとめると、次のようになる。

受信したシリアル信号をデシリアライザ回路でパラレルデータに変換するが、パラレル変換されたデータはバイト毎にデータの並び替えをする必要がある。このバイト毎に並び替えを行う処理において、直交符号の自己相関特性を利用する。

送信側でビットシフトさせていない直交符号で拡散処理をしたデータが先頭のデータとしているため、受信側ではビットシフトさせていない直交符号をパラレルデータに対してかける。その結果、受信したパラレルデータに対してビットをシフトさせて自己相関がとれたときのパラレルデータはバイト毎の並び替えができていることになる。バイト毎の並び替えができたデータに対して、チャネル毎に直交符号をかけてデータの分離を行う。そして、各チャネルにおいては、ビットシフトさせた直交符号をかけることでバイト多重したデータを復元させる。

このようにして、直交符号多重シリアル伝送が実現される。本実施形態の方法により直交符号多重伝送をしなかった場合と同様の伝送速度でシリアル伝送することが可能となる。受信側では直交符号の自己相関特性を利用することにより、データにビットシフトさせた直交符号をかけることでデータを復元できる。

本実施形態によれば、複数の入出力チャネルで構成される伝送路に対して、１つのＳＥＲＤＥＳ回路で実現できるため、ＳＥＲＤＥＳ回路の実装面積を抑制でき、コストを低減できる。直交符号で信号を多重させているため、処理遅延が発生することなくチャネル毎に信号を分離できる。

直交符号の自己相関特性を用いてByteAlignを実現させているので、ByteAlign用の基準信号の追加や８Ｂ１０Ｂエンコードなどを使用する必要がない。

特許文献１に開示された方法と比べると、本実施形態では、同じチャネルのデータをまとめて送信することができる。

本実施形態のデータ送受信方法を図８で説明した方法と比較して説明する。図７は本実施形態のデータ送受信方法の特徴の一部を示す模式図である。

図８で説明した方法では、信号処理対象のチャネル数分のＳＥＲＤＥＳ回路が必要となり、信号の伝送路やＳＥＲＤＥＳ回路が増えることによる実装面積の逼迫やコストアップが問題となっていた。これに対して、本実施形態では、図７に示すように、シリアル信号の伝送路は１つで実現できるため、伝送路およびＳＥＲＤＥＳ回路にかかるコストを低減できる。また、直交符号による多重伝送であるため、受信側での処理負荷も少なく、処理遅延が発生することなくデータの復元が可能である。

本発明を適用する送受信用デバイスにＦＰＧＡ（Field Programmable Gate Array）を用いれば、レジスタ設定などによって直交符号をチャネル毎に設定することで、将来的にチャネル数を拡張させる際、プリント板を改版せずに拡張できる。

本実施形態の無線基地局装置の一構成例を示すブロック図である。 図１に示したベースバンド信号処理部の一構成例を示すブロック図である。 図２に示した直交符号多重送信部の構成を説明する。 図２に示した直交符号多重受信部の構成を説明する。 本実施形態のデータ送信処理の手順を示すフローチャートである。 本実施形態のデータ受信処理の手順を示すフローチャートである。 本実施形態のデータ送受信方法の特徴の一部を示す模式図である。 信号処理デバイス間のデータ送受信方法の一例を示す模式図である。

符号の説明

２ａ、２ｂ 信号処理回路
５５ ベースバンド信号処理部
１１２ 直交符号多重送信部
１１４ シリアライザ回路
１３０ デシリアライザ回路
１３１ 直交符号多重受信部

Claims (4)

1. 複数のチャネルのそれぞれに対応して、入力される複数の第１のデータを該複数のチャネル毎に異なる直交符号をビットシフトした値で多重化し、各チャネルについて前記複数の第１のデータを多重化したパラレルデータである第２のデータを該チャネルに対応する直交符号を用いてチャネル間で多重化し、複数の前記第２のデータを多重化したデータをシリアル信号に変換して伝送路を介して出力する送信側信号処理回路と、
   前記伝送路を介して受信した前記シリアル信号をパラレルデータに変換し、いずれかのチャネルの前記直交符号を用いて該パラレルデータを各チャネルに対応する前記第２のデータに分離し、前記直交符号のビットシフトした値を用いてチャネル毎の該第２のデータを前記複数の第１のデータに復元する受信側信号処理回路と、
   を有し、
   前記複数の第１のデータは前記直交符号の符号長分の第１のデータであり、
   前記送信側信号処理回路は、
   前記チャネルに対応して複数設けられ、それぞれが前記複数の第１のデータをチャネル間で同期させて出力するＦＩＦＯ回路と、
   前記ＦＩＦＯ回路から出力された前記複数の第１のデータのそれぞれに前記直交符号を１ビットずつシフトした値のそれぞれを乗算した結果を加算して前記第２のデータをチャネル毎に求め、前記複数のチャネルのそれぞれの該第２のデータを加算することで多重化する多重送信部と、
   前記多重送信部で多重化されたデータを前記シリアル信号に変換するシリアライザ回路と、
   を有する、ベースバンド信号処理装置。
2. 複数のチャネルのそれぞれに対応して、入力される複数の第１のデータを該複数のチャネル毎に異なる直交符号をビットシフトした値で多重化し、各チャネルについて前記複数の第１のデータを多重化したパラレルデータである第２のデータを該チャネルに対応する直交符号を用いてチャネル間で多重化し、複数の前記第２のデータを多重化したデータをシリアル信号に変換して伝送路を介して出力する送信側信号処理回路と、
   前記伝送路を介して受信した前記シリアル信号をパラレルデータに変換し、いずれかのチャネルの前記直交符号を用いて該パラレルデータを各チャネルに対応する前記第２のデータに分離し、前記直交符号のビットシフトした値を用いてチャネル毎の該第２のデータを前記複数の第１のデータに復元する受信側信号処理回路と、
   を有し、
   前記複数の第１のデータは前記直交符号の符号長分の第１のデータであり、
   前記受信側信号処理回路は、
   前記シリアル信号を前記符号長分のビット幅のパラレルデータに変換して出力するデシリアライザ回路と、
   前記デシリアライザ回路から前記パラレルデータを受信すると、いずれかのチャネルの直交符号の自己相関特性により該チャネルの前記第２のデータの位置を該パラレルデータ内で特定することで該パラレルデータを各チャネルの前記第２のデータに分離し、チャネルに対応して前記直交符号を１ビットずつシフトした値のそれぞれを該第２のデータに乗算することで各チャネルの第２のデータを前記複数の第１のデータに復元する多重受信部と、
   を有する、ベースバンド信号処理装置。
3. 送信側信号処理回路および受信側信号処理回路を有するベースバンド信号処理装置によるデータ送受信方法であって、
   前記送信側信号処理回路が複数のチャネルのそれぞれに対応して、入力される複数の第１のデータを該複数のチャネル毎に異なる直交符号をビットシフトした値で多重化し、
   前記送信側信号処理回路が各チャネルについて前記複数の第１のデータを多重化したパラレルデータである第２のデータを該チャネルに対応する直交符号を用いてチャネル間で多重化し、
   前記送信側信号処理回路が複数の前記第２のデータを多重化したデータをシリアル信号に変換して伝送路を介して出力し、
   前記受信側信号処理回路が前記伝送路を介して受信した前記シリアル信号をパラレルデータに変換し、
   前記受信側信号処理回路がいずれかのチャネルの前記直交符号を用いて該パラレルデータを各チャネルに対応する前記第２のデータに分離し、
   前記受信側信号処理回路が前記直交符号のビットシフトした値を用いてチャネル毎の前記第２のデータを前記複数の第１のデータに復元するものであり、
   前記複数の第１のデータは前記直交符号の符号長分の第１のデータであり、
   前記送信側信号処理回路は、
   前記チャネルに対応して予め設けられた複数のＦＩＦＯ回路のそれぞれに前記複数の第１のデータをチャネル間で同期させる処理と、
   前記ＦＩＦＯ回路による処理後の前記複数の第１のデータのそれぞれに前記直交符号を１ビットずつシフトした値のそれぞれを乗算した結果を加算して前記第２のデータをチャネル毎に求め、前記複数のチャネルのそれぞれの該第２のデータを加算することで多重化する多重送信処理と、
   前記多重送信処理で多重化されたデータを、予め設けられたシリアライザ回路によって前記シリアル信号に変換する処理と、
   を実行する、データ送受信方法。
4. 送信側信号処理回路および受信側信号処理回路を有するベースバンド信号処理装置によるデータ送受信方法であって、
   前記送信側信号処理回路が複数のチャネルのそれぞれに対応して、入力される複数の第１のデータを該複数のチャネル毎に異なる直交符号をビットシフトした値で多重化し、
   前記送信側信号処理回路が各チャネルについて前記複数の第１のデータを多重化したパラレルデータである第２のデータを該チャネルに対応する直交符号を用いてチャネル間で多重化し、
   前記送信側信号処理回路が複数の前記第２のデータを多重化したデータをシリアル信号に変換して伝送路を介して出力し、
   前記受信側信号処理回路が前記伝送路を介して受信した前記シリアル信号をパラレルデータに変換し、
   前記受信側信号処理回路がいずれかのチャネルの前記直交符号を用いて該パラレルデータを各チャネルに対応する前記第２のデータに分離し、
   前記受信側信号処理回路が前記直交符号のビットシフトした値を用いてチャネル毎の前記第２のデータを前記複数の第１のデータに復元するものであり、
   前記複数の第１のデータは前記直交符号の符号長分の第１のデータであり、
   前記受信側信号処理回路は、
   予め設けられたデシリアライザ回路によって前記シリアル信号を前記符号長分のビット幅のパラレルデータに変換する処理と、
   前記デシリアライザ回路による処理の後、いずれかのチャネルの直交符号の自己相関特性により該チャネルの前記第２のデータの位置を前記パラレルデータ内で特定することで該パラレルデータを各チャネルの前記第２のデータに分離し、チャネルに対応して前記直交符号を１ビットずつシフトした値のそれぞれを該第２のデータに乗算することで各チャネルの第２のデータを前記複数の第１のデータに復元する多重受信処理と、
   を実行する、データ送受信方法。

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