JP4463683B2 - 多重伝搬路受信用遅延線 - Google Patents

Description

本発明は、１本の遅延線を具備し、サンプルの系列を含む入力信号を受信する受信機に関する。本発明はまたこのような入力信号を遅延させる方法に関する。

本発明は、特にＵＭＴＳ規格に規定された移動電話に特定の用途が見出される。

ＥＴＳＩグループによって定められたＵＭＴＳ規格（「３ＧＰＰ規格、リリース９９」）によれば、初期信号が基地局によって送信されるとき、その初期信号は多数の反射、回折および減衰の影響を受ける。これらの現象は、建物または山のような環境の障害物によって引き起こされ、その結果として、多重伝搬路と、様々な電力の初期信号の複製とが存在する。このように、初期信号は、伝播した経路に応じて移動電話機の受信機に到達するために要する時間にバラツキがある。より詳しく説明すると、受信機は、また、伝搬経路が異なる２つの異なる基地局から生じ、同じ伝送情報を含む種々の信号の重畳によって作られた信号を受信する。

受信端において、入力信号は１５．３６ＭＨｚの周波数でサンプリングされる。従って、受信機は、多重経路に対応した受信信号の複製の様々なサンプルを識別・分離し、共通情報または初期入力信号を再検出する（find back）ためにコヒーレント方式でそれらを再合成する能力がある。このため、入力信号は、その最後の複製が到着し、所望情報を再検出するためにコヒーレント方式で全ての複製を一つに合計できるまで遅延させられる。この目的のため、米国特許出願公開第２００１／０００２９１９号明細書は、シンボルと称されるサンプルをデータに復調することを可能にする復調器と、上記シンボルと最後の受信シンボルとの間の遅延差に等しい遅延が各シンボルに適用される遅延線と、を具備する受信機を記載している。最悪の状況を考慮するために、遅延線はある個数のサンプルを有するので、この個数にサンプル周波数の逆数を乗算して得られる数は、最初と最後の受信シンボルとの間に存在する最大時間に等しい（全ての経路が考慮される）。

従来技術は多重経路の管理を可能にするが、様々な遅延線が必要であり、図１に示されるようにＭ個の経路を処理しなければならない場合、Ｍ−１本の遅延線が必要である。さらに、このかなりの線の数は、受信機のエネルギー消費およびシリコン表面の点でコストがかかる。さらに、経路の本数が増大した場合、新しい経路を組み込むために受信機を新たに設計し、様々にシフトした入力信号間の新しい遅延を考慮に入れることが必要である。

以上の点に鑑みて、本発明の目的によって解決されるべき技術的課題は、遅延線を具備し、サンプルの系列を含む入力信号を受信する受信機と、入力信号を遅延させる方法を提案し、高い性能で、かつ、エネルギー消費およびシリコン表面の点でコストがかかるシステムを利用することなく多重経路を処理することを可能にすることである。

提示された技術的課題に対する解決策は、本発明の第１の目的によれば、遅延線が遅延の系列によって上記入力信号を遅延させるために用いられ、副遅延線の系列に分割され、各副遅延線が上記入力信号のサンプルの系列からの１個のサンプルを書き込むために用いられ、遅延線が入力信号のサンプルの系列からの副遅延線内のサンプルの読み出しアドレスを発生させるための制御手段を具備し、それによって、読み出しアドレスが入力信号の副遅延線内のサンプルの書き込みアドレスと遅延の系列からのサンプリング周期の数として表現された遅延との間の差に一致することを特徴とする。

本発明の第２の目的によれば、この解決策は、遅延方法が、
遅延の系列によって上記入力信号を遅延させるために用いられる遅延線を、各副遅延線が入力信号のサンプルの系列からのサンプルを受信するために用いられる副遅延線の系列に分割するステップと、
読み出しアドレスが入力信号の副遅延線内のサンプルの書き込みアドレスと遅延の系列のサンプリング周期の数として表現された遅延との間の差に一致するように、入力信号のサンプルの系列からの副遅延線内のサンプルの読み出しアドレスを発生するステップとを含むことを特徴とする。

従って、以下に詳述されるように、簡単な手段が単一の遅延線だけを利用することにより様々なサンプルに適用されるべき遅延を決定するために利用される。

有利なことに、副遅延線のそれぞれは、受信機によって受信された入力信号のサンプリングの２倍の速さの周波数でアクセス可能である。このようにして、入力信号の種々の複製に対応した種々のサンプルを読むことが可能であり、これにより、多重伝搬路が単一の遅延線によって発生可能である。

この点に関して、サンプルの系列からのサンプルの読み出しアドレスは、有利なことに、直ぐ隣りのアドレスであるか、または、互いに等しいアドレスである。これは、系列の全てのサンプルを並列に容易に読み出すことを可能にする。

さらに、遅延線は、有利なことに、副遅延線内の入力信号のサンプルの系列のうちの或るサンプルの位置を示す位置係数を含む。この位置係数によって採用される値に従って、入力信号のサンプルの系列のうちの或るサンプルがどの副遅延線に属するかを見分けることができる。

本発明のこれらおよびその他の態様は、以下に記載される実施形態から明らかであり、またこれを参照して一例として説明されるが、この例に限定されない。

以下の説明において、当業者に周知の機能または構造については、説明の不要な妨げになるので詳細に記述しない。

本発明の以下の説明は、移動電話の分野で利用され、特に、モバイルとも称される携帯電話機に一体化された受信機ＲＥＣＥＰの一例に関係する。受信機ＲＥＣＥＰはＵＭＴＳ規格に準拠して動作する。

この規格によれば、受信機ＲＥＣＥＰは、６つの異なる基地局から送信された同じ情報を格納する入力信号ＩＮＰＵＴの６個の複製に対応するか、または、単一基地局によって送信された同じ初期信号に由来し、時間的にシフトされ、可変電力を有する６個の複製に対応した最大で６個の伝搬経路ＦＩＮＧを管理する能力を備えている。

受信端ＲＥＣＥＰにおいて、受信信号のそれぞれはベースバンドに復調され、次に、１５．３６ＭＨｚの周波数でアナログ／デジタル変換器によってサンプリングされ、すなわち、一般にこのような信号のチップクォータ（chip quarter）と称されるデータＤＡＴＡはサンプルの系列Ｓを具備する。各種のサンプルは、当業者に知られているように虚部Ｉまたは実部Ｑの形式で与えられる。経路ＦＩＮＧに対応する受信入力信号の一つずつに対して４個のチップクォータが存在する。

受信入力信号ＩＮＰＵＴに基づいて共通情報を再検出（find back）するために、受信機ＲＥＣＥＰはこの信号の複製を復元し、次に、それらを並列的に取り扱う。より詳細に説明すると、受信入力信号の多種のサンプルＳは、共通情報を復元し、この共通情報の受信品質を改善するために、識別され、分離され、コヒーレント方式でサンプルＳが再結合される。また、上記受信機ＲＥＣＥＰは、入力信号の復元動作を開始するためには、入力信号ＩＮＰＵＴの最後の複製が受信されるまで待機する必要がある。従って、入力信号ＩＮＰＵＴの全ての複製は最後の複製が受信されるまで遅延させる必要がある。

尚、受信サンプルＳが時間的にシフトされた同じ情報をもつｘ個の複製を含むと仮定する。この結果として、上記サンプルは任意の経路に属する可能性がある。サンプルを区別するのは、入力信号に与えられた遅延である。この遅延によって、このようなサンプルが属している入力信号の複製、従って、このようなサンプルが属している経路ＦＩＮＧを見分けることが可能である。

６個の経路を取り扱えるようにするために、限定的ではない第１の実施形態によれば、図２に示されるように、受信機ＲＥＣＥＰは、
入力信号ＩＮＰＵＴを遅延させる１本の遅延線Ｄ＿ＬＩＮＥと、
遅延線Ｄ＿ＬＩＮＥから来るサンプルと並列である複数の管理ユニットＰＲＯＣ＋ＤＥＭＯＤと、
を具備する。

これらの二つの要素は受信機ＲＥＣＥＰの集積回路に含まれる。

受信機ＲＥＣＥＰは１５．３６ＭＨｚのクロック周波数ＣＬＫで動作することに注意する必要がある。

サンプルの系列は一般に以下の４個のサンプル、すなわち、
殆どのエネルギーを保有すると考えられるサンプルであり、基準サンプルと呼ばれる第１のサンプルＩＮ＿ＴＩＭＥと、
第１のサンプルＩＮ＿ＴＩＭＥの直前に位置し、先行サンプルと呼ばれる第２のサンプルＥＡＲＬＹと、
第２のサンプルの直後に位置し、後続サンプルと呼ばれる第３のサンプルＬＡＴＥと、
第４のサンプルＶＯＩＤと、を含む。

サンプルを獲得する時の効率上の理由から、チップクォータ毎に、有効サンプルと称される上記の最初の３個のサンプルが所与の経路のエネルギー計算のため考慮される。

サンプルが各クロックサイクルＣＬＫで遅延線Ｄ＿ＬＩＮＥに入ると仮定する。その場合、各クロックサイクルで書き込むことが必要であり、すなわち、４クロックサイクルＣＬＫごとに４個の連続アドレスに４個のサンプルを書き込み、４クロックサイクルＣＬＫごとに１８個のサンプル（６本の経路ＦＩＮＧに対して３個ずつ）を読み出すことが必要であり、サンプルは書き込みと同じタイミングで読み出される。

ここで課された制約は遅延線Ｄ＿ＬＩＮＥの出力で４個のサンプルから選択されたサンプルを獲得すること、すなわち、３．８４ＭＨｚの周波数でサンプルを獲得することであることに注意する必要がある。

この目的のために、遅延線Ｄ＿ＬＩＮＥは、好ましくは、図３に示されるように、
サンプルの系列からのサンプルのための遅延線Ｄ＿ＬＩＮＥのメモリ内の書き込みアドレスを発生するように意図された書き込みアドレス発生器ＷＲ＿ＡＤＤ＿ＧＥＮと、
入力信号のサンプルの系列からの遅延線Ｄ＿ＬＩＮＥ内のサンプルのための読み出しアドレスを発生するように意図された制御手段ＲＤ＿ＡＤＤ＿ＧＥＮと、
３つのマルチプレクサＭＵＸと、
４つの書き込みレジスタＲＥＧと、を具備する。

さらに、遅延線Ｄ＿ＬＩＮＥは、有利なことに、本例ではサンプルの系列内のサンプルの個数と同数である４個の一連の副遅延線ＺＯＮＥに分割されている。各副遅延線ＺＯＮＥは入力信号ＩＮＰＵＴのサンプルの系列ＩＮ＿ＴＩＭＥ、ＥＡＲＬＹ、ＬＡＴＥ、ＶＯＩＤからのサンプルを書き込むように意図されている。

好ましくは、４個のメモリ領域の系列は４個の副遅延線ＺＯＮＥの系列と関連付けられる。これらの４個のメモリ領域は好ましくはシングルポート型の５１２×１２ビット揮発性ＲＡＭメモリである。

副遅延線ＺＯＮＥの全ては並列に読み出され、６回の読み出しアクセスが４サイクルごとに行われる。有利なことに、各メモリ領域は各クロックサイクルＣＬＫで２回のアクセスが可能であり、何れのアクセスもアクセス周波数は受信機ＲＥＣＥＰが入力信号のサンプルを受信するときの周波数の２倍であり、すなわち、本例では、３０．７２ＭＨｚの一定周波数である。

尚、副遅延線を形成する従来型のスイッチの代わりにこのようなメモリ領域を有することは、受信機の回路内で利用する場所が小さくなるという効果をもたらす。実際上、同じ結果を得るためには５１２×１２×４個のスイッチが必要になるであろう。

入力信号ＩＮＰＵＴのサンプルＳの系列の取り扱いは以下のように行われる。

第１のステップ１）において、サンプルＳの系列、１クロックサイクルＣＬＫごとに１クォータチップ、例えば、４個のサンプルＳ１、Ｓ２、Ｓ３、Ｓ４が遅延線Ｄ＿ＬＩＮＥに到着したとき、これらのサンプルは、図４に示されるように、４個の書き込みレジスタＲＥＧ０、ＲＥＧ１、ＲＥＧ２およびＲＥＧ３に書き込まれる。これらの４個のサンプルは、完全チップに対応し、考慮中の経路ＦＩＮＧのそれぞれに有用である可能性がある。従って、所与の経路ＦＩＮＧに対して、これらの４個のサンプルの中には、さしあたり不確定な場所に位置する有効なサンプルＩＮ＿ＴＩＭＥ、ＥＡＲＬＹおよびＬＡＴＥが存在する。書き込みレジスタＲＥＧは、４クロックサイクルＣＬＫの間に受信したサンプルをメモリに格納する。これによって、結果的に、副遅延線ＺＯＮＥ０〜ＺＯＮＥ３の全てに対して同期した書き込みまたは読み出しアクセスが行えるようになる。

第２のステップ２）において、最後のサンプルＳ４が到着したとき、書き込みアドレス発生器ＷＲ＿ＡＤＤ＿ＧＥＮは、副遅延線ＺＯＮＥ０〜ＺＯＮＥ３のそれぞれに対して１個ずつの４個の書き込みアドレスＡＤＤを発生し、４個のサンプルＳ１〜Ｓ４が副遅延線ＺＯＮＥ０〜ＺＯＮＥ３のそれぞれで書き込まれる（ＷＲ２）。書き込みＷＲ２は半クロックサイクルＣＬＫで行われる。

メモリ領域は５１２×１２ビットのサイズを有する副遅延線と関連付けられているので、各副遅延線ＺＯＮＥは、５１２クロックサイクルＣＬＫごとに循環的に同じアドレスに書き込まれる。

より厳密に説明すると、書き込みアドレス発生器ＷＲ＿ＡＤＤ＿ＧＥＮは、４個のサンプルがレジスタＲＥＧのそれぞれに書き込まれるときに必ずインクリメントされるカウンタであり、図３に示されるように、上記サンプルＳを副遅延線ＺＯＮＥに書き込むための４個の活性化コマンドＥＮ１、ＥＮ２、ＥＮ３およびＥＮ４を循環的に発生する。尚、アドレスポインタＷＲ＿ＰＴＲは、関連付けられたアドレスにサンプルＳを書き込むために使用され、４個のメモリ領域ＺＯＮＥの終わりに同時に到達するまで書き込みの際に毎回インクリメントされる。最終的に、上記ポインタは領域の先頭へ戻る。

第３のステップ３）において、サンプルの系列が読み出され、この系列の第１のサンプルＩＮ＿ＴＩＭＥは入力に対して出力に遅延τを有し、この遅延が経路ＦＩＮＧに関連付けられた遅延を表し、経路ＦＩＮＧに関連付けられた各遅延が受信機ＲＥＣＥＰによって区別される。読み出しポインタＲＤ＿ＰＴＲはサンプルを読み出すために使用される。このポインタは書き込みポインタＷＲ＿ＰＴＲと全く同様に循環的である。

尚、サンプルの系列は、同じ情報を伝達するので、任意の入力信号ＩＮＰＵＴに、従って、任意の経路ＦＩＮＧに属することが可能であることに注意すべきである。経路ＦＩＮＧがどのサンプルの系列に属するかを決めるのは与えられた遅延τである。

従って、最初に受信されたサンプルＩＮ＿ＴＩＭＥのそれぞれについて、書き込みアドレス＠ＷＲから対応する経路ＦＩＮＧに関連付けられた遅延τを引き算した値５１２を法とする剰余（モジュロ５１２）に等しい読み出しアドレス＠ＲＤが存在し、ここで、遅延τはサンプリング周期の個数として表現される。

実際には読み出しアドレス発生器である制御手段ＲＤ＿ＡＤＤ＿ＧＥＮは、入力信号の副遅延線ＺＯＮＥ内のサンプルの書き込みアドレスと、入力信号に与えられた遅延τとの間の差に等しくなるように、これらの読み出しアドレスを発生させることが可能である。

尚、上記アプリケーションにおいて、クロックの周波数ＣＬＫは１５．３６ＭＨｚであるため、サンプリング周期はＴｅｃｈ＝約６５ｎｓである。例えば、６５０ｎｓの遅延が望ましいならば、サンプリング周期の個数で表現された遅延τの値は１０である。

以上の説明から、
＠ＲＤ＝（＠Ｗ−τ）モジュロ５１２
である。

有利なことには、先行の例および後続の例であるＥＡＲＬＹ、ＬＡＴＥは、第１のサンプルＩＮ＿ＴＩＭＥのアドレスから＋１または１だけ異なるアドレスＡＤＤに書き込まれ、すなわち、チップの３個の有効サンプルが連続アドレスに書き込まれる。

さらに、有利なことには、同じ副遅延線ＺＯＮＥは、同じチップから来る２個のサンプルを含まない。例えば、第１のサンプルＩＮ＿ＴＩＭＥと後続サンプルＬＡＴＥが単一の副遅延線ＺＯＮＥ、すなわち、単一のメモリ領域ＺＯＮＥに含まれる可能性は全く存在しない。その結果として、以下に説明するように、単一の所望の読み出しおよびサンプリング動作中に、すなわち、最大エネルギーがマルチプレクサＭＵＸによって選択され、対応した経路ＦＩＮＧへ向け直される動作中に、これらの３個のサンプルＩＮ＿ＴＩＭＥ、ＥＡＲＬＹおよびＬＡＴＥを読み出すことが可能である。

図５および６は、遅延線Ｄ＿ＬＩＮＥ内で基準サンプルＩＮ＿ＴＩＭＥが占める場所に応じて様々なサンプルの読み出しアドレスＡＤＤを示す。

基準サンプルＩＮ＿ＴＩＭＥの場所は位置係数ＤＯＷＮ＿ＰＯＳによって決まる。位置係数ＤＯＷＮ＿ＰＯＳの値は以下の表に示されるようにメモリ領域ＺＯＮＥと関連付けられる。

さらに、この同じ位置係数ＤＯＷＮ＿ＰＯＳの値は、基準サンプルＩＮ＿ＴＩＭＥのアドレスに対して相対的に他の２個の先行サンプルＥＡＲＬＹおよび後続サンプルＬＡＴＥの読み出しアドレスを決める。他の２個の先行サンプルＥＡＲＬＹおよび後続サンプルＬＡＴＥは、好ましくは、それぞれのメモリ領域ＺＯＮＥ内で上記基準サンプルＩＮ＿ＴＩＭＥのアドレスと同じアドレスまたは直ぐ隣りのアドレスで読み出される。例えば、図６において、位置係数ＤＯＷＮ＿ＰＯＳが２または３に一致するとき、他の２個のサンプルＥＡＲＬＹおよびＬＡＴＥは、第１のサンプルＩＮ＿ＴＩＭＥの読み出しアドレスに一致する読み出しアドレス＠ＲＤに位置する。位置係数ＤＯＷＮ＿ＰＯＳが０に一致する場合、先行サンプルＥＡＲＬＹは先行アドレス＠ＲＤ−１で見つけられ、後続サンプルＬＡＴＥは同じ読み出しアドレス＠ＲＤで見つけられる。最後に、位置係数ＤＯＷＮ＿ＰＯＳが３に一致するとき、先行サンプルＥＡＲＬＹは同じアドレス＠ＲＤで見つけられ、後続サンプルＬＡＴＥは次の読み出しアドレス＠ＲＤ＋１で見つけられる。

有利なことに、有効な先行サンプルＥＡＲＬＹおよび後続サンプルＬＡＴＥの読み出しアドレスは、基準サンプルＩＮ＿ＴＩＭＥと＋１または１だけ異なる位置係数値ＤＯＷＮ＿ＰＯＳと関連付けられている。これは、同じメモリ領域ＺＯＮＥ内に２個の有効なサンプルを有することを防止する。

実際的な方法では、図３に示されるように、読み出しアドレス発生器ＲＤ＿ＡＤＤ＿ＧＥＮは、その入力で、６本の経路ＦＩＮＧに対応した６個の遅延値τと、６本の経路ＦＩＮＧに関連付けられた６種類の位置係数値ＤＯＷＮ＿ＰＯＳとを受信し、上述のように２個の読み出しアドレスが３個のサンプルを読み出すのに必要であるため、３個ではなく、２個の読み出しアドレスだけを発生する。

このように図４に示されるように、サンプルの書き込み後、第１の読み出しＲＤ１の間に、第１の経路ＦＩＮＧ１に対応する４個のサンプルＩＮ＿ＴＩＭＥ、ＥＡＲＬＹ、ＬＡＴＥおよびＶＯＩＤが４個の対応したメモリ領域において、半クロックサイクルＣＬＫで、２個の読み出しアドレスに基づいて同時に読み出される。本実施例では図３に示されるように、第１の経路ＦＩＮＧ１に対応する位置係数ＤＯＷＮ＿ＰＯＳは０に等しい。基準サンプルＩＮ＿ＴＩＭＥ（図中、黒塗りで示される）は第１のメモリ領域ＺＯＮＥ０の現在アドレス＠ＲＤで検出され、後続サンプルＬＡＴＥ（図中、水平方向のハッチングで示される）は第２のメモリ領域ＺＯＮＥ１において現在アドレス＠ＲＤで検出され、一方、先行サンプルＥＡＲＬＹ（図中、斜め方向のハッチングで示される）は第４のメモリ領域ＺＯＮＥ３において現在アドレス＠ＲＤの先行アドレス＠ＲＤ−１で検出される。４番目のサンプルＶＯＩＤは、また、第３のメモリ領域ＺＯＮＥ２において読み出され、そこで検出される。

第２の読み出しＲＤ２の間に、第２の経路ＦＩＮＧ２に対応する３個のサンプルＩＮ＿ＴＩＭＥ、ＥＡＲＬＹおよびＬＡＴＥが、半クロックサイクルＣＬＫで、２個のアドレスから読み出される。図３の例では、第２の経路ＦＩＮＧ２に対応する位置係数ＤＯＷＮ＿ＰＯＳは２に等しい。基準サンプルＩＮ＿ＴＩＭＥ（図中、黒色で示される）は第３のメモリ領域ＺＯＮＥ２における現在アドレス＠ＲＤで検出され、後続サンプルＬＡＴＥ（図中、水平方向のハッチングで示される）は第４のメモリ領域ＺＯＮＥ３において同じ現在アドレス＠ＲＤで検出され、先行サンプルＥＡＲＬＹ（図中、斜め方向のハッチングで示される）もまた第２のメモリ領域ＺＯＮＥ１において同じアドレス＠ＲＤで検出される。４番目のサンプルＶＯＩＤ（図中、灰色で示される）は、また、第１のメモリ領域ＺＯＮＥ０において読み出され、そこで検出される。

以下同様にして、６本の経路ＦＩＮＧに対応するサンプルＩＮ＿ＴＩＭＥ、ＥＡＲＬＹおよびＬＡＴＥに対して続けられる。

４クロックサイクルＣＬＫ中に、１回の書き込みおよび６回の読み出しが遅延線Ｄ＿ＬＩＮＥ内で行われる。最後の読み出しＲＤ６の終了時に、２４個のサンプルが読み出されている。

次のクロックサイクルで、書き込みステップ２）および読み出しステップ３）が再開する。これにより、例えば、第１の経路ＦＩＮＧ１の２回のサンプル読み出しの間に、８回の半クロックサイクルＣＬＫが経過しているであろう。

各経路ＦＩＮＧに関連付けられたサンプルの位置係数値ＤＯＷＮ＿ＰＯＳは、読み出された各サンプルのエネルギーを計算する修正モジュール（図示せず）によって決められ、その結果、読み出された３個の有効サンプルＩＮ＿ＴＩＭＥ、ＥＡＲＬＹおよびＬＡＴＥの中で最大エネルギーを保有するサンプルを決めることに注意すべきである。この段階では、その計算によれば、上記修正モジュールは、読み出しアドレス発生器ＲＤ＿ＡＤＤ＿ＧＥＮに入力された位置係数ＤＯＷＮ＿ＰＯＳの値を修正し、それによって、遅延線Ｄ＿ＬＩＮＥはそのサンプルに正確に調整され、有効サンプル、すなわち、ＩＮ＿ＴＩＭＥ、後続サンプルＬＡＴＥおよび先行サンプルＥＡＲＬＹを与える。例えば、図３の場合に、第２の経路ＦＩＮＧ２の受信サンプルにおいて、最大エネルギーを保有するサンプルが先行サンプルＥＡＲＬＹであるならば、この第２の経路ＦＩＮＧ２の次の読み出しの間に、このサンプルは再調整され、位置係数ＤＯＷＮ＿ＰＯＳの値が１に設定されることにより基準サンプルＩＮ＿ＴＩＭＥになる。修正モジュールによるこれらの計算はサンプルの系列が読み出されるときに毎回行われる。

ある種の場合に、サンプルの読み出しアドレスをも変更する必要があることに注意すべきである。

受信機ＲＥＣＥＰが初期化ステップ中に任意の第１の経路ＦＩＮＧの最初の４個のサンプルを受信するとき、修正モジュールは、基準サンプルＩＮ＿ＴＩＭＥ、すなわち、４個のサンプルの中で最大エネルギーを保有するサンプルを探し、位置係数値ＤＯＷＮ＿ＰＯＳに第１の値を割り当てることに注意すべきである。

また、アドレスＡＤＤを指定し、サンプルを含まない読み出しポインタＲＤ＿ＰＴＲを有することを回避する点から見て、有利的には、遅延線Ｄ＿ＬＩＮＥの全体、すなわち、メモリ領域ＺＯＮＥ全体がサンプルによって満たされるまで待機することに注意すべきである。次に、５１２クロックパルスＣＬＫまたはチップクォータの待機が行われる。安全余裕を取るため、好ましくは、当業者に知られているスロットと称される単位を表す２５６０チップの期間が待機される。

さらに、注意すべき点として、サンプルの現在の読み出しアドレス＠ＲＤは遅延線Ｄ＿ＬＩＮＥの中央付近に位置するので、他の経路が受信された場合に、対応するサンプルがいつでも遅延線Ｄ＿ＬＩＮＥ内で検出される。遅延τ−０（同じサンプルに対し同時に行われる書き込みと読み出し）は取り扱われず、極端な位置を表す遅延τ＝５１２も取り扱われない。なぜならば、これらの場合には、書き込みポインタＷＲ＿ＰＴＲおよび読み出しポインタＲＤ＿ＰＴＲが有効ではないサンプルを含むアドレスを指定するからである。

第４のステップ４）において、読み出された４個のサンプルＩＮ＿ＴＩＭＥ、ＥＡＲＬＹ、ＬＡＴＥおよびＶＯＩＤは３つのマルチプレクサＭＵＸへ送られる。３つのマルチプレクサは、位置係数値ＤＯＷＮ＿ＰＯＳに応じて、それぞれ、基準サンプルＩＮ＿ＴＩＭＥ、先行サンプルＥＡＲＬＹおよび後続サンプルＬＡＴＥを選択し、それらを受信機ＲＥＣＥＰの管理ユニットＰＲＯＣ＿ＤＥＭＯＤのプロセッサＰＲＯＣへ送る。

ステップ１〜４は他の経路のため再開される。

先行ステップに従って、６個の受信入力信号の受信された（すなわち、各経路に対する３チップ読み出し）各種のサンプルの全てを識別、分離したならば、それらは共通情報を復元するためにコヒーレント方式で再結合される。

第５のステップ５）において、プロセッサＰＲＯＣは、エネルギーに応じて基準サンプルＩＮ＿ＴＩＭＥを決定し、遅延τに応じて各基準サンプルＩＮ＿ＴＩＭＥがどの経路ＦＩＮＧに属するかを決定し、その後、プロセッサは、各基準サンプルＩＮ＿ＴＩＭＥを上記経路に関連付けられた復調器ＤＥＭＯＤへ送る。上記復調器ＤＥＭＯＤは、各サンプルＩＮ＿ＴＩＭＥを、関連した経路ＦＩＮＧに関係するコードと合成する。続いて、全ての基準サンプルＩＮ＿ＴＩＭＥが総計され、共通情報を再検出する。

尚、経路ごとに１つの復調器ＤＥＭＯＤが設けられ、すなわち、６つの復調器ＤＥＭＯＤが設けられることに注意すべきである。これらの復調器は、それぞれの経路のサンプルＩＮ＿ＴＩＭＥを並列的に処理する。

移動体が基地局から遠ざかるとき、様々な経路ＦＩＮＧに関連付けられた遅延τは変化する。これらの変化を考慮するために、更新された遅延の値τを遅延線Ｄ＿ＬＩＮＥへ入力する経路と関連付けられた遅延の計算モジュール（図示せず）が存在する。このようなモジュールは当業者に周知である。

従って、本発明の第１の実施形態は以下に列挙する多数の効果を奏する。

第一に、遅延線は容易に実現できる。遅延線は、簡単なメモリ管理原理、並びに、当業者に周知のルーティング／ロケーティングフェーズの間に、このような遅延線を受信機の集積回路内で実施することを容易にさせる同一サイズのメモリの組に基づいている。

第二に、遅延線の結果、過大なエネルギーを消費することなく、または、非常に多くのメモリを利用することなく、一つの入力信号を別の信号に対して効果的に遅延させることが可能である。

現実に、実際問題として、受信機ＲＥＣＥＰの集積回路がＣＭＯＳの０．１８μｍテクノロジーを用いて実現されているならば、以下の比較検討が得られる。

このようなテクノロジーに関して、エネルギー消費を推定するために、以下の式：
エネルギー消費＝（ｋｂｉｔ単位のＲＡＭのサイズ／１６）×（（読み出しアクセス
の回数＋書き込みアクセスの回数）毎秒１００万回のアクセス）×６０×１０^−６（このテクノロジーの場合には６０μＷ／ＭＨｚ）が適用され、ここで、１６ｋｂｉｔのＲＡＭメモリは６０μＷ／メガアクセス／秒を消費することがわかっている。このように、従来技術に記載された解決策に関して、この従来技術の遅延線によるエネルギー消費は、受信機がアクティブモードにあるときに７ｍＷのオーダーであり、スタンバイモードにあるときには２１０μＷのオーダーであるのに対して、本発明によれば遅延線によるエネルギー消費は、それぞれ、１．２ｍＷおよび３６μＷであり（アクティブモードとスタンバイモードとの間の比は３％のオーダーであり）、これは１シンボル中のチップ数である拡散係数が８に一致する場合である。一般に、このタイプの消費に関して、本発明による遅延線は、拡散係数ＳＦが１６に一致するまでに達する、従来技術よりも優れた性能を有する。より高い拡散係数ＳＦに対して、受信機の集積回路の全体として見た消費と比較すると、本発明による遅延線の消費は無視できる。最終的に、本発明による遅延線の読み出しアドレスまたは書き込みアドレスが共通であることにより、データバスおよびアドレスバスの重複を避けることが可能になり、従って、対応した消費の削減が可能になる。

従来技術に記載された解決策と比較すると、従来技術によって使用されるメモリは５４ｋｂｉｔメモリ（１８×３２ビット×（５１２／４））であるのに対して、本発明による第１の実施形態のメモリは僅かに２４ｋｂｉｔ（１×１２ビット×５１２×４領域）である。

第三に、メモリ内の読み出しアクセス速度および書き込みアクセス速度は、本発明による受信機ＲＥＣＥＰの方が従来技術による遅延線を具備した受信機よりも高速である。

現実に、本発明による遅延線に対して、読み出しアクセス速度は３０．７２ＭＨｚ×６／８×３／４であり、一方、従来技術に対して、この読み出しアクセス速度は３．８４ＭＨｚ×３×６×１／ＳＦであり、書き込みアクセス速度は、それぞれ、３０．７２ＭＨｚ×１／８×４／４および３．８４ＭＨｚ×３×６×１／ＳＦである。本発明による遅延線のアクセス速度は常に一定であり、上述のように３０．７２ＭＨｚであり、一方、従来技術の遅延線のアクセス速度は拡散係数ＳＦに依存する。

第四に、本発明による受信機の結果、ＵＭＴＳ規格により要求される数の経路、すなわち、６本の経路を取り扱うことが可能である。明らかに、６本よりも少ない本数の経路を取り扱うことも可能である。これは、初期信号によって使用される経路の数に依存する。経路の数は、遅延線Ｄ＿ＬＩＮＥの前に探索モジュール（一般にサーチャーと称される）を用いて当業者に知られた方法で決められる。

さらに、ＵＭＴＳ規格が要求するわけではないが、本発明による受信機ＲＥＣＥＰは７番目の経路に対応する７番目の信号を取り扱い可能である。図４においてわかるように、基準Ｘによって表現された７番目の読み出しは、効果的に実行され得る。この場合、１回の書き込みおよび７回の読み出しが４クロックサイクルＣＬＫ中に遅延線Ｄ＿ＬＩＮＥで行われる。

明らかに、本発明の範囲は上記第１の実施形態に限定されることはなく、変形または変更が本発明の精神および範囲を逸脱することなく本発明の範囲内でなされる。

例えば、ＵＭＴＳ規格が発展した場合には、考慮した７本の経路よりも多数の経路を発生させることが行われる。

従って、多くの場合に、移動体が接続された同じ第１の基地局から来る６本の経路と、移動体が接続された第１の基地局から第２の基地局への連続的な転送を行なうことを可能にさせるＳＦＮ−ＳＦＮと称される手段のための第２の別の基地局から来る２本の付加的な経路とを取り扱う能力が要求され、この技術は一般にハンドオーバーと呼ばれる。

この目的のため、本発明による受信機ＲＥＣＥＰは、既に規定したような２本の遅延線Ｄ＿ＬＩＮＥを具備し、各遅延線は５１２×１２ビットからなる４個のメモリ領域、すなわち、４８ｋｂｉｔのメモリを有する。これにより１４種類の経路を取り扱える。しかし、その場合、使用されるメモリ、および、シリコン上の場所は相当な量であり、そして受信機ＲＥＣＥＰの集積回路のエネルギー消費も相当な量であろう。

遅延線のメモリの読み出し周波数のレベルを増大することも可能である。しかし、実際的な観点から見ると、テクノロジーの限界は接近している。

従って、過大な量のメモリを利用せずに、少なくとも８本の経路を取り扱えるようにするために、第２の実施形態によれば、受信機ＲＥＣＥＰの遅延線Ｄ＿ＬＩＮＥは、４本ずつの副線からなる副遅延線のＢＡＮＫ０とＢＡＮＫ１との二つの系列に、すなわち、全部でＺＯＮＥ０からＺＯＮＥ７までの８本の副遅延線に分割される。副遅延線のそれぞれには２５６×１２ビットのメモリ領域が関連付けられるので、使用されるメモリの全体的なサイズを増加させないことが可能になる。１本の副遅延線ＺＯＮＥは常に３０．７２ＭＨｚの周波数でアクセス可能であり、１５回の読み出しアクセスが８クロックサイクルごとに実現可能である。サンプルの入力周波数は常に１５．３６ＭＨｚであり、１クロックサイクルＣＬＫに相当する。

この第２の実施形態によれば、遅延線Ｄ＿ＬＩＮＥは、好ましくは、図７に示されるように、
サンプルの系列のサンプルのための遅延線Ｄ＿ＬＩＮＥのメモリ内の書き込みアドレスを発生するように意図された常設の書き込みアドレス発生器ＷＲ＿ＡＤＤ＿ＧＥＮと、
入力信号のサンプルの系列からの遅延線Ｄ＿ＬＩＮＥ内のサンプルのための読み出しアドレスを発生するように意図された常設の制御手段ＲＤ＿ＡＤＤ＿ＧＥＮと、
６つのマルチプレクサＭＵＸと、
８つの書き込みレジスタＲＥＧと、を具備する。

図８に示されるように、８本の経路の例では、１回の書き込みアクセスが存在し、８回の読み出しアクセスが８クロックサイクルＣＬＫごとに２回の書き込みの間に存在する。従って、経路ＦＩＮＧのサンプルは８クロックサイクルＣＬＫの周期で読み出される。

その結果、第１のステップ１）において、１クロックサイクルＣＬＫごとに１サンプルずつのサンプルＳが遅延線Ｄ＿ＬＩＮＥに到着したとき、これらのサンプルは、それぞれ書き込みレジスタＲＥＧ０〜ＲＥＧ７に書き込まれる。８個のサンプルが到着するまで待機され、書き込みレジスタＲＥＧはそれらを８クロックサイクルの間にメモリに格納する。尚、８サンプル中には、連続した２チップＣＨＩＰの受信に対応した３個の有効サンプルＩＮ＿ＴＩＭＥ、ＥＡＲＬＹおよびＬＡＴＥの２組の系列が存在することに注意すべきである。

第２のステップ２）において、８本の副遅延線への８個のサンプルの書き込みは上述の第１の実施形態と同じように行われる。８クロックサイクルＣＬＫごとに、各メモリ領域ＺＯＮＥへのサンプルの書き込みがあり、書き込みはこれらの領域の全てに対して並列的に行われる。従って、所与のアドレスＡＤＤで、遅延線Ｄ＿ＬＩＮＥは８個のサンプルを収容する。

図９は、サンプルＳで満たされた各種の副遅延線ＺＯＮＥの編成を表す。全体で２０４８個のサンプルが存在する。

受信された第１のチップの４個のサンプル０、１、２、３は、メモリ領域ＺＯＮＥ０〜ＺＯＮＥ３に書き込まれ、一方、受信された第２のチップの次の４個のサンプルは次のメモリ領域ＺＯＮＥ４〜ＺＯＮＥ７に書き込まれる。図示されるように、これらの８個の最初のサンプルは各メモリ領域ＺＯＮＥのアドレスＡＤＤ＝０に位置する。

同様のことが次に受信された８個のサンプルに当てはまり、それらは８個のメモリ領域内のアドレスＡＤＤ＝１に書き込まれ、最後の８個のサンプル２０４０〜２０４７がメモリ領域ＺＯＮＥ０〜ＺＯＮＥ８内のアドレスＡＤＤ＝２５５に書き込まれるまで以下同様に続く。

５１２回のクロックサイクルＣＬＫの中でメモリ領域が全て満たされる。

アドレスＡＤＤを指定する読み出しポインタＲＤ＿ＰＴＲにサンプルが含まれない状況を回避するために、遅延線Ｄ＿ＬＩＮＥの全体を待機すること、すなわち、メモリ領域ＺＯＮＥの全てにサンプルが満たされるまで待機することが有利である。安全余裕を確保するため、好ましくは、当業者に知られているスロットと称される単位を表現する２５６０チップの期間を待機する。

サンプルの２組の系列が受信されたとき、それらはメモリ領域の２組の系列であるＢＡＮＫ０およびＢＡＮＫ１にそれぞれ書き込まれることがわかるであろう。

第３のステップ３）において、サンプルの２組の系列は、これらの系列の基準サンプルＩＮ＿ＴＩＭＥが入力に対して出力上で遅延τを有するように読み出され、ここで、この遅延は経路ＦＩＮＧに関連付けられた遅延を表現し、経路ＦＩＮＧに関連付けられた各遅延は受信機ＲＥＣＥＰ側で識別できる。

注意すべきことは、有利的には、同じ副遅延線ＺＯＮＥは、２組の連続したチップ系列から来る６個の有効サンプルＩＮ＿ＴＩＭＥ、ＥＡＲＬＹ、およびＬＡＴＥの中で単一の有効サンプルだけを含み、各チップの有効サンプルがメモリ領域ＺＯＮＥ内の連続アドレスに書き込まれることである。その結果として、単一読み出しオペレーションＲＤによって６個の有効サンプル（１チップ当たり３個）を読み出すことが可能であろう。

遅延線Ｄ＿ＬＩＮＥの出力上で４個のサンプルから選択されたサンプルを獲得するために、すなわち、３．８４ＭＨｚの周波数でサンプルを獲得するために与えられた制約は、常に第１の実施形態の制約と同じである。経路ＦＩＮＧのサンプルは８クロックサイクルごとに読み出される。このタイミングのために、サンプルが遅れずに遅延線Ｄ＿ＬＩＮＥから完全に出ることが不可能である。

従って、この問題を解決するために、２組のサンプルの系列を同時に読み出すことが必要である。従って、現在チップＣ＿ＣＨＩＰと称される第１のチップとＮＥＸＴ＿ＣＨＩＰと称される次のチップが並列的に読み出される。

これらの２チップの６個の有効サンプルの読み出しは以下の原理に基づいて行われる。

第一に、処理された２チップの有効サンプルＩＮ＿ＴＩＭＥ、ＥＡＲＬＹおよびＬＡＴＥの読み出しアドレスが決定される。

第１の実施形態のように、経路ＦＩＮＧの遅延は書き込みポインタＷＲ＿ＰＴＲと読み出しポインタＲＤ＿ＰＴＲとの間のシフトによって表現され、後者の読み出しポインタＲＤ＿ＰＴＲはメモリ領域ＺＯＮＥの系列ＢＡＮＫ０およびＢＡＮＫ１内で循環的に位置がずらされる。

従って、受信された基準サンプルＩＮ＿ＴＩＭＥのそれぞれに対して、読み出しアドレス＠ＲＤは、その書き込みアドレス＠ＷＲから、対応した経路ＦＩＮＧに関連付けられた遅延τの２で割算した部分をマイナスしたアドレスに一致し、経路の遅延は受信機ＲＥＣＥＰで見分けられる。

＠ＲＤ＝［＠Ｗ−Ｅｎｔ（τ／２）］モジュロ２５６
例えば、図９および１０において、書き込みポインタＷＲ＿ＰＴＲ＝７および希望の遅延が５であるならば、読み出しポインタＲＤ＿ＰＴＲ＝７−ｅｎｔ（５／２）＝５であり、サンプル４０、４１、４２および４３、または、４４、４５、４６および４７を含む基準チップＣＨＩＰ０が得られる。

第二に、現在基準サンプルＩＮ＿ＴＩＭＥとも称される現在チップＣ＿ＣＨＩＰの基準サンプルＩＮ＿ＴＩＭＥが位置する領域の系列ＢＡＮＫが決定される。この基準サンプルＩＮ＿ＴＩＭＥは、メモリ領域の第１の系列ＢＡＮＫ０またはメモリ領域の第２の系列ＢＡＮＫ１のいずれかに属する。

この目的のために、メモリ領域系列の選択手段ＳＥＬＥＣＴ＿ＢＡＮＫは、読み出された現在チップが属する系列ＢＡＮＫを遅延τの関数として決めるために使用される。このようにして、ＳＥＬＥＣＴ＿ＢＡＮＫ＝ｎｏｔ（τモジュロ２）が得られる。

この結果として、上記の第一および第二の原理によれば、現在基準サンプルＩＮ＿ＴＩＭＥの読み出しアドレス＠ＲＤについて、
遅延τ＝１であるならば、領域の第１の系列ＢＡＮＫ０において＠ＲＤ＝＠Ｗであり、
遅延τ＝２であるならば、領域の第２の系列ＢＡＮＫ１において＠ＲＤ＝＠Ｗ−１であり、
遅延τ＝３であるならば、領域の第１の系列ＢＡＮＫ０において＠ＲＤ＝＠Ｗ−１であり、並びに、
遅延τ＝４であるならば、領域の第２の系列ＢＡＮＫ１において＠ＲＤ＝＠Ｗ−２である。

書き込みポインタＷＲ＿ＰＴＲ＝７であり、遅延が５である例の場合、ＳＥＬＥＣＴ＿ＢＡＮＫ＝ｎｏｔ（５モジュロ２）＝０または第１の系列ＢＡＮＫ０である。

第三に、選択されたメモリの領域の系列ＢＡＮＫ内における現在チップＣ＿ＣＨＩＰの基準サンプルＩＮ＿ＴＩＭＥの正確な位置が見つけられるべきであり、次に、関連した先行サンプルＥＡＲＬＹおよび後続サンプルＬＡＴＥの正確な位置が見つけられるべきである。

これは、適切なメモリ領域ＺＯＮＥの選択と、サンプルの相対的な読み出しアドレスの決定に絞る。

位置、すなわち、このような基準サンプルＩＮ＿ＴＩＭＥが属するメモリ領域ＺＯＮＥは、従って、位置係数ＤＯＷＮ＿ＰＯＳによって決められる。

従って、図１１の表に示されるように、前述の例によれば、現在基準サンプルＩＮ＿ＴＩＭＥのため選択されたメモリ領域の系列は、この場合では現在系列Ｃ＿ＢＡＮＫと称される第１の系列ＢＡＮＫ０であり、位置係数ＤＯＷＮ＿ＰＯＳの値が１に一致するならば、現在基準サンプルＩＮ＿ＴＩＭＥの読み出しは第２の領域ＺＯＮＥ１で行われ、関連付けられた後続サンプルＬＡＴＥの読み出しは第３の領域ＺＯＮＥ２で行われ、関連付けられた先行サンプルＥＡＲＬＹの読み出しは第１の領域ＺＯＮＥ０で行われる。この場合に、３個のサンプルのアドレスは＠ＲＤに等しいことがわかる。

現在チップＣ＿ＣＨＩＰのサンプルのアドレスが決定された後、後続チップＮＥＸＴ＿ＣＨＩＰのサンプルのアドレスは図１１の表を用いることにより現在チップＣ＿ＣＨＩＰのサンプルのアドレスから容易に推定される。

従って、ここでも同じ例によれば、次の基準サンプルＩＮ＿ＴＩＭＥは第６のゾーンＺＯＮＥ５内のアドレス＠ＲＤで読み出され、先行サンプルＥＡＲＬＹおよび後続サンプルＬＡＴＥは、第５のゾーンＺＯＮＥ４内の同じアドレス＠ＲＤおよび第７のゾーンＺＯＮＥ６内の同じアドレス＠ＲＤにそれぞれ関連付けられる。

明らかに、第１の実施形態の場合と同様に、チップのそれぞれのために読み出される第４のサンプルＶＯＩＤが常に存在する。

境界例を表す第２の例によれば、現在基準サンプルＩＮ＿ＴＩＭＥのために選択されたメモリ領域の系列が、本例の場合に現在系列Ｃ＿ＢＡＮＫと称される第１の系列ＢＡＮＫ０であり、位置係数の値が０に等しいならば、現在基準サンプルＩＮ＿ＴＩＭＥの読み出しは第１のゾーンＺＯＮＥ０で行われ、関連付けられた後続サンプルＬＡＴＥの読み出しは第２の領域ＺＯＮＥ１で行われ、関連付けられた先行サンプルＥＡＲＬＹの読み出しは先行する領域で行われ、ここで、先行する領域は第２の系列ＢＡＮＫ１に属する第８の領域ＺＯＮＥ７である。この場合に、現在基準サンプルＩＮ＿ＴＩＭＥのアドレス、および、後続サンプルＬＡＴＥのアドレスは、両方ともに＠ＲＤに一致し、一方、先行サンプルＥＡＲＬＹの読み出しアドレスは先行アドレス＠ＲＤ−１に位置することがわかる。

次のチップＮＥＸＴ＿ＣＨＩＰに対し、次の基準サンプルＩＮ＿ＴＩＭＥは第５の領域ＺＯＮＥ４内のアドレス＠ＲＤで読み出され、関連付けられた先行サンプルＥＡＲＬＹおよび後続サンプルＬＡＴＥは、それぞれ、第４の領域ＺＯＮＥ３および第６の領域ＺＯＮＥ５内の同じアドレス＠ＲＤで読み出される。

図１１の表からわかるように、３個の有効サンプルのアドレス総てが一致するとは限らないときにその他の３通りの境界例が存在し、その場合には同じチップのサンプル総てがメモリ領域ＺＯＮＥの同じ系列ＢＡＮＫの一部を形成するとは限らない。

・位置係数の値が３に一致し、領域の現在系列が第１の系列ＢＡＮＫ０であるとき、その時には、次のチップＮＥＸＴ＿ＣＨＩＰの後続サンプルＬＡＴＥのアドレス＠ＲＤ＋１は、２個のその他の関連付けられた有効サンプルのアドレスに１を加えたアドレスに位置する。
・位置係数の値が３に等しく、領域の現在系列が第２の系列ＢＡＮＫ１であるとき、その時には、現在チップＣ＿ＣＨＩＰの後続サンプルＬＡＴＥのアドレス＠ＲＤ＋１は、２個のその他の関連付けられた有効サンプルのアドレスに１を加えたアドレスに位置する。
・位置係数の値が０に等しく、領域の現在系列が第２の系列ＢＡＮＫ１であるとき、その時には、次のチップＮＥＸＴ＿ＣＨＩＰの先行サンプルＥＡＲＬＹのアドレス＠ＲＤは、２個のその他の関連付けられた有効サンプルのアドレスから１を差し引いたアドレスに位置する。

実際的な様式において、上記の原理に従って、書き込みアドレスが＠Ｗ＝１０であり、遅延τが２に等しく、位置係数ＤＯＷＮ＿ＰＯＳの値が３である場合を考える。２個の処理されたチップのサンプルは、以下の表に示されるように、この書き込みアドレス１０に対して１００から１０７まで変化する数を有し、書き込みアドレス９に対して９２から９９まで変化する数を有し、数９２および１００は第１の領域ＺＯＮＥ０に位置し、９９および１０７は第８の領域ＺＯＮＥ７に位置する。

現在チップＣ＿ＣＨＩＰは第２の系列ＢＡＮＫ１に位置し、基準サンプルＩＮ＿ＴＩＭＥは読み出しアドレス＠ＲＤ＝＠９に位置する。

位置係数の値が３であるとき、現在基準サンプルＩＮ＿ＴＩＭＥの読み出しアドレスは第８の領域ＺＯＮＥ７に位置し、関連付けられた先行サンプルＥＡＲＬＹの読み出しアドレスは第７の領域ＺＯＮＥ６に位置し、関連付けられた後続サンプルＬＡＴＥの読み出しアドレスは第１の領域ＺＯＮＥ０に位置する。

次のチップＮＥＸＴ＿ＣＨＩＰの有効サンプルＥＡＲＬＹ、ＩＮ＿ＴＩＭＥおよびＬＡＴＥの読み出しアドレスは、それぞれ、第３の領域ＺＯＮＥ２、第４の領域ＺＯＮＥ３および第５の領域ＺＯＮＥ４のアドレス＠１０に位置する。

第４のステップ４）において、図７に示されるように、読み出された８個のサンプル（２個ずつのＩＮ＿ＴＩＭＥ、ＥＡＲＬＹ、ＬＡＴＥ、ＶＯＩＤ）は６つのマルチプレクサＭＵＸへ送られる。マルチプレクサは、現在チップＣ＿ＣＨＩＰおよび次のチップＮＥＸＴ＿ＣＨＩＰのそれぞれの基準サンプルＩＮ＿ＴＩＭＥ、先行サンプルＥＡＲＬＹおよび後続サンプルＬＡＴＥを、位置係数ＤＯＷＮ＿ＰＯＳに応じて選択し（図１１の表を参照）、それらを、常に３０．７２ＭＨｚの速度で第１のデマルチプレクサＤＥＭＵＸ０へ向け直す。

デマルチプレクサＤＥＭＵＸ０は、位置係数ＤＯＷＮ＿ＰＯＳに応じて、有効サンプルのそれぞれが属する経路ＦＩＮＧの遅延τとそのような経路ＦＩＮＧで行われる読み出しＲＤとを定め、次に、有効サンプルのそれぞれを、各経路ＦＩＮＧに関連付けられた遅延スイッチＢおよびデマルチプレクサＤＥＭＵＸ１〜７の組へ送る。

その時に、現在チップＣ＿ＣＨＩＰの有効サンプルは受信機ＲＥＣＥＰの管理ユニットＰＲＯＣ＋ＤＥＭＯＤのプロセッサＰＲＯＣへ送られ、一方、次のチップＮＥＸＴ＿ＣＨＩＰの有効サンプルは、現在チップＣ＿ＣＨＩＰのサンプルに対して１チップ（３．８４ＭＨｚ）ずつ遅延させるために遅延スイッチＢへ送られる。

先行するステップによって受信された８個の入力信号の中の受信された異なるサンプルの全てを識別し分離した後、それらのサンプルは共通情報を復元するためにコヒーレント方式で再結合される。

第５のステップ５）において、プロセッサＰＲＯＣは、エネルギーに応じて、各経路ＦＩＮＧの基準サンプルＩＮ＿ＴＩＭＥを決定し、次に、各基準サンプルＩＮ＿ＴＩＭＥを上記経路に関連付けられた復調器ＤＥＭＯＤへ送る。上記復調器ＤＥＭＯＤは、各サンプルＩＮ＿ＴＩＭＥを、関連付けられた経路ＦＩＮＧに関係するコードと結合する。続いて、全ての基準サンプルＩＮ＿ＴＩＭＥが加算され、共通情報が再検出される。

第２の実施形態で採用した例では、８本の経路が取り扱われる。明らかに、図８に示されるように、この第２の実施形態は、おおよそ（２５６×８）のサイズが本発明の第１の実施形態で使用される領域の（５１２×４）のサイズに等しいメモリ領域ＺＯＮＥの組を同じ周波数３０．７２ＭＨｚで利用することにより、最大で１５本の経路を取り扱う能力を備えている一方で、同等の複雑さを有するシステムに基づく点で有利である。第２の実施形態はほんの少しより多くのマルチプレクサを利用する。

明らかに、本発明の範囲は上記の実施形態に限定されることがなく、変形または変更が本発明の精神および範囲を逸脱することなく本発明の範囲内でなされる。

例えば、本発明の第２の実施形態によるメモリ領域ＺＯＮＥの管理は以下のようにして簡単化される。

図１１を参照すると、第２の系列ＢＡＮＫ１に対応するメモリ領域の現在系列Ｃ＿ＢＡＮＫ、および、第２の系列ＢＡＮＫ１に対応するメモリ領域の次の系列ＮＥＸＴ＿ＢＡＮＫに対し、有効サンプルの読み出しアドレスは、位置係数ＤＯＷＮ＿ＰＯＳの値が一致する各サンプルについて互いに同一であり、読み出されたサンプルの系列のためのメモリ領域もまた全く同一であることがわかる。

同様に、第１の系列ＢＡＮＫ０に対応するメモリ領域の現在系列Ｃ＿ＢＡＮＫ、および、第１の系列ＢＡＮＫ０に対応するメモリ領域の次の系列ＮＥＸＴ＿ＢＡＮＫに対し、読み出されたサンプルの系列のためのメモリ領域は、位置係数ＤＯＷＮ＿ＰＯＳの値が一致する各サンプルについても同一であることがわかる。

その結果として、メモリ領域ＺＯＮＥは、図１２の表に示されるように、二つの上記の認識と二つのグループＧＲＯＵＰＡおよびＧＲＯＵＰＢとに応じて再編成される。第１のグループＧＲＯＵＰＡは、副遅延線の第２の系列ＢＡＮＫ１に両方ともに対応する現在系列Ｃ＿ＢＡＮＫおよび次の系列ＮＥＸＴ＿ＢＡＮＫを再編成し、一方、第２のグループＧＲＯＵＰＢは、副遅延線の第２の系列ＢＡＮＫ１に両方ともに対応する現在系列Ｃ＿ＢＡＮＫおよび次の系列ＮＥＸＴ＿ＢＡＮＫを再編成する。

従って、第１の期間に現在チップＣ＿ＣＨＩＰが位置するメモリ領域の系列を選択し、次に位置係数ＤＯＷＮ＿ＰＯＳの値に応じて現在有効サンプルの適切なメモリ領域ＺＯＮＥを選択するのではなく、適切なメモリ領域ＺＯＮＥは、二つのグループＧＲＯＵＰＡ、ＧＲＯＵＰＢのそれぞれにおける位置係数ＤＯＷＮ＿ＰＯＳの値に応じて選択され、その後、現在チップＣ＿ＣＨＩＰが位置するメモリ領域の系列が選択される。

位置係数ＤＯＷＮ＿ＰＯＳ＝１および遅延τ＝５は一例として利用される。第１の期間に、位置係数ＤＯＷＮ＿ＰＯＳの値に応じて、対応するメモリ領域が第１のゾーングループＧＲＯＵＰＡにおいて選ばれ、同様に、対応するメモリ領域が第２のゾーングループＧＲＯＵＰＢにおいて選ばれる。図１２の表によれば、第１のグループＧＲＯＵＰＡのゾーンＺＯＮＥ０、ＺＯＮＥ１、ＺＯＮＥ２が選択され、第２のグループＧＲＯＵＰＢのゾーンＺＯＮＥ４、ＺＯＮＥ５、ＺＯＮＥ６が選択される。

メモリ領域の選択は、図１４に示され、入力パラメータとして位置係数ＤＯＷＮ＿ＰＯＳを有する２個のコマンドＧＲＯＵＰＡ＿ＳＥＬおよびＧＲＯＵＰＢ＿ＳＥＬを用いて行われる。

第２の期間に、現在チップＣ＿ＣＨＩＰが位置する領域の系列ＢＡＮＫは、次式：
ＳＥＬＥＣＴ＿ＢＡＮＫ＝ｎｏｔ（τモジュロ２）
に従って決定される。

ここで、メモリ領域の第１の系列ＢＡＮＫ０は現在系列Ｃ＿ＢＡＮＫである。

第３の期間に、図１３の表に応じて、二つのグループＧＲＯＵＰＡ、ＧＲＯＵＰＢにおいて選択されたメモリ領域が対応するチップ、すなわち、現在チップＣ＿ＣＨＩＰまたは次のチップＮＥＸＴ＿ＣＨＩＰが決定される。

本例では、第１の系列ＢＡＮＫ０は現在系列であるため、第１のグループＧＲＯＵＰＡのメモリ領域ＺＯＮＥ０、ＺＯＮＥ１およびＺＯＮＥ３は現在チップＣ＿ＣＨＩＰに対応し、一方、第２のグループＧＲＯＵＰＢのメモリ領域ＺＯＮＥ４、ＺＯＮＥ５およびＺＯＮＥ６は次のチップＮＥＸＴ＿ＣＨＩＰに対応する。

逆の場合、すなわち、領域の第２の系列ＢＡＮＫ１が現在系列である場合には、逆の結果が得られる。第１のグループＧＲＯＵＰＡのメモリ領域ＺＯＮＥ０、ＺＯＮＥ１およびＺＯＮＥ３は次のチップＮＥＸＴ＿ＣＨＩＰに対応し、一方、第２のグループＧＲＯＵＰＢのメモリ領域ＺＯＮＥ４、ＺＯＮＥ５およびＺＯＮＥ６は現在チップＣ＿ＣＨＩＰに対応する。

このように、図１４に示されるように選択された領域に応じて現在チップおよび次のチップを選択するために２個の選択コマンドＣ＿ＳＥＬＥＣＴおよびＮＥＸＴ＿ＳＥＬＥＣＴが存在する。

第３の期間に、６つのマルチプレクサＭＵＸを用いて、８個のメモリ領域ＺＯＮＥ０〜ＺＯＮＥ７のサンプルＳが二つのグループＧＲＯＵＰＡおよびＧＲＯＵＰＢの選択された領域ＺＯＮＥ０、ＺＯＮＥ１、ＺＯＮＥ３およびＺＯＮＥ４、並びに、ＺＯＮＥ５およびＺＯＮＥ６に従って回復するので、有効サンプルＩＮ＿ＴＩＭＥ、ＥＡＲＬＹおよびＬＡＴＥが再検出され得る。６つのマルチプレクサＭＵＸは、引き続き、現在チップＣ＿ＣＨＩＰおよび次のチップＮＥＸＴ＿ＣＨＩＰのそれぞれの３個の有効サンプルを３０．７２ＭＨｚの周波数で第１のデマルチプレクサＤＥＭＵＸ０に送信する。次に、上記の第４のステップと同じ位置に戻る。

ここまでに説明されたステップは、全ての経路ＦＩＮＧのサンプルに対して繰り返される。

従って、第２の実施形態の第１の変形によれば、図１１の表に記載されたメモリ領域を１６回処理する代わりに、図１２の表に記載された８回の処理だけが行われる。

明らかに、本発明は、移動電話の分野に限定されるものではなく、他の分野にも拡張され、特に本発明による受信機または遅延線を必要とする集積回路を利用する分野、ビデオに関係する分野、および、特にマルチメディアアプリケーションなどに拡張される。

本明細書の説明中の参照符号は説明を限定するように解釈されるべきではない。

動詞「具備する、含む（ｔｏ ｃｏｍｐｒｉｓｅ）」とその活用形もまた限定的な意味で解釈されるべきではない。その動詞および活用形は、説明中に規定されていない他のステップまたは要素の存在を除外するように、或いは、上記動詞の後に列挙され、不定冠詞「ａ」または「ａｎ」が先行するステップまたは要素が複数個存在することを除外するように解釈されるべきではない。

従来技術による遅延線を含む受信機の概略図である。 本発明による遅延線を含む受信機を示す図である。 図２の受信機の遅延線の第１の実施形態である。 図３の第１の実施形態による遅延線内のサンプルの読み出しおよび書き込みアクセスを説明するタイミングチャートである。 図３の第１の実施形態による遅延線のメモリ領域内のサンプルの分布を示す図である。 図５のメモリ領域のアドレス指定を示す図である。 図２の受信機の遅延線の第２の実施形態である。 図７の第２の実施形態による遅延線内のサンプルの読み出しおよび書き込みアクセスを説明するタイミングチャートである。 図７の第２の実施形態による遅延線のメモリ領域内のサンプルの分布を示す図である。 図７の第２の実施形態による遅延線のメモリ領域へのアクセスを説明する図である。 図７の第２の実施形態による遅延線のメモリ領域への読み出しおよび書き込みアクセスを示す図である。 図７の第２の実施形態による遅延線のメモリ領域への読み出しおよび書き込みアクセスの再編成を説明する図である。 図７の第２の実施形態による遅延線のメモリ領域の組の選択を説明する図である。 図７の第２の実施形態による遅延線の第１変形型の実施形態である。

Claims (13)

1. １本の遅延線（Ｄ＿ＬＩＮＥ）を備え、入力信号のサンプルを受信する受信機（ＲＥＣＥＰ）であって、
   前記遅延線が遅延の系列によって前記入力信号を遅延させるように構成されており、
   前記遅延線は、複数の副遅延線（ＺＯＮＥ）の系列に分割され、
   各前記副遅延線は、メモリ領域を含んでおり、複数のサンプル（ＩＮ＿ＴＩＭＥ、ＥＡＲＬＹ、ＬＡＴＥ、ＶＯＩＤ）の系列のうちの１つを、書き込むために用いられ、前記サンプルは、前記入力信号（ＩＮＰＵＴ）の１つの完全チップに対応しており、複数のフィンガに有用である可能性があり、
   前記サンプル（ＩＮ＿ＴＩＭＥ、ＥＡＲＬＹ、ＬＡＴＥ、ＶＯＩＤ）の系列の書き込みは、前記副遅延線（ＺＯＮＥ０〜ＺＯＮＥ３）の各メモリ領域に対して１個ずつの４個の書き込みアドレス（ＡＤＤ）を生成することにより行われるとともに、
   当該受信器は、
   読み出しアドレスが前記入力信号の副遅延線内のサンプルの書き込みアドレスと前記遅延の系列のうちサンプリング周期の個数として表現された遅延との間の差に一致するように、前記入力信号の前記サンプルの系列のうち前記副遅延線内のサンプルの読み出しアドレスを発生させるために用いられる制御手段（ＲＤ＿ＡＤＤ＿ＧＥＮ）を、さらに備えることを特徴とする受信機。
2. 前記遅延線は副遅延線の１組の系列を備えることを特徴とする請求項１に記載の受信機。
3. 前記遅延線が副遅延線の様々な系列を備えることを特徴とする請求項１に記載の受信機。
4. 前記副遅延線は、当該受信機によって受信された入力信号のサンプルの２倍の速さの周波数でアクセス可能であることを特徴とする請求項１から請求項３のいずれか一項に記載の受信機。
5. 一つのメモリ領域が一本の前記副遅延線に関連付けられていることを特徴とする請求項１から請求項４のいずれか一項に記載の受信機。
6. 前記サンプルの系列のサンプルは、前記副遅延線において書き込みモードまたは読み出しモードで並列的にアクセス可能であることを特徴とする請求項１から請求項５のいずれか一項に記載の受信機。
7. 前記サンプルの系列のサンプルの読み出しアドレスが互いに直ぐ隣りのアドレス、または、互いに一致するアドレスに位置することを特徴とする請求項１から請求項６のいずれか一項に記載の受信機。
8. ２組の前記サンプルの系列が並列的に読み出されることを特徴とする請求項３から請求項７のいずれか一項に記載の受信機。
9. 前記遅延線は、前記遅延に応じて読み出された前記サンプルの２組の系列の一方が属する方の副遅延線の系列の選択手段を備えることを特徴とする請求項８に記載の受信機。
10. 前記遅延線が前記副遅延線の系列内で該副遅延線の系列に属する入力信号のサンプルの系列のうちの基準サンプルの位置を示す位置係数を備えることを特徴とする請求項１から請求項９のいずれか一項に記載の受信機。
11. 前記メモリ領域が第１および第２のグループに再編成され、
    前記第１のグループが前記副遅延線の第１の系列にそれぞれ対応可能である現在領域の現在系列および領域の次の系列を再編成し、前記第２のグループが副遅延線の第２の系列にそれぞれ対応可能である領域の現在系列および領域の次の系列を再編成し、
    読み出されたサンプルの系列に対する前記メモリ領域は、位置係数値が一致する各サンプルに対して同一であることを特徴とする請求項８に記載の受信機。
12. サンプルを含む入力信号（ＩＮＰＵＴ）を遅延させる遅延線（Ｄ＿ＬＩＮＥ）であって、
    前記遅延線は、遅延の系列によって前記入力信号を遅延させるように構成されており、
    前記遅延線は、複数の副遅延線（ＺＯＮＥ）の系列に分割され、
    各前記副遅延線は、メモリ領域を含んでおり、複数のサンプル（ＩＮ＿ＴＩＭＥ、ＥＡＲＬＹ、ＬＡＴＥ、ＶＯＩＤ）の系列のうちの１つを、書き込むために用いられ、前記サンプルは、前記入力信号（ＩＮＰＵＴ）の１つの完全チップに対応しており、複数のフィンガに有用である可能性があり、
    前記サンプル（ＩＮ＿ＴＩＭＥ、ＥＡＲＬＹ、ＬＡＴＥ、ＶＯＩＤ）の系列の書き込みは、前記副遅延線（ＺＯＮＥ０〜ＺＯＮＥ３）の各メモリ領域に対して１個ずつの４個の書き込みアドレス（ＡＤＤ）を生成することにより行われるとともに、
    前記遅延線は、
    読み出しアドレスが前記入力信号の副遅延線内のサンプルの書き込みアドレスと前記遅延の系列のうちサンプリング周期の個数として表現された遅延との間の差に一致するように、前記入力信号の前記サンプルの系列のうち前記副遅延線内のサンプルの読み出しアドレスを発生させるために用いられる制御手段（ＲＤ＿ＡＤＤ＿ＧＥＮ）を、さらに備えることを特徴とする遅延線。
13. サンプルを含む入力信号（ＩＮＰＵＴ）を遅延線（Ｄ＿ＬＩＮＥ）によって遅延させる方法であって、
    遅延の系列によって前記入力信号を遅延させるために用いられる前記遅延線を、複数の副遅延線（ＺＯＮＥ）の系列に分割するステップであって、前記複数の副遅延線のそれぞれは、メモリ領域を含んでいて、複数のサンプル（ＩＮ＿ＴＩＭＥ、ＥＡＲＬＹ、ＬＡＴＥ、ＶＯＩＤ）の系列のうちの１つを書き込むために用いられ、前記サンプルは、前記入力信号（ＩＮＰＵＴ）の１つの完全チップに対応しており、複数のフィンガに有用である可能性があり、前記サンプル（ＩＮ＿ＴＩＭＥ、ＥＡＲＬＹ、ＬＡＴＥ、ＶＯＩＤ）の系列の書き込みは、前記副遅延線（ＺＯＮＥ０〜ＺＯＮＥ３）の各メモリ領域に対して１個ずつの４個の書き込みアドレス（ＡＤＤ）を生成することにより行われるステップと、
    読み出しアドレスが前記入力信号の副遅延線内のサンプルの書き込みアドレスと前記遅延の系列のサンプリング周期の個数として表現された遅延との間の差に一致するように、前記入力信号の前記サンプルの系列のうち前記副遅延線内のサンプルの読み出しアドレスを発生するステップと、
    を備えることを特徴とする方法。

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