JP2007227459A - Ｓｏｉ基板の製造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 127
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
- 238000000034 method Methods 0.000 claims abstract description 54
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 50
- 238000005468 ion implantation Methods 0.000 claims abstract description 43
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 38
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 38
- 238000010438 heat treatment Methods 0.000 claims abstract description 34
- 239000012535 impurity Substances 0.000 claims abstract description 33
- 230000001133 acceleration Effects 0.000 claims abstract description 31
- 238000009792 diffusion process Methods 0.000 claims abstract description 24
- 229910052785 arsenic Inorganic materials 0.000 claims abstract description 23
- 229910052787 antimony Inorganic materials 0.000 claims abstract description 21
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims abstract description 20
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 claims abstract description 18
- 238000005247 gettering Methods 0.000 abstract description 42
- 238000011109 contamination Methods 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 135
- 235000012431 wafers Nutrition 0.000 description 19
- 239000004065 semiconductor Substances 0.000 description 15
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 230000002411 adverse Effects 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 238000001095 inductively coupled plasma mass spectrometry Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000002285 radioactive effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
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Abstract
【課題】高濃度埋め込み拡散層を有するＳＯＩ層に金属汚染に対して優れたゲッタリング能力を付加したＳＯＩ基板を、生産性良く、低コストで効率的に製造することのできるＳＯＩ基板の製造方法を提供する。
【解決手段】少なくとも、活性不純物であるヒ素又はアンチモンを導入して高濃度層を形成した単結晶シリコン基板と、高濃度層を形成しない単結晶シリコン基板とを、シリコン酸化膜を介して貼り合わせ、結合熱処理を施した後、前記高濃度層を形成した単結晶シリコン基板を薄膜化することにより、前記シリコン酸化膜の上にヒ素又はアンチモンを含む高濃度埋め込み拡散層を有するＳＯＩ層を形成したＳＯＩ基板を製造する方法において、前記活性不純物の導入を、イオン注入法により、イオン注入時の加速エネルギーを１３０ｋｅＶ以下として行い、かつ、前記形成するＳＯＩ層の厚さを３μｍ以上とする。
【選択図】図１
【解決手段】少なくとも、活性不純物であるヒ素又はアンチモンを導入して高濃度層を形成した単結晶シリコン基板と、高濃度層を形成しない単結晶シリコン基板とを、シリコン酸化膜を介して貼り合わせ、結合熱処理を施した後、前記高濃度層を形成した単結晶シリコン基板を薄膜化することにより、前記シリコン酸化膜の上にヒ素又はアンチモンを含む高濃度埋め込み拡散層を有するＳＯＩ層を形成したＳＯＩ基板を製造する方法において、前記活性不純物の導入を、イオン注入法により、イオン注入時の加速エネルギーを１３０ｋｅＶ以下として行い、かつ、前記形成するＳＯＩ層の厚さを３μｍ以上とする。
【選択図】図１
Description
本発明は、貼り合わせ法によるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板の製造方法に関し、より詳しくは、金属不純物に対して優れたゲッタリング能力を有するＳＯＩ基板の製造方法に関する。
半導体素子用の基板の一つとして、絶縁膜であるシリコン酸化膜の上にＳＯＩ層（シリコン層）を形成したＳＯＩ基板がある。このＳＯＩ基板は、デバイス作製領域となる基板表層部のＳＯＩ層が前記シリコン酸化膜（埋め込み酸化膜層（ＢＯＸ層））により基板内部と電気的に分離されているため、寄生容量が小さく、耐放射性能力が高いなどの特徴を有する。そのため、高速・低消費電力動作、ソフトエラー防止などの効果が期待され、高性能半導体素子用の基板として有望視されている。
このＳＯＩ基板の製造方法として、例えば、以下の方法が知られている。すなわち、鏡面研磨された２枚の単結晶シリコン基板（ＳＯＩ層となる単結晶シリコン基板（ボンドウェーハ）と支持基板となる単結晶シリコン基板（ベースウェーハ））を用意し、少なくとも一方のシリコン基板の表面にシリコン酸化膜を形成させる。そして、これらの単結晶シリコン基板をシリコン酸化膜を挟んで貼り合わせた後、熱処理して結合強度を高める。その後、ボンドウェーハを薄膜化してＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）層が形成されたＳＯＩ基板を得る。この薄膜化の方法としては、ボンドウェーハを所望の厚さまで研削、研磨する方法や、イオン注入剥離法と呼ばれる方法でイオン注入層でボンドウェーハを剥離する方法等がある。
前述したように、ＳＯＩ基板は、電気的特性の観点から構造上のメリットを多く有するが、金属不純物汚染に対する耐性という観点では構造上のデメリットを有している。
すなわち、多くの場合、金属不純物の拡散速度は、シリコン中よりもシリコン酸化膜中の方が遅くなる。それにより、ＳＯＩ層表面から汚染された場合、金属不純物がシリコン酸化膜（ＢＯＸ層）を通過しにくいために、薄いＳＯＩ層に蓄積されることになる。そのため、ＳＯＩ構造を有しないシリコン基板の場合よりも金属汚染の悪影響がより大きくなる。したがって、ＳＯＩ基板では、金属不純物を捕獲して半導体素子の活性層となる領域から除去する能力（ゲッタリング能力）を有することが、より一層重要な品質の一つとなる。
すなわち、多くの場合、金属不純物の拡散速度は、シリコン中よりもシリコン酸化膜中の方が遅くなる。それにより、ＳＯＩ層表面から汚染された場合、金属不純物がシリコン酸化膜（ＢＯＸ層）を通過しにくいために、薄いＳＯＩ層に蓄積されることになる。そのため、ＳＯＩ構造を有しないシリコン基板の場合よりも金属汚染の悪影響がより大きくなる。したがって、ＳＯＩ基板では、金属不純物を捕獲して半導体素子の活性層となる領域から除去する能力（ゲッタリング能力）を有することが、より一層重要な品質の一つとなる。
ＳＯＩ構造を有しないシリコン基板の場合に一般的に用いられるゲッタリング手法（酸素析出物、高濃度ホウ素添加、裏面多結晶シリコン膜等）は、いずれも活性層とは逆の支持基板にゲッタリング層が導入される。しかし、ＳＯＩ基板において同様の手法を用いて支持基板側にゲッタリング層を導入しても、前述のように金属不純物がシリコン酸化膜（ＢＯＸ層）を通過しにくいために、上述のゲッタリング層が十分機能せず、これらの手法はそのままではＳＯＩ基板には適用できないという問題がある。
これらの問題を解決するため、ＳＯＩ基板のＳＯＩ層近傍にゲッタリング領域を導入する方法が従来から幾つか提案されている。
例えば、ＳＯＩ層の選択的な領域に、例えばリンやホウ素などの不純物を高濃度に含んだ領域をゲッタリング用として設ける方法が特許文献１や特許文献２に開示されている。
しかし、このような方法では、不純物を導入する工程が増えることにより、コストが高くなり生産性が低下するという問題がある。また、ＳＯＩ基板の製造工程やデバイスプロセスにおける熱処理により、ゲッタリング用に導入した不純物が拡散して半導体素子の活性層に達すると、電気的特性への悪影響が懸念される。
例えば、ＳＯＩ層の選択的な領域に、例えばリンやホウ素などの不純物を高濃度に含んだ領域をゲッタリング用として設ける方法が特許文献１や特許文献２に開示されている。
しかし、このような方法では、不純物を導入する工程が増えることにより、コストが高くなり生産性が低下するという問題がある。また、ＳＯＩ基板の製造工程やデバイスプロセスにおける熱処理により、ゲッタリング用に導入した不純物が拡散して半導体素子の活性層に達すると、電気的特性への悪影響が懸念される。
また、他の方法として、ＳＯＩ層とＢＯＸ層との界面近傍のＳＯＩ層領域に多結晶シリコン層を形成し、金属不純物をゲッタリングする方法が特許文献３に開示されている。しかし、この場合も、多結晶シリコン層を形成する工程が増えることになり、コストが高くなり生産性が低下するという問題がある。また、ＳＯＩ層の厚さが薄い場合には、多結晶シリコン層の形成が極めて難しくなる。
一方、バイポーラＩＣ等の３次元構造化、高耐圧化を図るものとして、高濃度埋め込み拡散層を有するＳＯＩ層を形成したＳＯＩ基板がある。そのようなＳＯＩ基板を製造する方法として、例えば、単結晶シリコン基板（ボンドウェーハ）に活性不純物をガス拡散あるいはイオン注入法により導入して高濃度層を形成し、表面にシリコン酸化膜を形成した別の単結晶シリコン基板（ベースウェーハ）と貼り合わせて製造する方法がある（例えば特許文献４参照）。
そのような高濃度埋め込み拡散層を有するＳＯＩ基板の場合、高濃度埋め込み拡散層は特許文献２に記載されているようなゲッタリング用に設けたものではなく、また活性不純物（活性元素）としては、特許文献２に記載されているようなリンやホウ素ではなく、ヒ素やアンチモンが多く用いられている。従って、ヒ素又はアンチモンを含む高濃度埋め込み拡散層を有するＳＯＩ基板のゲッタリング能力が重要となってきている。
このようなヒ素又はアンチモンを含む高濃度埋め込み拡散層を有するＳＯＩ基板に十分なゲッタリング能力を付加するために、前記リンやホウ素などの不純物を高濃度に含んだ領域を高濃度埋め込み拡散層とは別にＳＯＩ層に設ける方法や、前記多結晶シリコン層をＳＯＩ層に形成する方法を採用することも考えられる。しかしながら、これらの方法を採用すると、リンやホウ素などの不純物を導入する工程や多結晶シリコン層を形成する工程など別途特別な新たな工程が増えることになり、コストが高くなり、生産性が低下し、非効率的である。
本発明は、高濃度埋め込み拡散層を有するＳＯＩ層に金属汚染に対して優れたゲッタリング能力を付加したＳＯＩ基板を、生産性良く、低コストで効率的に製造することのできるＳＯＩ基板の製造方法を提供することを目的とする。
上記目的を達成するため、本発明は、少なくとも、活性不純物であるヒ素又はアンチモンを導入して高濃度層を形成した単結晶シリコン基板と、高濃度層を形成しない単結晶シリコン基板とを、シリコン酸化膜を介して貼り合わせ、結合熱処理を施した後、前記高濃度層を形成した単結晶シリコン基板を薄膜化することにより、前記シリコン酸化膜の上に１×１０１８ａｔｏｍｓ／ｃｍ３以上のヒ素又はアンチモンを含む高濃度埋め込み拡散層を有するＳＯＩ層を形成したＳＯＩ基板を製造する方法において、前記活性不純物の導入を、イオン注入法により、イオン注入時の加速エネルギーを１３０ｋｅＶ以下として行い、かつ、前記形成するＳＯＩ層の厚さを３μｍ以上とすることを特徴とするＳＯＩ基板の製造方法を提供する（請求項１）。
このように、活性不純物であるヒ素又はアンチモンをイオン注入法により導入する際に、加速エネルギーを１３０ｋｅＶ以下とすることにより、製造されたＳＯＩ基板のＳＯＩ層／シリコン酸化膜（ＢＯＸ層）界面付近に優れたゲッタリング能力を付加できる。また、構造として必要な高濃度埋め込み拡散層の形成を兼ねており、別途特別な新たな工程を追加することにはならない。このため、生産性も低下させず、しかもコストを高くすることなく、効率的にＳＯＩ基板を製造できる。
また、ＳＯＩ層の厚さを３μｍ以上とするので、結合熱処理等の熱処理の際に、イオン注入されたＳｂやＡｓが熱拡散し、半導体素子の活性層と重なる恐れも少なく、ゲッタリングサイトと半導体素子の活性層が重なる恐れも少ない。従って、半導体素子の活性層の電気特性に悪影響を及ぼすこともない。
また、ＳＯＩ層の厚さを３μｍ以上とするので、結合熱処理等の熱処理の際に、イオン注入されたＳｂやＡｓが熱拡散し、半導体素子の活性層と重なる恐れも少なく、ゲッタリングサイトと半導体素子の活性層が重なる恐れも少ない。従って、半導体素子の活性層の電気特性に悪影響を及ぼすこともない。
そして、本発明のＳＯＩ基板の製造方法では、前記活性不純物のイオン注入時の加速エネルギーを、３０ｋｅＶ以上とするのが好ましい（請求項２）。
このように、イオン注入時の加速エネルギーを、３０ｋｅＶ以上とすれば、単結晶シリコン基板のある程度深い位置にまで、ヒ素又はアンチモンを導入することができる。このため、貼り合わせ前にその単結晶シリコン基板を洗浄したとしても、洗浄液のエッチング作用によりゲッタリングサイトを形成するためのダメージ層が除去されてしまうという恐れが少ない。
さらに、本発明のＳＯＩ基板の製造方法では、前記活性不純物のイオン注入時の加速エネルギーを、１００ｋｅＶより高くするのが好ましい（請求項３）。
このように、前記活性不純物のイオン注入時の加速エネルギーを、１００ｋｅＶより高くすることで、単結晶シリコン基板の十分に深い位置にヒ素又はアンチモンを導入することができる。
また、本発明のＳＯＩ基板の製造方法では、前記シリコン酸化膜を、前記高濃度層を形成しない単結晶シリコン基板の表面に形成し、該シリコン酸化膜を介して前記高濃度層を形成した単結晶シリコン基板と貼り合せるのが好ましい（請求項４）。
高濃度層を形成した単結晶シリコン基板の表面にシリコン酸化膜を形成すると、イオン注入により形成されるダメージ層や高濃度層がシリコン酸化膜に消費されることにより、ゲッタリング能力が低下してしまう恐れがある。このことから、より確実に優れたゲッタリング能力を付加するために、上記のように高濃度層を形成しない単結晶シリコン基板の表面にシリコン酸化膜を形成するのが好ましい。
また、本発明のＳＯＩ基板の製造方法では、前記結合熱処理を、熱処理温度を１０００℃以上１３００℃以下とし、熱処理時間を０．５時間以上８時間以下の範囲として行うことができる（請求項５）。
本発明では、ＳＯＩ層の厚さを３μｍ以上とするので、このように高温、長時間の結合熱処理を行っても、イオン注入されたＳｂやＡｓが熱拡散し、半導体素子の活性層と重なる恐れが少ない。従って、強固な結合が達成される。
以上説明したように、本発明では、高濃度埋め込み拡散層を有するＳＯＩ基板を製造する際に、活性不純物の導入を、イオン注入法により、イオン注入時の加速エネルギーを１３０ｋｅＶ以下として行い、かつ、形成するＳＯＩ層の厚さを３μｍ以上とする。このため、高濃度埋め込み拡散層を有するＳＯＩ層に金属汚染に対して優れたゲッタリング能力を付加したＳＯＩ基板を、電気特性を劣化させることなく、生産性良く、低コストで効率的に製造することができる。
以下、本発明についてより具体的に説明する。
前述のように、高濃度埋め込み拡散層を有するＳＯＩ層に金属汚染に対して優れたゲッタリング能力を付加したＳＯＩ基板を、生産性良く、低コストで効率的に製造することのできるＳＯＩ基板の製造方法の開発が待たれていた。
前述のように、高濃度埋め込み拡散層を有するＳＯＩ層に金属汚染に対して優れたゲッタリング能力を付加したＳＯＩ基板を、生産性良く、低コストで効率的に製造することのできるＳＯＩ基板の製造方法の開発が待たれていた。
そこで、本発明者らは、リンやホウ素などの不純物を導入する工程や多結晶シリコン層を形成する工程など、別途特別な工程を追加することなく、ＳＯＩ層に十分なゲッタリング能力を付加できないか鋭意検討を重ねた。
その結果、本発明者らは、高濃度埋め込み拡散層を有するＳＯＩ基板において、単結晶シリコン基板にヒ素又はアンチモンを導入して高濃度層を形成するためにイオン注入を行うことに着目し、このイオン注入の条件を工夫することにより、別途特別な工程を追加することなくゲッタリング能力を高めることができることを見出した。
すなわち、本発明者らは、活性不純物のイオン注入時の加速エネルギーがゲッタリング能力に密接に関わっていることを見出し、本発明を完成させた。
すなわち、本発明者らは、活性不純物のイオン注入時の加速エネルギーがゲッタリング能力に密接に関わっていることを見出し、本発明を完成させた。
以下、本発明について図面を参照しながらさらに詳細に説明するが、本発明はこれらに限定されるものではない。
図１は、貼り合わせ法によるＳＯＩ基板の製造方法の一例を示すフローシートである。本発明が適用される貼り合わせ法によるＳＯＩ基板の製造方法の概略は以下に示す通りである。
図１は、貼り合わせ法によるＳＯＩ基板の製造方法の一例を示すフローシートである。本発明が適用される貼り合わせ法によるＳＯＩ基板の製造方法の概略は以下に示す通りである。
まず、工程（ａ）において、半導体素子形成用のＳＯＩ層となる単結晶シリコン基板（ボンドウェーハ）１１と、支持基板となる単結晶シリコン基板（ベースウェーハ）１２を用意する。
次に、工程（ｂ）において、単結晶シリコン基板１２の表面にＢＯＸ層となるシリコン酸化膜１３を形成する。
これとは逆に、高濃度層を形成した単結晶シリコン基板（ボンドウェーハ）の表面にシリコン酸化膜を形成すると、後述のイオン注入のダメージ層や高濃度層がシリコン酸化膜に消費される恐れがある。この場合、ゲッタリング能力が低下してしまう恐れがある。このことから、優れたゲッタリング能力をより確実に付加するために、上記のように高濃度層を形成しない単結晶シリコン基板（ベースウェーハ）の表面にシリコン酸化膜を形成することが好ましい。
これとは逆に、高濃度層を形成した単結晶シリコン基板（ボンドウェーハ）の表面にシリコン酸化膜を形成すると、後述のイオン注入のダメージ層や高濃度層がシリコン酸化膜に消費される恐れがある。この場合、ゲッタリング能力が低下してしまう恐れがある。このことから、優れたゲッタリング能力をより確実に付加するために、上記のように高濃度層を形成しない単結晶シリコン基板（ベースウェーハ）の表面にシリコン酸化膜を形成することが好ましい。
次に、工程（ｃ）において、単結晶シリコン基板１１の表面近傍に活性元素であるヒ素又はアンチモンを導入して高濃度層１４を形成する。
この時、本発明では、活性不純物の導入を、イオン注入法により、イオン注入時の加速エネルギーを１３０ｋｅＶ以下として行う。これにより、製造されたＳＯＩ基板のＳＯＩ層／シリコン酸化膜（ＢＯＸ層）界面付近に優れたゲッタリング能力を付加できる。また、構造として必要な高濃度埋め込み拡散層の形成を兼ねており、別途特別な新たな工程を追加することにはならない。このため、生産性も低下させず、しかもコストを高くすることなく、効率的にＳＯＩ基板を製造できる。
この時、本発明では、活性不純物の導入を、イオン注入法により、イオン注入時の加速エネルギーを１３０ｋｅＶ以下として行う。これにより、製造されたＳＯＩ基板のＳＯＩ層／シリコン酸化膜（ＢＯＸ層）界面付近に優れたゲッタリング能力を付加できる。また、構造として必要な高濃度埋め込み拡散層の形成を兼ねており、別途特別な新たな工程を追加することにはならない。このため、生産性も低下させず、しかもコストを高くすることなく、効率的にＳＯＩ基板を製造できる。
また、イオン注入時の加速エネルギーを、３０ｋｅＶ以上とすれば、単結晶シリコン基板のある程度深い位置まで、ヒ素又はアンチモンを導入することができる。このため、貼り合わせ前にその単結晶シリコン基板を洗浄したとしても、洗浄液のエッチング作用によりゲッタリングサイトを形成するためのダメージ層が除去されてしまうという恐れが少ない。
さらに、活性不純物のイオン注入時の加速エネルギーを、８０ｋｅＶ以上、特には１００ｋｅＶより高くすることで、単結晶シリコン基板のさらに十分に深い位置にヒ素又はアンチモンを導入することができる。
尚、活性元素のドーズ量は、特に規定されるものではないが、ＳＯＩ層に作製される半導体素子の電気的特性を考慮して決定され、例えば４×１０１５ａｔｏｍｓ／ｃｍ２程度とすることができる。
尚、活性元素のドーズ量は、特に規定されるものではないが、ＳＯＩ層に作製される半導体素子の電気的特性を考慮して決定され、例えば４×１０１５ａｔｏｍｓ／ｃｍ２程度とすることができる。
また、イオン注入に先立ち、高濃度層を形成した単結晶シリコン基板（ボンドウェーハ）の表面にスクリーン酸化膜（表面保護用酸化膜）を形成しても構わない。また、工程（ｂ）と工程（ｃ）の順番は問わない。
次に、工程（ｄ）において、高濃度層１４を形成した単結晶シリコン基板１１と、シリコン酸化膜１３を形成した、高濃度層を形成しない単結晶シリコン基板１２を、高濃度層１４とシリコン酸化膜１３を介して密着させて貼り合わせる。このようにして貼り合わせウェーハ１５を得る。
次に、工程（ｅ）において、結合強度を高めるための結合熱処理を行う。この結合熱処理によって、高濃度層の元素は活性化し、また拡散することにより、高濃度埋め込み拡散層１７が形成される。
本発明では、この結合熱処理を、熱処理温度を１０００℃以上１３００℃以下とし、熱処理時間を０．５時間以上８時間以下の範囲として行うのが好ましい。より好ましくは、熱処理温度を、１０５０℃以上１２００℃以下とし、熱処理時間を１時間以上３時間以下とする。これにより２つのウェーハを強固に結合することができる。
本発明では、この結合熱処理を、熱処理温度を１０００℃以上１３００℃以下とし、熱処理時間を０．５時間以上８時間以下の範囲として行うのが好ましい。より好ましくは、熱処理温度を、１０５０℃以上１２００℃以下とし、熱処理時間を１時間以上３時間以下とする。これにより２つのウェーハを強固に結合することができる。
次に、工程（ｆ）において、高濃度層を形成した単結晶シリコン基板１１を所望の厚さまで薄膜化することによって、ＳＯＩ層１６、高濃度埋め込み拡散層１７およびシリコン酸化膜（埋め込み酸化膜（ＢＯＸ層））１８を有するＳＯＩ基板１９を得る。この時の薄膜化は、例えば、平面研削および鏡面研磨あるいはエッチング等により行うことができる。
尚、シリコン酸化膜（ＢＯＸ層）１８の上の高濃度埋め込み拡散層１７は、１×１０１８ａｔｏｍｓ／ｃｍ３以上のヒ素又はアンチモンを含む。このヒ素又はアンチモンの濃度は、規格に応じて適宜選択されるため、上限は特に限定されないが、例えば、５×１０１９ａｔｏｍｓ／ｃｍ３以下とされる。
尚、シリコン酸化膜（ＢＯＸ層）１８の上の高濃度埋め込み拡散層１７は、１×１０１８ａｔｏｍｓ／ｃｍ３以上のヒ素又はアンチモンを含む。このヒ素又はアンチモンの濃度は、規格に応じて適宜選択されるため、上限は特に限定されないが、例えば、５×１０１９ａｔｏｍｓ／ｃｍ３以下とされる。
本発明では、この薄膜化により、形成するＳＯＩ層１６の厚さを３μｍ以上とする。
ＳＯＩ層１６の厚さを３μｍ未満とすると、例えば、熱処理温度を１０００℃以上１３００℃以下、熱処理時間を０．５時間以上８時間以下とした高温長時間の結合熱処理や、後のデバイス製造工程の熱処理により、イオン注入されたＳｂやＡｓが熱拡散し、半導体素子の活性層と重なる恐れがある。従って、半導体素子の活性層の電気特性に悪影響を及ぼし得る。また、ゲッタリングサイトも半導体素子の活性層からある程度離れている必要があるが、ＳＯＩ層の厚さが３μｍ未満と薄くなると、半導体素子の活性層とゲッタリングサイトが重なる恐れもある。これによっても、半導体素子の活性層自体の電気特性の劣化につながる。
しかしながら、本発明では、上記のように、形成するＳＯＩ層の厚さを３μｍ以上とするので、これらの問題が生じるのを効果的に防ぐことができる。ＳＯＩ層の厚さの上限については規格に従い決定すれば良く、特に限定されないが、例えば、２０μｍ以下とされる。
ＳＯＩ層１６の厚さを３μｍ未満とすると、例えば、熱処理温度を１０００℃以上１３００℃以下、熱処理時間を０．５時間以上８時間以下とした高温長時間の結合熱処理や、後のデバイス製造工程の熱処理により、イオン注入されたＳｂやＡｓが熱拡散し、半導体素子の活性層と重なる恐れがある。従って、半導体素子の活性層の電気特性に悪影響を及ぼし得る。また、ゲッタリングサイトも半導体素子の活性層からある程度離れている必要があるが、ＳＯＩ層の厚さが３μｍ未満と薄くなると、半導体素子の活性層とゲッタリングサイトが重なる恐れもある。これによっても、半導体素子の活性層自体の電気特性の劣化につながる。
しかしながら、本発明では、上記のように、形成するＳＯＩ層の厚さを３μｍ以上とするので、これらの問題が生じるのを効果的に防ぐことができる。ＳＯＩ層の厚さの上限については規格に従い決定すれば良く、特に限定されないが、例えば、２０μｍ以下とされる。
（実験例）
本発明者らは、前述のように、活性不純物のイオン注入時の加速エネルギーがゲッタリング能力に密接に関わっていることを見出した。そして、活性不純物のイオン注入時の加速エネルギーを最適化すれば、最終的に製造されるＳＯＩ基板のゲッタリング能力を向上させることができると考えた。そこで、イオン注入時の加速エネルギーの最適化を図るべく、以下のような実験を行った。
本発明者らは、前述のように、活性不純物のイオン注入時の加速エネルギーがゲッタリング能力に密接に関わっていることを見出した。そして、活性不純物のイオン注入時の加速エネルギーを最適化すれば、最終的に製造されるＳＯＩ基板のゲッタリング能力を向上させることができると考えた。そこで、イオン注入時の加速エネルギーの最適化を図るべく、以下のような実験を行った。
図１を参照して、本発明者らが行った実験の一つを説明する。
まず、直径２００ｍｍ、面方位｛１００｝の鏡面研磨された２枚のＮ型単結晶シリコン基板を用意した（図１の工程（ａ）参照）。
支持基板となる単結晶シリコン基板１２の表面に、ＢＯＸ層となる膜厚約１μｍのシリコン酸化膜１３を熱酸化により形成した（図１の工程（ｂ）参照）。
次に、ＳＯＩ層となる単結晶シリコン基板１１にヒ素を次の各条件でイオン注入し、高濃度層１４を形成した（図１の工程（ｃ）参照）。すなわち、ドーズ量を４Ｅ１５ａｔｏｍｓ／ｃｍ２（４×１０１５ａｔｏｍｓ／ｃｍ２）として、イオン注入時の加速エネルギーをそれぞれ６０、１００、１１０、１３０、１４０、１６０ｋｅＶとした。
まず、直径２００ｍｍ、面方位｛１００｝の鏡面研磨された２枚のＮ型単結晶シリコン基板を用意した（図１の工程（ａ）参照）。
支持基板となる単結晶シリコン基板１２の表面に、ＢＯＸ層となる膜厚約１μｍのシリコン酸化膜１３を熱酸化により形成した（図１の工程（ｂ）参照）。
次に、ＳＯＩ層となる単結晶シリコン基板１１にヒ素を次の各条件でイオン注入し、高濃度層１４を形成した（図１の工程（ｃ）参照）。すなわち、ドーズ量を４Ｅ１５ａｔｏｍｓ／ｃｍ２（４×１０１５ａｔｏｍｓ／ｃｍ２）として、イオン注入時の加速エネルギーをそれぞれ６０、１００、１１０、１３０、１４０、１６０ｋｅＶとした。
その後、ＳＯＩ層となる単結晶シリコン基板１１と支持基板となる単結晶シリコン基板を、高濃度層１４とシリコン酸化膜１３を挟むようにして密着させて貼り合わせた（図１の工程（ｄ）参照）。
次いで、結合強度を高めるための結合熱処理を行った（図１の工程（ｅ）参照）。この結合熱処理は、抵抗加熱式熱処理炉（バッチ炉）を用いて、１１５０℃で、２時間行った。
その後、貼り合わせウェーハ１５の高濃度層１４を形成した単結晶シリコン基板１１側を、平面研削と鏡面研磨により、約１２μｍの厚さになるまで薄膜化し、ＳＯＩ基板１９を得た（工程（ｆ）参照）。
次いで、結合強度を高めるための結合熱処理を行った（図１の工程（ｅ）参照）。この結合熱処理は、抵抗加熱式熱処理炉（バッチ炉）を用いて、１１５０℃で、２時間行った。
その後、貼り合わせウェーハ１５の高濃度層１４を形成した単結晶シリコン基板１１側を、平面研削と鏡面研磨により、約１２μｍの厚さになるまで薄膜化し、ＳＯＩ基板１９を得た（工程（ｆ）参照）。
このように作製したＳＯＩ基板のゲッタリング能力を次のように評価した。
先ず、ＳＯＩ層の表面にＮｉを約５Ｅ１２ａｔｏｍｓ／ｃｍ２（５×１０１２ａｔｏｍｓ／ｃｍ２）の濃度で塗布し、１０００℃で１時間の熱処理により内部に拡散させた。
次に、表面酸化膜、ＳＯＩ層、シリコン酸化膜（ＢＯＸ層）を段階的にエッチングして、その溶液中のＮｉ濃度をＩＣＰ−ＭＳ（誘導結合プラズマ質量分析）で測定した。これにより、Ｎｉ濃度の深さ方向分布を測定した。表面酸化膜とＢＯＸ層（シリコン酸化膜）はＨＦ溶液により各々１段階で、ＳＯＩ層は約２μｍステップで６段階に分割して測定した。
先ず、ＳＯＩ層の表面にＮｉを約５Ｅ１２ａｔｏｍｓ／ｃｍ２（５×１０１２ａｔｏｍｓ／ｃｍ２）の濃度で塗布し、１０００℃で１時間の熱処理により内部に拡散させた。
次に、表面酸化膜、ＳＯＩ層、シリコン酸化膜（ＢＯＸ層）を段階的にエッチングして、その溶液中のＮｉ濃度をＩＣＰ−ＭＳ（誘導結合プラズマ質量分析）で測定した。これにより、Ｎｉ濃度の深さ方向分布を測定した。表面酸化膜とＢＯＸ層（シリコン酸化膜）はＨＦ溶液により各々１段階で、ＳＯＩ層は約２μｍステップで６段階に分割して測定した。
ここで、図２に、Ｎｉ濃度の深さ方向分布の測定結果の一例を示す。
これを見ると、故意にＮｉ汚染された表層と、シリコン酸化膜（ＢＯＸ層）とＳＯＩ層の界面領域を含む１０〜１２μｍの深さ領域でＮｉ濃度が高いことがわかる。すなわち、図２におけるＳＯＩ層１０〜１２μｍの深さ領域（結合界面付近）でのＮｉ濃度を結合界面付近にゲッタリングされたＮｉの濃度と見なすことができる。
これを見ると、故意にＮｉ汚染された表層と、シリコン酸化膜（ＢＯＸ層）とＳＯＩ層の界面領域を含む１０〜１２μｍの深さ領域でＮｉ濃度が高いことがわかる。すなわち、図２におけるＳＯＩ層１０〜１２μｍの深さ領域（結合界面付近）でのＮｉ濃度を結合界面付近にゲッタリングされたＮｉの濃度と見なすことができる。
下記表１に各ＳＯＩ基板（イオン注入時の加速エネルギー：６０、１００、１１０、１３０、１４０、１６０ｋｅＶ）の評価結果を示す。表１中のＮｉ濃度とは上述の結合界面付近にゲッタリングされたＮｉ濃度である。
上記表１の結果から、イオン注入時の加速エネルギーが１４０ｋｅＶと１６０ｋｅＶの場合と比較して、６０、１００、１１０、１３０ｋｅＶの方が、結合界面付近のＮｉ濃度が高くなっていることがわかる。すなわち、高濃度層を形成するためのイオン注入において、加速エネルギーを１３０ｋｅＶ以下とした場合に、結合界面付近に、より優れたゲッタリング能力が付加することができることがわかる。
尚、イオン注入時の加速エネルギーは高い方が結晶に形成されるダメージが大きくなるので、イオン注入時の加速エネルギーを高くした方がゲッタリング能力が高くなると考えるのが通常である。しかしながら、上記実験例を見ると、イオン注入時の加速エネルギーが低い方がむしろゲッタリング能力が高くなるという当業者にも想定し難い結果が得られている。
上記のようにイオン注入時の加速エネルギーを低くした場合の方が結合界面付近のゲッタリング能力が高くなる理由の詳細は明らかではないが、イオン注入時の加速エネルギーが低い方がイオン注入によるダメージの深さが浅くなり、貼り合わせた場合にダメージ層が結合界面に近くなることにより、結合界面付近にゲッタリングサイトとなる何らかの欠陥が形成されるものと考えられる。
以下、実施例、比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１）
図１に示した工程に基づいて、以下のようにＳＯＩ基板を作製した。
まず、直径２００ｍｍ、面方位｛１００｝の鏡面研磨された２枚のＮ型単結晶シリコン基板を用意した（図１の工程（ａ）参照）。
次に、支持基板となる単結晶シリコン基板１２の表面に、ＢＯＸ層となる膜厚約１μｍのシリコン酸化膜１３を熱酸化により形成した（図１の工程（ｂ）参照）。
次に、ＳＯＩ層となる単結晶シリコン基板１１にヒ素を次の条件でイオン注入し、高濃度層１４を形成した（図１の工程（ｃ）参照）。すなわち、ドーズ量を２Ｅ１５ａｔｏｍｓ／ｃｍ２（２×１０１５ａｔｏｍｓ／ｃｍ２）として、加速エネルギーを１１０ｋｅＶとした。
（実施例１）
図１に示した工程に基づいて、以下のようにＳＯＩ基板を作製した。
まず、直径２００ｍｍ、面方位｛１００｝の鏡面研磨された２枚のＮ型単結晶シリコン基板を用意した（図１の工程（ａ）参照）。
次に、支持基板となる単結晶シリコン基板１２の表面に、ＢＯＸ層となる膜厚約１μｍのシリコン酸化膜１３を熱酸化により形成した（図１の工程（ｂ）参照）。
次に、ＳＯＩ層となる単結晶シリコン基板１１にヒ素を次の条件でイオン注入し、高濃度層１４を形成した（図１の工程（ｃ）参照）。すなわち、ドーズ量を２Ｅ１５ａｔｏｍｓ／ｃｍ２（２×１０１５ａｔｏｍｓ／ｃｍ２）として、加速エネルギーを１１０ｋｅＶとした。
その後、ＳＯＩ層となる単結晶シリコン基板１１と支持基板となる単結晶シリコン基板を、高濃度層１４とシリコン酸化膜１３を挟むようにして密着させて貼り合わせた（図１の工程（ｄ）参照）。
次いで、結合強度を高めるための結合熱処理を行った（図１の工程（ｅ）参照）。この結合熱処理は、抵抗加熱式熱処理炉（バッチ炉）を用いて、１１５０℃で、２時間行った。
その後、貼り合わせウェーハ１５の活性層側を、平面研削や鏡面研磨などにより、約１２μｍの厚さになるまで薄膜化し、ＳＯＩ基板１９を得た（図１の工程（ｆ）参照）。
次いで、結合強度を高めるための結合熱処理を行った（図１の工程（ｅ）参照）。この結合熱処理は、抵抗加熱式熱処理炉（バッチ炉）を用いて、１１５０℃で、２時間行った。
その後、貼り合わせウェーハ１５の活性層側を、平面研削や鏡面研磨などにより、約１２μｍの厚さになるまで薄膜化し、ＳＯＩ基板１９を得た（図１の工程（ｆ）参照）。
このように作製したＳＯＩ基板のゲッタリング能力を前記実験例と同じ方法により評価した（下記表２参照）。但し、汚染元素はＦｅとした。
（比較例１）
上記実施例１のＳＯＩ基板の作製手順において、イオン注入時の加速エネルギーを１６０ｋｅＶとしたことを除いて、実施例１と同様にしてＳＯＩ基板を作製した。
また、このように作製したＳＯＩ基板のゲッタリング能力を前記実施例１と同じ方法により評価した（下記表２参照）。
上記実施例１のＳＯＩ基板の作製手順において、イオン注入時の加速エネルギーを１６０ｋｅＶとしたことを除いて、実施例１と同様にしてＳＯＩ基板を作製した。
また、このように作製したＳＯＩ基板のゲッタリング能力を前記実施例１と同じ方法により評価した（下記表２参照）。
前記実施例１および比較例１のゲッタリング能力の評価結果を下記表２に示す。
上記表２に示すように、イオン注入時の加速エネルギーが実施例１の１１０ｋｅＶである場合の方が、比較例１の１６０ｋｅＶと比較すると、結合界面付近のＦｅ濃度が高くなっていることがわかる。
すなわち、イオン注入時の加速エネルギーが１３０ｋｅＶ以下である１１０ｋｅＶの場合の方が、より優れたゲッタリング能力が付加されたことがわかる。
すなわち、イオン注入時の加速エネルギーが１３０ｋｅＶ以下である１１０ｋｅＶの場合の方が、より優れたゲッタリング能力が付加されたことがわかる。
また、実施例１では、ゲッタリング能力を付加する工程が、構造として必要な高濃度埋め込み拡散層の形成工程を兼ねているので、別途特別な新たな工程を追加することにはならない。このため、生産性も低下させず、しかもコストを高くすることなく、効率的にＳＯＩ基板を製造できることが判る。
さらに、実施例１においては、ＳＯＩ層の厚さが１２μｍあり、Ｆｅのゲッタリングは結合界面を含んだ１０〜１２μｍの深さ領域に集中していることが判った。従って、このＳＯＩ基板にデバイスを作製した場合、活性層となる例えば表面１μｍの深さ領域とゲッタリング層とが重なることなく、デバイス領域の電気特性を劣化させることもないことが判った。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
１１…単結晶シリコン基板（ボンドウェーハ）、
１２…単結晶シリコン基板（ベースウェーハ）、 １３…シリコン酸化膜、
１４…高濃度層、 １５…貼り合わせウェーハ、 １６…ＳＯＩ層、
１７…高濃度埋め込み拡散層、
１８…シリコン酸化膜（埋め込み酸化膜（ＢＯＸ層））、 １９…ＳＯＩ基板。
１２…単結晶シリコン基板（ベースウェーハ）、 １３…シリコン酸化膜、
１４…高濃度層、 １５…貼り合わせウェーハ、 １６…ＳＯＩ層、
１７…高濃度埋め込み拡散層、
１８…シリコン酸化膜（埋め込み酸化膜（ＢＯＸ層））、 １９…ＳＯＩ基板。
Claims (5)
- 少なくとも、活性不純物であるヒ素又はアンチモンを導入して高濃度層を形成した単結晶シリコン基板と、高濃度層を形成しない単結晶シリコン基板とを、シリコン酸化膜を介して貼り合わせ、結合熱処理を施した後、前記高濃度層を形成した単結晶シリコン基板を薄膜化することにより、前記シリコン酸化膜の上に１×１０１８ａｔｏｍｓ／ｃｍ３以上のヒ素又はアンチモンを含む高濃度埋め込み拡散層を有するＳＯＩ層を形成したＳＯＩ基板を製造する方法において、前記活性不純物の導入を、イオン注入法により、イオン注入時の加速エネルギーを１３０ｋｅＶ以下として行い、かつ、前記形成するＳＯＩ層の厚さを３μｍ以上とすることを特徴とするＳＯＩ基板の製造方法。
- 前記活性不純物のイオン注入時の加速エネルギーを、３０ｋｅＶ以上とすることを特徴とする請求項１に記載のＳＯＩ基板の製造方法。
- 前記活性不純物のイオン注入時の加速エネルギーを、１００ｋｅＶより高くすることを特徴とする請求項１又は請求項２に記載のＳＯＩ基板の製造方法。
- 前記シリコン酸化膜を、前記高濃度層を形成しない単結晶シリコン基板の表面に形成し、該シリコン酸化膜を介して前記高濃度層を形成した単結晶シリコン基板と貼り合せることを特徴とする請求項１乃至請求項３のいずれか１項に記載のＳＯＩ基板の製造方法。
- 前記結合熱処理を、熱処理温度を１０００℃以上１３００℃以下とし、熱処理時間を０．５時間以上８時間以下の範囲として行うことを特徴とする請求項１乃至請求項４のいずれか１項に記載のＳＯＩ基板の製造方法。
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| PCT/JP2007/051894 WO2007097179A1 (ja) | 2006-02-21 | 2007-02-05 | Ｓｏｉ基板の製造方法 |
Applications Claiming Priority (1)
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Publications (1)
| Publication Number | Publication Date |
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| JP2007227459A true JP2007227459A (ja) | 2007-09-06 |
Family
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| Application Number | Title | Priority Date | Filing Date |
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| JP2006044120A Pending JP2007227459A (ja) | 2006-02-21 | 2006-02-21 | Ｓｏｉ基板の製造方法 |
Country Status (2)
| Country | Link |
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| JP (1) | JP2007227459A (ja) |
| WO (1) | WO2007097179A1 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2006005341A (ja) * | 2004-05-19 | 2006-01-05 | Sumco Corp | 貼り合わせｓｏｉ基板およびその製造方法 |
-
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- 2006-02-21 JP JP2006044120A patent/JP2007227459A/ja active Pending
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