JP2006005341A - 貼り合わせｓｏｉ基板およびその製造方法 - Google Patents

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Abstract

【課題】デバイス工程での熱処理時に、ＳＯＩ層の金属不純物をゲッタリング可能な貼合わせＳＯＩ基板およびその製造方法を提供する。
【解決手段】活性層用ウェーハ１０の抵抗層１０ｂに結晶欠陥Ｒを形成する。これにより、デバイス工程での熱処理時、ＳＯＩ層１０Ａに存在する金属不純物を結晶欠陥Ｒに捕獲することができる。その結果、重金属汚染を原因としたＳＯＩ層１０Ａの表面近傍に結晶欠陥や電気的な順位が発生し、デバイスの特性が劣化する不都合を抑制することができる。
【選択図】図１

Description

この発明は貼り合わせＳＯＩ基板およびその製造方法、詳しくはＳＯＩ層にゲッタリングサイトが形成された貼り合わせＳＯＩ基板およびその製造方法に関する。
２枚のシリコンウェーハを貼り合わせた貼り合わせ基板の一種として、貼り合わせＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板が知られている。これは、表面にデバイスが形成されるＳＯＩ層（活性層）と、これをその裏面側から支持する支持基板用ウェーハとの間に、絶縁膜（シリコン酸化膜）が埋め込まれたものである。また、従来、ｎ型のＳＯＩ層中に高濃度のｎ＋層がイオン注入された貼り合わせＳＯＩ基板も開発されている。
以下、図５のフローシートを参照し、従来のｎ＋層を有する貼り合わせＳＯＩ基板の製造方法を説明する。
この図に示すように、所定量のヒ素またはアンチモンがドープされた単結晶シリコンインゴットをＣＺ法により引き上げる。その後、得られた単結晶シリコンインゴットに対して、ブロック切断、ノッチ加工、スライス、面取り、表面への鏡面研磨などを順次施す。こうして、直径８インチの鏡面仕上げされたｎ型の活性層用ウェーハ（ＣＺウェーハ）１０１が得られる（図５（ａ））。一方、この活性層用ウェーハ１０１と同じ製法により、表面が鏡面仕上げされた同様の支持基板用ウェーハ１０２を用意する（図５（ｂ））。その後、支持基板用ウェーハ１０２は熱酸化炉に挿入し、ここで熱酸化処理されてその表面に絶縁性のシリコン酸化膜１０２ａが形成される。
次に、活性層用ウェーハ１０１を中電流イオン注入装置内を用いて、ウェーハ表面からｎ型ドーパントであるヒ素またはアンチモンを、例えば注入エネルギー８０ＫｅＶ、ドーズ量２×１０１５ａｔｏｍｓ／ｃｍ２で注入する。これにより、活性層用ウェーハ１０１の表層の所定深さに、イオン注入層Ｉが形成される。
その後、両ウェーハ１０１，１０２の鏡面同士をクリーンルーム内の室温下で重ね合わせる。これにより、貼り合わせウェーハ１０３が作製される。この貼り合わせにより、活性層用ウェーハ１０１と支持基板用ウェーハ１０２との間に介在されたシリコン酸化膜１０２ａの部分が、埋め込みシリコン酸化膜１０２ｂとなる。
次に、貼り合わせウェーハ１０３を貼り合わせ用の熱酸化炉に挿入し、酸素ガス雰囲気で貼り合わせ熱処理する。貼り合わせ熱処理の温度は１１００℃、熱処理時間は２時間である（図５（ｃ））。これにより、貼り合わせウェーハ１０３の露出面全体にシリコン酸化膜が形成される。このとき、活性層用ウェーハ１０１の貼り合わせ側の面付近で、イオン注入層Ｉのヒ素またはアンチモンが熱拡散され、ｎ＋層（高濃度不純物層）１０１ａが形成される。その結果、活性層用ウェーハ１０１が埋め込みシリコン酸化膜（ＳｉＯ２）１０２ｂを含む場合、活性層用ウェーハ１０１は、ｎ／ｎ＋／ＳｉＯ２構造となる。
次いで、超音波照射によるボイド検査を行う。良品の貼り合わせウェーハ１０３については、面取りされた両ウェーハ１０１，１０２の外周部形状に起因した貼り合わせ不良領域を除去する。具体的には、活性層用ウェーハ１０１の外周部が、そのデバイス形成面側から＃８００〜＃１５００のメタルボンド研削砥石により外周研削される（図５（ｄ））。外周研削は、貼り合わせ界面に達しない深さに止められる。
続いて、削り残し部１０１ｃが、アルカリエッチングにより除去される（図５（ｅ））。すなわち、貼り合わせウェーハ１０３が、ＫＯＨなどのアルカリ性エッチング液に浸漬され、削り残し部１０１ｃが溶かされる（外周エッチング）。こうして、支持基板用ウェーハ１０２の外周部の領域、具体的には埋め込みシリコン酸化膜１０２ｂの外周部が露出される。
次に、活性層用ウェーハ１０１が、そのデバイス形成面側から研削、研磨される。こうして、ｎ／ｎ＋／ＳｉＯ２構造を有する、ＳＯＩ層１０１Ａが形成された貼り合わせＳＯＩ基板が作製される。（図５（ｆ））。
ところで、貼り合わせＳＯＩ基板のＳＯＩ層１０１Ａに半導体デバイスを形成するデバイス工程では、ｎ＋層１０１ａを有したＳＯＩ層１０１Ａに対する金属不純物（鉄、銅、ニッケルなど）の汚染度合いが重要視される。それだけではなく、イオン注入を伴う貼り合わせＳＯＩ基板の特有の課題として、イオン注入工程およびその後の高温アニール工程（例えば熱酸化、貼り合わせ熱処理）で金属汚染が発生し、これが問題となっている。
これらの工程での金属汚染が製品出荷後もＳＯＩ層１０１Ａに残留すると、ＳＯＩ層１０１Ａの表面近傍に欠陥や電気的な準位が形成され、デバイスの特性が劣化する。この問題は、デバイス工程で金属汚染が起きた場合にも発生する。その結果、デバイスの歩留りが低下する。そこで、近年では貼り合わせＳＯＩ基板に対して、ＳＯＩ層１０１Ａの表面近傍に欠陥や電気的な準位を形成しない、イオン注入からデバイス工程まで継続可能なゲッタリング効果の発揮が求められている。
従来、このような金属汚染の対策として、例えば特許文献１に記載された方法が知られている。これは、支持基板用ウェーハの略全域に、金属不純物のゲッタリングサイトとなる酸素析出物を形成するとともに、支持基板用ウェーハの埋め込み酸化膜近傍に転位群を形成したものである。これらの酸素析出物および転位群は、何れも支持基板用ウェーハ内に形成されたＩＧ（Ｉｎｔｒｉｎｓｉｃ Ｇｅｔｔｅｒｉｎｇ）層である。
特開平８−２９３５８９号公報
しかしながら、従来の貼り合わせＳＯＩ基板の製造方法によれば、このようにＩＧ層が支持基板用ウェーハに形成されていたため、埋め込み酸化膜中での拡散速度が遅い（埋め込み酸化膜を透過できない）ＳＯＩ層中の鉄、ニッケルなどを、支持基板用ウェーハのＩＧ層にゲッタリングすることはできなかった。
また、ＣＺ法では、インゴット引き上げ時において、単結晶シリコンインゴットの一部に、ドーパントが偏る偏析が発生し易い。この偏析により、スライス後のシリコンウェーハ（活性層用ウェーハ）間では、２５％程度もの抵抗値のばらつき（ドーパント濃度の不均一）が生じていた。しかも、１枚のシリコンウェーハの面内でも、抵抗値のばらつきが１０％程度発生していた。そこで、デバイス工場では、貼り合わせＳＯＩ基板のＳＯＩ層にデバイスを形成する前処理として、ＳＯＩ層に所定量のドーパントをイオン注入し、ウェーハ間およびウェーハ面内でのＳＯＩ層の抵抗値を調整していた。その結果、貼り合わせＳＯＩ基板の製造コストが高騰していた。
一方、前記ウェーハ間およびウェーハ面内におけるＳＯＩ層の抵抗値のばらつきを解消する別の方法として、例えばシリコン酸化膜が形成された支持基板用ウェーハの表面に、シリコンをエピタキシャル成長させてＳＯＩ層を成膜する方法が知られている。
しかしながら、この方法でも、エピタキシャル成長を行なうため、単純に活性層用ウェーハと支持基板用ウェーハとを貼り合わせ、その後、活性層用ウェーハを裏面側から研削、研磨して薄膜化する貼り合わせＳＯＩ基板の汎用品に比べて、製造コストが高まっていた。
そこで、発明者らは鋭意研究の結果、あらかじめ活性層用ウェーハのｎ＋層（高濃度不純物層／イオン注入で形成された抵抗層）にゲッタリングサイトを形成しておけば、デバイス工程の熱処理時において、ＳＯＩ層中に存在し埋め込み絶縁膜中での拡散速度が遅い（透過できない）鉄、ニッケルなどの金属不純物を、ゲッタリングサイトに補集することができることを知見し、この発明を完成させた。
また、発明者らは、鋭意研究の結果、活性層用ウェーハに所定量のドーパントをイオン注入後、活性層用ウェーハに酸化膜を形成し、さらに活性層用ウェーハを支持基板用ウェーハに貼り合わせて熱処理することで、イオン注入されたドーパントを周辺に熱拡散させ、また、貼り合わせ後の活性層用ウェーハを薄膜化処理してドーパントの拡散層からなるＳＯＩ層を形成することに想到した。これにより、ウェーハ間およびウェーハ面内でのＳＯＩ層の抵抗値のばらつきの低減、および、ＳＯＩ層へのゲッタリングサイトの形成がそれぞれ可能であることを知見し、この発明を完成させた。
このように、ＳＯＩ層の埋め込み酸化膜側にゲッタリングサイトを形成すれば、ＳＯＩ層の表面に付着した金属不純物、および、ＳＯＩ層内に存在する金属不純物などを、デバイス工程での熱処理時に、埋め込み酸化膜直上で捕集することができる。
この発明は、デバイス工程での熱処理時に、ＳＯＩ層の金属不純物をゲッタリングすることができる貼り合わせＳＯＩ基板およびその製造方法を提供することを目的としている。
また、この発明は、イオン注入時に活性層用ウェーハの表層を汚染した金属汚染物質をゲッタリングすることができる貼り合わせＳＯＩ基板の製造方法を提供する。
この発明は、イオン注入で形成された抵抗層（ｎ＋層）の広がりによるＳＯＩ層の厚膜化を防止することができる貼り合わせＳＯＩ基板の製造方法を提供することを目的としている。
この発明は、ウェーハ間およびウェーハ面内におけるＳＯＩ層の抵抗値のばらつきを低減することができると同時に、デバイス工程での熱処理時に、ＳＯＩ層の金属不純物をゲッタリングすることもできる貼り合わせＳＯＩ基板を提供することを目的としている。
請求項１に記載の発明は、ドーパントが低濃度に存在する低濃度不純物層およびドーパントが高濃度に存在する高濃度不純物層を有するＳＯＩ層と、このＳＯＩ層を支持する支持基板用ウェーハとを、埋め込み絶縁膜を介して貼り合わせた貼り合わせＳＯＩ基板において、前記高濃度不純物層に、ゲッタリングサイトが形成された貼り合わせＳＯＩ基板である。
請求項１に記載の発明によれば、ＳＯＩ層の高濃度不純物層にゲッタリングサイトを形成する。これにより、デバイス工程の熱処理時、ＳＯＩ層に存在する埋め込み絶縁膜を透過できない鉄、ニッケルなどの金属不純物が、高濃度不純物層のゲッタリングサイトに補集される。その結果、ＳＯＩ層中の金属不純物による金属汚染を原因とし、ＳＯＩ層の表面近傍に結晶欠陥および電気的な準位が形成されて発生するデバイス特性の劣化を防止することができる。よって、デバイスの歩留りが大きくなる。
ドーパントとしては、ヒ素、アンチモン、リンなどのｎ型のドーパントまたはボロンなどのｐ型のドーパントを採用することができる。
活性層用ウェーハ（ＳＯＩ層の形成用）、および、活性層用ウェーハに埋め込み絶縁膜を介して貼り合わされる支持基板用ウェーハには、例えばシリコンウェーハを用いることができる。活性層用ウェーハおよび支持基板用ウェーハは、あらかじめｎ型不純物がドープされたｎ型のシリコンウェーハでもよいし、ｐ型不純物を含むｐ型のシリコンウェーハでもよい。
活性層用ウェーハの支持基板用ウェーハとの貼り合わせ面は、高濃度不純物層側の面である。
埋め込み絶縁膜としては、例えば埋め込みシリコン酸化膜、埋め込み窒化シリコン膜などを採用することができる。
ＳＯＩ層の厚さは限定されない。例えば１〜５０μｍ、好ましくは５μｍ以上である。 高濃度不純物層のドーパント濃度と、低濃度不純物層のドーパント濃度との濃度差は限定されない。例えば、高濃度不純物層のドーパント濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１×１０１９〜１×１０２０ａｔｏｍｓ／ｃｍ３である。低濃度不純物層および高濃度不純物層は、同一電極型である。
ゲッタリングサイトとしては、例えば結晶欠陥を採用することができる。結晶欠陥としては、点欠陥、線欠陥、面欠陥、体欠陥が挙げられる。
不純物濃度が低い基板（活性層用ウェーハ）に高濃度層を形成するには、例えばエピタキシャル成長、不純物の熱拡散などの方法がある。
請求項２に記載の発明は、ドーパントが低濃度に存在する低濃度不純物層およびドーパントを高濃度にイオン注入したイオン注入層を熱処理して得られた高濃度不純物層を有するＳＯＩ層と、このＳＯＩ層を支持する支持基板用ウェーハとを、埋め込み絶縁膜を介して貼り合わせた貼り合わせＳＯＩ基板において、前記高濃度不純物層に、ゲッタリングサイトが形成された貼り合わせＳＯＩ基板である。
請求項２に記載の発明に係る貼り合わせＳＯＩ基板にあっては、イオン注入により形成された高濃度不純物層にゲッタリングサイトが形成される。このゲッタリングサイトに金属不純物が捕集される。
請求項３に記載の発明は、ドーパントが所定の濃度で存在するＳＯＩ層と、このＳＯＩ層を支持する支持基板用ウェーハとを、埋め込み絶縁膜を介して貼り合わせた貼り合わせＳＯＩ基板において、ウェーハ間における前記ＳＯＩ層の抵抗値のばらつき、および、ウェーハ面内における前記ＳＯＩ層の抵抗値のばらつきが、それぞれ５％以下で、前記ＳＯＩ層の埋め込み絶縁膜側に、ゲッタリングサイトが形成された貼り合わせＳＯＩ基板である。
請求項３に記載の発明によれば、活性層用ウェーハに所定量のドーパントをイオン注入後、活性層用ウェーハを酸化熱処理して酸化膜を形成する。この酸化膜の形成時、イオン注入によりアモルファス化したアモルファス層が再結晶化する。しかしながら、アモルファス層には格子間酸素および格子間シリコンが供給されるため、活性層用ウェーハの単結晶化が阻害され、転位、積層欠陥などの結晶欠陥が発生する。しかも、酸化熱処理時の熱により、イオン注入されたドーパントが、活性層用ウェーハ内で熱拡散される。
次に、活性層用ウェーハを支持基板用ウェーハに貼り合わせ、貼り合わせウェーハを形成する。それから、貼り合わせウェーハに対して、貼り合わせ熱処理を行う。このとき、イオン注入されたドーパントがさらに周辺に熱拡散される。続いて、活性層用ウェーハを薄膜化処理（例えば研削、研磨）し、ドーパントの拡散層からなるＳＯＩ層を形成する。なお、薄膜化処理は、貼り合わせ熱処理の前に施してもよい。
このように構成することで、ウェーハ間およびウェーハ面内でのＳＯＩ層の抵抗値（ドーパント濃度）のばらつきを５％以下までそれぞれ低減することができる。しかも、ＳＯＩ層の埋め込み酸化膜側には、ゲッタリングサイトが形成されている。そのため、ＳＯＩ層の表面に付着した金属不純物、および、ＳＯＩ層内に存在する金属不純物（特に、埋め込み酸化膜の浸透が困難な鉄、ニッケルなど）を、デバイス工程での熱処理時に、ＳＯＩ層中で捕集することができる。
ウェーハ間におけるＳＯＩ層の抵抗値のばらつきとは、１本の単結晶インゴットから得られた多数枚のウェーハに基づき作製した多数枚の貼り合わせＳＯＩ基板において、任意に選択された２枚の貼り合わせＳＯＩ基板のＳＯＩ層間の抵抗値のばらつきをいう。
ウェーハ面内におけるＳＯＩ層の抵抗値のばらつきとは、１本の単結晶インゴットから得られた多数枚のウェーハに基づき作製した多数枚の貼り合わせＳＯＩ基板において、各貼り合わせＳＯＩ基板のＳＯＩ層の面（表面）全域における抵抗値の分布のばらつきをいう。
抵抗値のばらつきが５％を超えるとデバイスプロセスでの適正化処理が必要となる。抵抗値のばらつきが５％以下であれば、貼り合わせＳＯＩ基板の品質安定化という効果が得られる。
ゲッタリングサイトとしては、例えば前記結晶欠陥（転位、積層欠陥など）を採用することができる。
請求項４に記載の発明は、前記ゲッタリングサイトが、転位または積層欠陥である請求項１〜請求項３のうち、何れか１項に記載の貼り合わせＳＯＩ基板である。
結晶内部に発生した応力（圧縮、引張り、剪断）がその結晶の弾性変形の降伏点を超えると、結晶の部分領域がすべり面に沿って結晶格子の繰り返し単位の距離で変位し、応力を緩和する。変位した領域と変位しない領域との境界面（すべり面）の端では、原子間結合の不整合が生じる。この不整合が発生している線状領域が転位である。一般的には複合転位となる。転位の大きさは、０．０１〜０．１０μｍ程度である。
また、ダイヤモンド結晶構造を有するシリコン結晶の｛１１１｝面は、繰り返し単位が平面配列の関係で順番に重なり合って結晶を形成している。この配列に余分な原子面が割り込んだもの、または、この配列から原子面が抜けたものが積層欠陥である。
転位密度、積層欠陥密度は、例えば１×１００〜１×１０７個／ｃｍ２である。１×１×１００個／ｃｍ２未満では、ゲッタリング不足が生じる。また、１×１０７個／ｃｍ２を超えると転位密度が高い場合には、デバイス工程でＳＯＩ層にトレンチ溝を形成したとき、転位がスリップ転位に変化する。
請求項５に記載の発明は、イオン注入されたドーパントが全域に熱拡散されたＳＯＩ層と、このＳＯＩ層を支持する支持基板用ウェーハとを、埋め込み絶縁膜を介して貼り合わせた貼り合わせＳＯＩ基板において、ウェーハ間における前記ＳＯＩ層の抵抗値のばらつき、および、ウェーハ面内における前記ＳＯＩ層の抵抗値のばらつきが、それぞれ５％以下である貼り合わせＳＯＩ基板である。
請求項６に記載の発明は、ドーパントを低濃度に含む活性層用ウェーハの表面側にドーパントを高濃度に含む高濃度不純物層を設ける工程と、この活性層用ウェーハの高濃度不純物層の表面付近に転位または積層欠陥を発生させる工程と、この活性層用ウェーハと、これを支持する支持基板用ウェーハとを埋め込み絶縁膜を介して貼り合わせる貼り合わせ工程とを備えた貼り合わせＳＯＩ基板の製造方法である。
請求項６に記載の発明によれば、ＳＯＩ層の高濃度不純物層にゲッタリングサイトとしての転位または積層欠陥を形成するので、デバイス工程の熱処理時、この熱処理時の熱により、ＳＯＩ層に存在する金属不純物が転位または積層欠陥に補集される。その結果、ＳＯＩ層の金属汚染を原因とし、ＳＯＩ層の表面近傍に結晶欠陥、電気的な準位が形成され、デバイス特性の劣化を抑制することができる。よって、デバイスの歩留りが大きくなる。
高濃度不純物層の形成は、例えばエピタキシャル成長法、熱拡散法などにより行われる。
請求項７に記載の発明は、ドーパントを低濃度に含む活性層用ウェーハの表面側に、ドーパントをイオン注入してイオン注入層を形成するイオン注入工程と、このイオン注入後、前記活性層用ウェーハに熱処理を施し、前記イオン注入層を高濃度不純物層とするとともに、前記活性層用ウェーハのイオン注入面に酸化膜を形成し、前記高濃度不純物層の表面付近に転位または積層欠陥を発生させる熱処理工程と、前記酸化膜を除去する酸化膜除去工程と、前記活性層用ウェーハと、これを支持する支持基板用ウェーハとを埋め込み絶縁膜を介して貼り合わせる貼り合わせ工程とを備えた貼り合わせＳＯＩ基板の製造方法である。
請求項７に記載の発明によれば、ＳＯＩ層の高濃度不純物層にゲッタリングサイトとしての転位または積層欠陥を形成するので、デバイス工程の熱処理時、ＳＯＩ層に存在する埋め込み絶縁膜を透過できない鉄、ニッケルなどの金属不純物が熱により拡散し、その拡散したＳＯＩ層に存在する金属不純物が転位または積層欠陥に補集される。その結果、ＳＯＩ層の金属汚染を原因とし、ＳＯＩ層の表面近傍に結晶欠陥、電気的な準位が形成され、デバイス特性が劣化するのを抑制することができる。よって、デバイスの歩留りが大きくなる。
また、活性層用ウェーハのイオン注入面に酸化膜を形成し、転位または積層欠陥を発生させる工程では、酸化膜の表面およびまたは界面に酸素が存在する状態で熱処理されるため、Ｓｉ−ＳｉＯ２界面には多量の格子間Ｓｉが生じる。これがイオン注入のダメージ部に集まり、転位または積層欠陥が発生する。
さらには、例えばイオン注入時のクロスコンタミネーションで、活性層用ウェーハの表面が、ボロン、アルミニウムなどの汚染物質により汚染された場合には、イオン注入面を酸化することにより、金属汚染物質などは酸化膜に取り込められる。これにより、続く酸化膜除去工程で酸化膜を除去することで、これらの金属不純物質なども活性層用ウェーハの表層から除去される。
イオン注入とは、イオン注入装置を用いて、ｎ型またはｐ型のドーパントをガス状にしてイオン化し、それを電界により加速させ、ウェーハの露出面からウェーハ内に打ち込む方法である。イオン発生部の高周波放電によりイオン化された不純物原子は、加速系により１０〜２００ＫｅＶ程度のエネルギーが与えられ、次に質量分析系で所望のイオンだけが選択され、偏向系によりＸＹ方向に走査されて活性層用ウェーハ内に打ち込まれる。例えば、中電流イオン注入装置によると、数ＫｅＶから数百ＫｅＶのエネルギー領域で、１×１０１４ａｔｏｍｓ／ｃｍ２以下の中ドーズ量、低ドーズ量を精度よく高い生産性で注入することができる。
イオン注入装置としては、各イオンについて得られるビーム電流に基づき分類される。例えば、中電流イオン注入装置、大電流イオン注入装置、高エネルギーイオン注入装置などが挙げられる。これらのイオン注入装置は、主にイオン源、質量分析器、加速管、イオン偏向系、イオン打ち込み室を構成体とする。これらは、高真空系の中で操作される。イオン注入装置によるイオン注入にあっては、質量分析器により特定のイオンを取り出して加速する。ただし、加速してから分離してもよい。
イオン注入時、クロスコンタミネーションによる金属汚染のおそれがある場合には、予め活性層用ウェーハにスクリーンオキサイドを形成し、その後、イオン注入を施してもよい。その場合には、イオン注入後、活性層用ウェーハからスクリーンオキサイドを除去し、次にＳＣ−１洗浄およびＳＣ−２洗浄を行う必要がある。なお、クロスコンタミネーションのおそれがない場合には、スクリーンオキサイドを形成する必要はなく、イオン注入後も活性層用ウェーハにＳＣ−１洗浄、ＳＣ−２洗浄を施せばよい。
埋め込み絶縁膜の形成は、例えば活性層用ウェーハおよびまたは支持基板用ウェーハに絶縁膜（例えばシリコン酸化膜）を形成し、両ウェーハを貼り合わせる方法を採用してもよい。その場合、絶縁膜が形成されるのは活性層用ウェーハ、支持基板用ウェーハのいずれでもよい。さらには、両方のウェーハでもよい。絶縁膜の形成方法は限定されない。例えば、絶縁膜が酸化膜の場合、ドライ酸化、ウェット酸化などを採用することができる。
貼り合わせ工程は、例えば酸化膜除去工程後に施される。
両ウェーハの貼り合わせは、例えば常温により行われる。その後、得られた貼り合わせウェーハに貼り合わせ熱処理を施してもよい。貼り合わせ熱処理の加熱温度は８００℃以上、例えば１１００℃である。貼り合わせ熱処理の時間は、例えば２時間である。雰囲気ガスとしては酸素などが挙げられる。この貼り合わせ熱処理時、活性層用ウェーハのイオン注入層のドーパントを熱拡散して高濃度不純物層を形成してもよい。
貼り合わせウェーハには、その後、活性層用ウェーハの厚さを減じる表面処理が施される。具体的には、研削、研磨を採用することができる。また、エッチングでもよい。
転位または積層欠陥を発生させる熱処理の温度は４００〜１２００℃、好ましくは８００〜１０００℃である。４００℃未満では酸化膜の成長速度が遅い。また、１２００℃を超えると、高濃度不純物層が厚くなり過ぎる。
酸化膜の形成雰囲気は、ドライ雰囲気またはパイロジェック雰囲気である。
酸化膜が形成されるイオン注入面とは、活性層用ウェーハのイオン注入面（ウェーハ表面）である。
酸化膜は、活性層用ウェーハのイオン注入面側に、活性層用ウェーハの厚さ方向においてイオン注入層と連続するように形成される。
酸化膜の厚さは１０〜５００ｎｍが好ましい。この酸化膜の厚さは、ドーパントの種類、注入エネルギー、ドーズ量に応じて、適宜選択することができる。
転位密度が高い場合には、デバイス工程でＳＯＩ層にトレンチ溝を形成したとき、転位がスリップ転位に変化する可能性がある。
請求項８に記載の発明は、前記埋め込み絶縁膜となる絶縁膜が、前記支持基板用ウェーハだけに形成されている請求項６または請求項７に記載の貼り合わせＳＯＩ基板の製造方法である。
活性層用ウェーハのイオン注入面（貼り合わせ面）に絶縁膜を形成すると、熱処理時間が長くなる。そのため、活性層用ウェーハ内でドーパントが拡散し、高濃度不純物層が厚くなる。
また、活性層用ウェーハと支持基板用ウェーハとに絶縁膜を形成した場合には、貼り合わせ熱処理時に高温で熱処理する必要がある。そのため、高濃度不純物層がさらに厚くなる。
これにより、支持基板用ウェーハのみに絶縁膜を形成し、両ウェーハを貼り合わせた方が、その後の熱処理工程での高濃度不純物層の増厚を抑制することができる。その結果、デバイス工程でのトレンチ溝の形成時間を短縮することができる。よって、デバイスの製造コストの低下も可能になる。
請求項９に記載の発明は、ノンドープまたはドーパントを低濃度に含む活性層用ウェーハに、該活性層用ウェーハの表面からドーパントをイオン注入する工程と、このイオン注入後、前記活性層用ウェーハを酸素雰囲気で熱処理し、前記活性層用ウェーハの表面に酸化膜を形成するとともに、前記イオン注入されたドーパントを熱拡散させる工程と、このイオン注入後、前記活性層用ウェーハを、前記酸化膜が形成された表面を貼り合わせ面として支持基板用ウェーハに貼り合わせ、両ウェーハの間に介在された酸化膜を埋め込み酸化膜とする工程と、この貼り合わせ後、前記活性層用ウェーハと支持基板用ウェーハとの貼り合わせ強度を高める貼り合わせ熱処理を行う工程と、この貼り合わせ後、前記活性層用ウェーハを、該活性層用ウェーハの裏面側から薄膜化処理し、該活性層用ウェーハのうち、前記イオン注入されたドーパントの拡散部分をＳＯＩ層とする工程とを備えた貼り合わせＳＯＩ基板の製造方法である。
請求項９に記載の発明によれば、活性層用ウェーハに所定量のドーパントをイオン注入後、活性層用ウェーハに酸化膜を形成する。この酸化膜の形成時、アモルファス層が再結晶化する。しかしながら、アモルファス層には格子間酸素および格子間シリコンが供給されるため、活性層用ウェーハの単結晶化が阻害され、転位、積層欠陥などの結晶欠陥が発生する。しかも、酸化熱処理時の熱により、イオン注入されたドーパントが、活性層用ウェーハ内で熱拡散される。それから、活性層用ウェーハを支持基板用ウェーハに貼り合わせて熱処理する。このとき、イオン注入されたドーパントが熱拡散される。ただし、貼り合わせ熱処理時の条件では、アモルファス層を完全に単結晶化させることはできない。そのため、アモルファス層の一部は、結晶欠陥としてＳＯＩ層の埋め込みシリコン酸化膜側に残る。続いて、活性層用ウェーハを薄膜化処理し、ドーパントの拡散層からなるＳＯＩ層を形成する。その結果、ウェーハ間およびウェーハ面内でのＳＯＩ層の抵抗値のばらつきを、それぞれ５％以下まで低減することができる。しかも、ＳＯＩ層の埋め込み酸化膜側には、ゲッタリングサイトが形成される。そのため、ＳＯＩ層の表面に付着した金属不純物、および、ＳＯＩ層内に存在する金属不純物を、デバイス工程での熱処理時に、ＳＯＩ層中で捕集することができる。特に、ＳＯＩ層の金属不純物が、熱拡散しても埋め込み酸化膜を浸透しない鉄、ニッケルなどの場合にその効果は顕著である。薄膜化処理は、貼り合わせ熱処理の前に施してもよい。
ノンドープの活性層用ウェーハとは、ドーパントが存在しない活性層用ウェーハをいう。
ドーパントを低濃度に含む活性層用ウェーハとは、所望の濃度に影響を与えない程度のドーパントを含む活性層用ウェーハをいう。この場合、活性層用ウェーハに低濃度に含まれるドーパントと、イオン注入されるドーパントとは、異なっていてもよい。
酸化膜を形成する酸素雰囲気とは、ドライ酸素雰囲気またはパイロジェック雰囲気である。
酸化膜の形成温度は８００〜１２００℃である。８００℃未満では酸化膜形成に時間がかかるとともに、ドーパントの拡散速度が遅いため、さらに時間がかかる。また、１２００℃を超えるとスリップ、金属汚染が起こりやすくなる。
酸化膜は所望の厚みに形成する。
活性層用ウェーハと支持基板用ウェーハとの貼り合わせ熱処理温度は、１０００〜１２００℃である。１０００℃未満では、接着強度が弱く、ドーパントの拡散速度も遅い。また、１２００℃を超えると、スリップ、金属汚染が起こりやすくなる。好ましい貼り合わせ熱処理温度は１１５０℃〜１２００℃である。
活性層用ウェーハを裏面側から薄膜化処理する方法（活性層用ウェーハの厚さを減じる表面処理方法）は限定されない。例えば、活性層用ウェーハの裏面側に研削し、その後、研磨してもよい。または、エッチング（各種のドライエッチングまたは各種のウエットエッチング）でもよい。
請求項１０に記載の発明は、前記支持基板用ウェーハには、前記活性層用ウェーハとの貼り合わせ前に酸化膜が形成される請求項９に記載の貼り合わせＳＯＩ基板の製造方法である。
請求項１１に記載の発明は、ノンドープまたはドーパントを低濃度に含む活性層用ウェーハに、該活性層用ウェーハの表面からドーパントをイオン注入する工程と、このイオン注入後、前記イオン注入された活性層用ウェーハの表面を貼り合わせ面として表面に酸化膜が形成された支持基板用ウェーハに貼り合わせ、両ウェーハの間に介在された酸化膜を埋め込み酸化膜とする工程と、この貼り合わせ後、前記活性層用ウェーハと支持基板用ウェーハとの貼り合わせ強度を高める貼り合わせ熱処理を行うことにより、前記イオン注入されたドーパントを熱拡散させる工程と、この貼り合わせ後、前記活性層用ウェーハを、該活性層用ウェーハの裏面側から薄膜化処理し、該活性層用ウェーハのうち、前記イオン注入されたドーパントの拡散部分をＳＯＩ層とする工程とを備えた貼り合わせＳＯＩ基板の製造方法である。
請求項１、請求項２および請求項３に記載の貼り合わせＳＯＩ基板、ならびに、請求項６、請求項７に記載の貼り合わせＳＯＩ基板の製造方法によれば、ＳＯＩ層の高濃度不純物層にゲッタリングサイトを形成するので、デバイス工程の熱処理時、ＳＯＩ層に存在する金属不純物がゲッタリングサイトに補集される。その結果、ＳＯＩ層の金属汚染を原因とし、ＳＯＩ層の表面近傍に結晶欠陥および電気的な準位が形成され、デバイス特性が劣化するのを抑制することができる。よって、デバイスの歩留りを大きくすることができる。
特に、請求項７に記載の発明によれば、活性層用ウェーハのイオン注入面に酸化膜を形成し、転位または積層欠陥を発生させる工程では、酸化膜の表面およびまたは界面に酸素が存在する状態で熱処理される。そのため、Ｓｉ−ＳｉＯ２界面には多量の格子間Ｓｉが生じる。これらの格子間Ｓｉがイオン注入のダメージ部に集まり、転位または積層欠陥が発生する。
さらには、例えばイオン注入時のクロスコンタミネーションで、活性層用ウェーハの表面が、ボロン、アルミニウムなどの汚染物質により汚染された場合には、イオン注入面を酸化することにより、金属汚染物質などは酸化膜に取り込められる。これにより、続く酸化膜除去工程で酸化膜を除去することで、金属不純物質なども活性層用ウェーハの表層から除去される。
また、請求項８に記載の発明によれば、支持基板用ウェーハだけに絶縁膜を形成するので、その後の熱処理時において、高濃度不純物層の増厚を抑制することができる。その結果、デバイス工程でのトレンチ溝の形成時間を短縮することができる。よって、デバイスの製造コストの低下も可能になる。
さらに、請求項９に記載の貼り合わせＳＯＩ基板の製造方法によれば、ドーパントがイオン注入された活性層用ウェーハに酸化膜を形成後、活性層用ウェーハを支持基板用ウェーハに貼り合わせて熱処理するとともに、活性層用ウェーハを薄膜化処理してドーパントの拡散層からなるＳＯＩ層を形成するので、ウェーハ間およびウェーハ面内でのＳＯＩ層の抵抗値のばらつきを５％以下に低減することができる。しかも、ＳＯＩ層に金属不純物などのゲッタリングサイトを形成することができる。
以下、この発明の実施例を図面を参照して説明する。
図１に示すように、所定量のヒ素またはアンチモンがドープされた単結晶シリコンインゴットをＣＺ法（ＦＺ法でもよい）により引き上げる。その後、得られた単結晶シリコンインゴットに、ブロック切断、ノッチ加工、スライス、面取り、表面への鏡面研磨などを施す。こうして、直径８インチの鏡面仕上げされたｎ型の活性層用ウェーハ１０を用意する（図１（ａ））。一方、この活性層用ウェーハ１０と同じ製法により、表面が鏡面仕上げされた同様の支持基板用ウェーハ２０を用意する（図１（ｂ））。その後、支持基板用ウェーハ２０を熱酸化炉に挿入し、水蒸気ガスの雰囲気で１０５０℃、４時間の熱酸化処理を施す。これにより、厚さ１．０μｍのシリコン酸化膜（絶縁膜）２０ａが形成される。
次に、活性層用ウェーハ１０の表面から、ｎ型ドーパントであるヒ素またはアンチモンを、例えば注入エネルギー８０ＫｅＶ、ドーズ量２×１０１５ａｔｏｍｓ／ｃｍ２で注入する。これにより、活性層用ウェーハ１０の表層の所定深さに、イオン注入層Ｉが形成される。
それから、活性層用ウェーハ１０を熱酸化炉に挿入し、酸素ガスの雰囲気で１０００℃、０．５時間の熱酸化処理を施す。これにより、活性層用ウェーハ１０に、厚さ０．０５μｍのシリコン酸化膜１０ａが形成される（図１（ｃ））。このとき、活性層用ウェーハ１０の表面付近で、イオン注入層Ｉのヒ素またはアンチモンが熱拡散され、イオン注入で形成された抵抗層（高濃度不純物層／ｎ＋層）１０ｂが形成される。しかも、シリコン酸化膜１０ａとこのイオン注入で形成された抵抗層（以下、抵抗層）１０ｂとの間には、ゲッタリングサイトである結晶欠陥（転位、積層欠陥）Ｒが発生する。すなわち、シリコン酸化膜１０ａが酸素ガスの雰囲気で形成されるため、Ｓｉ−ＳｉＯ２界面付近には多量の格子間Ｓｉが生じ、これらの格子間Ｓｉがイオン注入のダメージ部に集まり、結晶欠陥Ｒが発生するのである（図２および図３）。
その後、活性層用ウェーハ１０を、１０重量％のフッ酸溶液（室温）に１０分間浸漬する。このとき、シリコン酸化膜１０ａが、その表面に付着した金属汚染物質などとともに除去される（図１（ｄ））。すなわち、活性層用ウェーハ１０の表面は、例えばイオン注入時のクロスコンタミネーションなどにより、ボロン、アルミニウムなどで汚染されている。これらの金属汚染物質などは、シリコン酸化膜１０ａの形成時にシリコン酸化膜１０ａに取り込められる。その結果、このシリコン酸化膜１０ａを除去することで、金属不純物質なども活性層用ウェーハ１０から除去されるのである。なお、活性層用ウェーハ１０のＳｉ−ＳｉＯ２界面には、結晶欠陥Ｒの一部が残る。それから、活性層用ウェーハ１０をＳＣ−１洗浄およびＳＣ−２洗浄し、活性層用ウェーハ１０の表面をクリーン化する。
その後、活性層用ウェーハ１０の表面（結晶欠陥Ｒ側の面）と、支持基板用ウェーハ２０の鏡面とを、クリーンルームの室温下で重ね合わせる（図１（ｅ））。こうして、貼り合わせウェーハ３０が形成される。このとき、両ウェーハ１０，２０の間に介在されたシリコン酸化膜２０ａの部分が、埋め込みシリコン酸化膜（埋め込み絶縁膜）２０ｂとなる。
次に、貼り合わせウェーハ３０を貼り合わせ用の熱酸化炉に挿入し、酸素ガス雰囲気で１１００℃、２時間の貼り合わせ熱処理を施す（図１（ｅ））。
それから、超音波照射によるボイド検査を行う。良品の貼り合わせウェーハ３０については、面取りされた両ウェーハ１０，２０の外周部形状に起因した貼り合わせ不良領域を除去するため、活性層用ウェーハ１０の外周部が、そのデバイス形成面側から＃８００〜＃１５００のメタルボンド研削砥石により外周研削される（図１（ｆ））。貼り合わせ不良領域が存在すると、その後の洗浄時、研磨時などで不良部分が剥がれ、ＳＯＩ層１０Ａの表面を汚染したり、傷つける。外周研削は、貼り合わせ界面に達しない深さに止められる。ウェーハ外周部の削り残し部１０ｃの厚さは、３０μｍ程度である。
続いて、削り残し部１０ｃが、アルカリエッチングにより除去される（図１（ｇ））。すなわち、貼り合わせウェーハ３０が、ＫＯＨなどのアルカリ性エッチング液に浸漬され、削り残し部１０ｃが溶かされる。こうして、支持基板用ウェーハ２０の外周部の領域、具体的には埋め込みシリコン酸化膜２０ｂの外周部が露出される。
次に、活性層用ウェーハ１０が、デバイス形成面側から＃３６０〜＃２０００のレジノイド研削砥石により研削される（図１（ｈ））。研削量は６５０〜７００μｍ、研削後のＳＯＩ層１０Ａの厚さは２０μｍ程度である。
それから、活性層用ウェーハ１０の研削面が研磨される（同じく図１（ｈ））。具体的には、図示しない枚葉式の研磨装置の研磨ヘッドの下面に、活性層用ウェーハ１０側を下向きにして貼り合わせウェーハ３０を保持する。次いで、６０ｒｐｍで回転中の研磨ヘッドを徐々に下降し、所定の研磨圧で、活性層用ウェーハ１０の研削面を６０ｒｐｍで回転中の研磨定盤上の研磨布に押し付け、研磨する。研磨布は、ロデール社製の軟質不織布パッド、Ｓｕｂａ６００（Ａｓｋｅｒ硬度８０°）である。研磨量は１０〜１５μｍ程度である。
こうして、ｎ／ｎ＋（結晶欠陥を含む）／ＳｉＯ２構造のＳＯＩ層１０Ａが形成された貼り合わせＳＯＩ基板４０が作製される（図１（ｈ））。
その後、得られた貼り合わせＳＯＩ基板４０は洗浄され、ウェーハケースなどに梱包されてから、デバイスメーカに出荷される。
このように、ＳＯＩ層１０Ａの抵抗層１０ｂに結晶欠陥Ｒを形成するので、デバイス工程の熱処理時、ＳＯＩ層１０Ａに存在する金属不純物が転位または積層欠陥といった結晶欠陥Ｒに補集される。その結果、ＳＯＩ層１０Ａの金属汚染を原因とし、ＳＯＩ層１０Ａの表面近傍に結晶欠陥および電気的な準位が形成され、デバイス特性が劣化するのを抑制することができる。よって、デバイスの歩留りを大きくすることができる。
また、支持基板用ウェーハ２０だけに埋め込みシリコン酸化膜２０ｂ用のシリコン酸化膜２０ａを形成するので、その後の熱処理時において、抵抗層１０ｂの増厚を抑制することができる。その結果、デバイス工程での図示しないトレンチ溝の形成時間を短縮することができる。よって、デバイスの製造コストの低下も可能になる。
なお、高濃度不純物層の形成方法としては、イオン注入法について記載したが，これに限定されるものでないことは、もちろんである。例えば低濃度シリコン基板の表面に高濃度のエピタキシャル層を成長させる方法などを採用することができる。このように、ゲッタリングサイトは任意の方法で形成することができる。
次に、図４を参照して、この発明の実施例２に係る貼り合わせＳＯＩ基板およびその製造方法を説明する。
図４に示すように、ドーパントがドープされていない単結晶シリコンインゴットをＣＺ法により引き上げる。その後、得られた単結晶シリコンインゴットに、ブロック切断、ノッチ加工、スライス、面取り、表面への鏡面研磨などを施す。こうして、直径８インチの鏡面仕上げされたノンドープの活性層用ウェーハ１０を用意する（図４（ａ））。一方、この活性層用ウェーハ１０と同じ製法により、表面が鏡面仕上げされた同様の支持基板用ウェーハ２０を用意する（図４（ｂ））。
次に、活性層用ウェーハ１０の表面から、ヒ素またはアンチモンを、例えば注入エネルギー６０ＫｅＶ、ドーズ量１×１０１５ａｔｏｍｓ／ｃｍ２で注入する。これにより、活性層用ウェーハ１０の表層の所定深さに、イオン注入層Ｉが形成される。このとき、イオン注入層Ｉの活性層用ウェーハ１０の部分はアモルファス化している。
それから、活性層用ウェーハ１０を熱酸化炉に挿入し、酸素ガスの雰囲気で１１５０℃、２時間の熱酸化処理を施す。これにより、活性層用ウェーハ１０に、厚さ１μｍのシリコン酸化膜１０ａが形成される（図４（ｃ））。このとき、活性層用ウェーハ１０の表面付近で、イオン注入層Ｉのヒ素またはアンチモンが熱拡散され、ｎ層１０ｂが形成される。しかも、シリコン酸化膜１０ａとｎ層１０ｂとの間には、ゲッタリングサイトである結晶欠陥Ｒが発生する。すなわち、シリコン酸化膜１０ａが酸素ガスの雰囲気で形成されるため、Ｓｉ−ＳｉＯ２界面付近には多量の格子間酸素および格子間Ｓｉが生じ、これらの格子間酸素および格子間Ｓｉがイオン注入のダメージ部に集まり、結晶欠陥Ｒが発生するのである（図２および図３）。
それから、活性層用ウェーハ１０をＳＣ−１洗浄およびＳＣ−２洗浄し、活性層用ウェーハ１０の表面をクリーン化する。
その後、活性層用ウェーハ１０の表面と、支持基板用ウェーハ２０の鏡面とを、クリーンルームの室温下で重ね合わせる（図４（ｄ））。こうして、貼り合わせウェーハ３０が形成される。このとき、両ウェーハ１０，２０の間に介在されたシリコン酸化膜１０ａの部分が、埋め込みシリコン酸化膜１０ｃとなる。
次に、貼り合わせウェーハ３０を貼り合わせ用の熱酸化炉に挿入し、酸素ガス雰囲気で１１００℃、２時間の貼り合わせ熱処理を施す（図４（ｄ））。
それから、超音波照射によるボイド検査を行う。良品の貼り合わせウェーハ３０については、貼り合わせ不良領域を除去するため、活性層用ウェーハ１０の外周部が、そのデバイス形成面側から＃８００〜＃１５００のメタルボンド研削砥石により外周研削される（図４（ｅ））。ウェーハ外周部の削り残し部１０ｄの厚さは、５０μｍ程度である。
続いて、削り残し部１０ｄが、ＫＯＨなどのアルカリ性エッチング液によりアルカリエッチングされる（図４（ｆ））。こうして、支持基板用ウェーハ２０の外周部の領域が露出される。
次に、活性層用ウェーハ１０が、デバイス形成面側から＃３６０〜＃２０００のレジノイド研削砥石により研削される（図４（ｇ））。研削後のＳＯＩ層１０Ａの厚さは数十μｍ程度である。
それから、活性層用ウェーハ１０の研削面が研磨される（同じく図４（ｇ））。具体的には、図示しない枚葉式の研磨装置の研磨ヘッドの下面に、活性層用ウェーハ１０側を下向きにして貼り合わせウェーハ３０を保持する。次いで、６０ｒｐｍで回転中の研磨ヘッドを徐々に下降し、所定の研磨圧で、活性層用ウェーハ１０の研削面を６０ｒｐｍで回転中の研磨定盤上の研磨布に押し付け、研磨する。研磨布は、ロデール社製の軟質不織布パッド、Ｓｕｂａ６００（Ａｓｋｅｒ硬度８０°）である。研磨量は１０μｍ程度である。
こうして、ｎ（結晶欠陥Ｒを含む）／ＳｉＯ２構造のＳＯＩ層１０Ａが形成された貼り合わせＳＯＩ基板４０が作製される（図４（ｇ））。
その後、得られた貼り合わせＳＯＩ基板４０は洗浄され、ウェーハケースなどに梱包されてから、デバイスメーカに出荷される。
このように、ＳＯＩ層１０Ａであるｎ層１０ｂに結晶欠陥Ｒを形成したので、デバイス工程の熱処理時、ＳＯＩ層１０Ａに存在する金属不純物が転位または積層欠陥といった結晶欠陥Ｒに補集される。その結果、ＳＯＩ層１０Ａの金属汚染を原因とし、ＳＯＩ層１０Ａの表面近傍に結晶欠陥および電気的な準位が形成され、デバイス特性が劣化するのを抑制することができる。よって、デバイスの歩留りを大きくすることができる。
また、ドーパントがイオン注入された活性層用ウェーハ１０の酸化熱処理時、その際の熱により、イオン注入を原因として活性層用ウェーハ１０内に発生したアモルファス層が再結晶化する。しかしながら、活性層用ウェーハ１０は酸素雰囲気での熱処理となるので、アモルファス層には格子間酸素および格子間シリコンが供給される。これにより、活性層用ウェーハ１０の単結晶化が阻害され、転位、積層欠陥などの結晶欠陥Ｒが発生する。しかも、酸化膜形成時には、イオン注入されたドーパントが活性層用ウェーハ１０内で熱拡散される。この熱拡散は、続く貼り合わせ熱処理時に助長される。ただし、貼り合わせ熱処理時の条件では、アモルファス層を完全に単結晶化させることはできない。そのため、アモルファス層の一部は、結晶欠陥ＲとしてＳＯＩ層１０Ａの埋め込みシリコン酸化膜１０ｃ側に残る。
その結果、ウェーハ間およびウェーハ面内でのＳＯＩ層１０Ａの抵抗値のばらつきを、従来では、ウェーハ間でのＳＯＩ層の抵抗値のばらつきが１５０％、ウェーハ面内でのＳＯＩ層の抵抗値のばらつきが１０％であったものを、何れも５％以下（ここでは３％）まで低減させることができる。
さらに、ＳＯＩ層１０Ａの埋め込みシリコン酸化膜１０ｃ側には、ゲッタリングサイトが形成されている。そのため、ＳＯＩ層１０Ａの表面に付着した金属不純物、および、ＳＯＩ層１０Ａ内に存在する金属不純物を、デバイス工程での熱処理時に、ＳＯＩ層１０Ａ内で捕集することができる。その効果は、特に金属不純物が埋め込みシリコン酸化膜１０ｃに対して熱拡散が難しい鉄、ニッケルなどの場合に顕著となる。
このように、ＳＯＩ層１０Ａの抵抗値は、活性層用ウェーハ１０に対するドーパントのイオン注入条件と、貼り合わせウェーハ３０に対する熱処理条件とによって決定される。そのため、ウェーハ間およびウェーハ面内におけるＳＯＩ層１０Ａの抵抗値のばらつきが小さい貼り合わせＳＯＩ基板４０を製造することができる。また、アモルファス化したイオン注入層Ｉが再結晶化するとき、結晶欠陥Ｒが発生する。これにより、ＳＯＩ層１０Ａの埋め込みシリコン酸化膜１０ｃ側に、結晶欠陥Ｒからなるゲッタリングサイトが形成される。
実施例２においては、あらかじめ支持基板用ウェーハ２０に酸化膜を形成してもよい。
また、実施例２ではドーパントとしてヒ素およびアンチモンを採用している。これらのドーパントは、活性層用ウェーハ１０の熱酸化処理中にシリコン酸化膜に取り込まれ難い。そのため、熱酸化処理後、埋め込みシリコン酸化膜１０ｃの活性層用ウェーハ１０側付近のドーパント濃度が高まってしまう。しかしながら、貼り合わせ熱処理時の再加熱により、活性層用ウェーハ１０の高濃度化された部分のドーパント濃度は平準化される。これにより、貼り合わせＳＯＩ基板４０のウェーハ間およびウェーハ面内での抵抗値が均一化する。
さらに、ドーパントとしてボロンを採用した場合には、熱酸化処理時、ボロンが埋め込みシリコン酸化膜１０ｃに取り込まれる。これにより、埋め込みシリコン酸化膜１０ｃのＳＯＩ層１０Ａ側付近のドーパント濃度が低下する。しかしながら、貼り合わせ熱処理時の再加熱により、活性層用ウェーハ１０の高濃度化された部分のドーパント濃度が平準化され、貼り合わせＳＯＩ基板４０のウェーハ間およびウェーハ面内での抵抗値が均一化する。
そして、何れのドーパントの場合でも、前記貼り合わせ熱処理時にドーパント濃度の平準化されないときには、貼り合わせ熱処理後に活性層用ウェーハ１０を薄膜化してから、さらに加熱処理することで、この平準化（各抵抗値の均一化）を施せる。この熱処理は、ウェーハ製造工程で行ってもよいし、デバイス工程で行ってもよい。
また、使用される活性層用ウェーハ１０としては、ノンドープウェーハでなくても、実施例１のようにドーパントが低濃度に存在する低ドーズウェーハでもよい。
それから、活性層用ウェーハ１０へのイオン注入の前に、活性層用ウェーハ１０に図示しないスルー酸化膜を形成してもよい。スルー酸化膜とは、イオン注入時のクロスコンタミネーションなどを原因とし、活性層用ウェーハがボロン、アルミニウムなどで汚染されることを防ぐシリコン酸化膜である。スルー酸化膜は、イオン注入後、フッ酸溶液と接触させることで、汚染物質であるボロン、アルミニウムとともに、活性層用ウェーハから除去される。
また、支持基板用ウェーハには、あらかじめ酸化膜を形成してもよい。
貼り合わせ後、活性層用ウェーハを薄膜化してから貼り合わせ熱処理を行ってもよい。その場合、ＳＯＩ層１０Ａが薄いので、さらにウェーハ間およびウェーハ面内での抵抗値の均一化が促進されることとなる。
また、ＳＯＩ層１０Ａには、イオン注入のドーパントが熱拡散していない部分を残してもよい。そのときには、例えばデバイス工程の熱処理時に、ウェーハ間およびウェーハ面内での抵抗値が均一化される。
この発明の実施例１に係る貼り合わせＳＯＩ基板の製造方法を示すフローシートである。 この発明の活性層のＳｉ−ＳｉＯ２界面に発生した結晶欠陥の顕微鏡写真である。 この発明の活性層のＳｉ−ＳｉＯ２界面に発生した結晶欠陥のＴＥＭ写真の模式図である。 この発明の実施例２に係る貼り合わせＳＯＩ基板の製造方法を示すフローシートである。 従来手段に係る貼り合わせＳＯＩ基板の製造方法を示すフローシートである。
符号の説明
１０ 活性層用ウェーハ、
１０Ａ ＳＯＩ層、
１０ａ シリコン酸化膜、
１０ｂ イオン注入で形成された抵抗層、
２０ 支持基板用ウェーハ、
２０ａ シリコン酸化膜（絶縁膜）、
２０ｂ 埋め込みシリコン酸化膜（埋め込み絶縁膜）、
３０ 貼り合わせウェーハ、
４０ 貼り合わせＳＯＩ基板、
Ｉ イオン注入層、
Ｒ 結晶欠陥（ゲッタリングサイト；転位または積層欠陥）。

Claims (11)

  1. ドーパントが低濃度に存在する低濃度不純物層およびドーパントが高濃度に存在する高濃度不純物層を有するＳＯＩ層と、このＳＯＩ層を支持する支持基板用ウェーハとを、埋め込み絶縁膜を介して貼り合わせた貼り合わせＳＯＩ基板において、
    前記高濃度不純物層に、ゲッタリングサイトが形成された貼り合わせＳＯＩ基板。
  2. ドーパントが低濃度に存在する低濃度不純物層およびドーパントを高濃度にイオン注入したイオン注入層を熱処理して得られた高濃度不純物層を有するＳＯＩ層と、このＳＯＩ層を支持する支持基板用ウェーハとを、埋め込み絶縁膜を介して貼り合わせた貼り合わせＳＯＩ基板において、
    前記高濃度不純物層に、ゲッタリングサイトが形成された貼り合わせＳＯＩ基板。
  3. ドーパントが所定の濃度で存在するＳＯＩ層と、このＳＯＩ層を支持する支持基板用ウェーハとを、埋め込み絶縁膜を介して貼り合わせた貼り合わせＳＯＩ基板において、
    ウェーハ間における前記ＳＯＩ層の抵抗値のばらつき、および、ウェーハ面内における前記ＳＯＩ層の抵抗値のばらつきが、それぞれ５％以下で、
    前記ＳＯＩ層の埋め込み絶縁膜側に、ゲッタリングサイトが形成された貼り合わせＳＯＩ基板。
  4. 前記ゲッタリングサイトが、転位または積層欠陥である請求項１〜請求項３のうち、何れか１項に記載の貼り合わせＳＯＩ基板。
  5. イオン注入されたドーパントが全域に熱拡散されたＳＯＩ層と、このＳＯＩ層を支持する支持基板用ウェーハとを、埋め込み絶縁膜を介して貼り合わせた貼り合わせＳＯＩ基板において、
    ウェーハ間における前記ＳＯＩ層の抵抗値のばらつき、および、ウェーハ面内における前記ＳＯＩ層の抵抗値のばらつきが、それぞれ５％以下である貼り合わせＳＯＩ基板。
  6. ドーパントを低濃度に含む活性層用ウェーハの表面側にドーパントを高濃度に含む高濃度不純物層を設ける工程と、
    この活性層用ウェーハの高濃度不純物層の表面付近に転位または積層欠陥を発生させる工程と、
    この活性層用ウェーハと、これを支持する支持基板用ウェーハとを埋め込み絶縁膜を介して貼り合わせる貼り合わせ工程とを備えた貼り合わせＳＯＩ基板の製造方法。
  7. ドーパントを低濃度に含む活性層用ウェーハの表面側に、ドーパントをイオン注入してイオン注入層を形成するイオン注入工程と、
    このイオン注入後、前記活性層用ウェーハに熱処理を施し、前記イオン注入層を高濃度不純物層とするとともに、前記活性層用ウェーハのイオン注入面に酸化膜を形成し、前記高濃度不純物層の表面付近に転位または積層欠陥を発生させる熱処理工程と、
    前記酸化膜を除去する酸化膜除去工程と、
    前記活性層用ウェーハと、これを支持する支持基板用ウェーハとを埋め込み絶縁膜を介して貼り合わせる貼り合わせ工程とを備えた貼り合わせＳＯＩ基板の製造方法。
  8. 前記埋め込み絶縁膜となる絶縁膜が、前記支持基板用ウェーハだけに形成されている請求項６または請求項７に記載の貼り合わせＳＯＩ基板の製造方法。
  9. ノンドープまたはドーパントを低濃度に含む活性層用ウェーハに、該活性層用ウェーハの表面からドーパントをイオン注入する工程と、
    このイオン注入後、前記活性層用ウェーハを酸素雰囲気で熱処理し、前記活性層用ウェーハの表面に酸化膜を形成するとともに、前記イオン注入されたドーパントを熱拡散させる工程と、
    このイオン注入後、前記活性層用ウェーハを、前記酸化膜が形成された表面を貼り合わせ面として支持基板用ウェーハに貼り合わせ、両ウェーハの間に介在された酸化膜を埋め込み酸化膜とする工程と、
    この貼り合わせ後、前記活性層用ウェーハと支持基板用ウェーハとの貼り合わせ強度を高める貼り合わせ熱処理を行う工程と、
    この貼り合わせ後、前記活性層用ウェーハを、該活性層用ウェーハの裏面側から薄膜化処理し、該活性層用ウェーハのうち、前記イオン注入されたドーパントの拡散部分をＳＯＩ層とする工程とを備えた貼り合わせＳＯＩ基板の製造方法。
  10. 前記支持基板用ウェーハには、前記活性層用ウェーハとの貼り合わせ前に酸化膜が形成される請求項９に記載の貼り合わせＳＯＩ基板の製造方法。
  11. ノンドープまたはドーパントを低濃度に含む活性層用ウェーハに、該活性層用ウェーハの表面からドーパントをイオン注入する工程と、
    このイオン注入後、前記イオン注入された活性層用ウェーハの表面を貼り合わせ面として表面に酸化膜が形成された支持基板用ウェーハに貼り合わせ、両ウェーハの間に介在された酸化膜を埋め込み酸化膜とする工程と、
    この貼り合わせ後、前記活性層用ウェーハと支持基板用ウェーハとの貼り合わせ強度を高める貼り合わせ熱処理を行うことにより、前記イオン注入されたドーパントを熱拡散させる工程と、
    この貼り合わせ後、前記活性層用ウェーハを、該活性層用ウェーハの裏面側から薄膜化処理し、該活性層用ウェーハのうち、前記イオン注入されたドーパントの拡散部分をＳＯＩ層とする工程とを備えた貼り合わせＳＯＩ基板の製造方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007097179A1 (ja) * 2006-02-21 2007-08-30 Shin-Etsu Handotai Co., Ltd. Ｓｏｉ基板の製造方法
KR100837280B1 (ko) 2007-03-12 2008-06-11 삼성전자주식회사 게터링 영역을 포함하는 반도체 소자 및 그 형성 방법
US7622362B2 (en) 2006-11-09 2009-11-24 Nec Electronics Corporation Method for manufacturing semiconductor device
US7981754B2 (en) 2006-09-07 2011-07-19 Renesas Electronics Corporation Manufacturing method of bonded SOI substrate and manufacturing method of semiconductor device
US20130341649A1 (en) * 2008-08-14 2013-12-26 Commissariat A L'energie Atomique Et Aux Ene Alt Method for making a semiconductor structure with a buried ground plane
JP2017045886A (ja) * 2015-08-27 2017-03-02 株式会社Sumco Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ
JP2017045885A (ja) * 2015-08-27 2017-03-02 株式会社Sumco Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04116816A (ja) * 1990-09-06 1992-04-17 Shin Etsu Handotai Co Ltd 接合ウェーハ及びその製造方法
JPH0661235A (ja) * 1992-04-22 1994-03-04 Hitachi Ltd 半導体集積回路用基板およびそれを用いた半導体集積回路装置ならびにそれらの製造方法
JPH06163862A (ja) * 1992-11-27 1994-06-10 Nec Corp Ｓｏｉ基板構造及びその製造方法
JP2000196047A (ja) * 1998-12-25 2000-07-14 Shin Etsu Handotai Co Ltd Ｓｏｉ基板及びその製造方法
JP2000332021A (ja) * 1999-05-18 2000-11-30 Hitachi Ltd Ｓｏｉ基板およびその製造方法ならびに半導体装置およびその製造方法
JP2001144273A (ja) * 1999-11-17 2001-05-25 Denso Corp 半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04116816A (ja) * 1990-09-06 1992-04-17 Shin Etsu Handotai Co Ltd 接合ウェーハ及びその製造方法
JPH0661235A (ja) * 1992-04-22 1994-03-04 Hitachi Ltd 半導体集積回路用基板およびそれを用いた半導体集積回路装置ならびにそれらの製造方法
JPH06163862A (ja) * 1992-11-27 1994-06-10 Nec Corp Ｓｏｉ基板構造及びその製造方法
JP2000196047A (ja) * 1998-12-25 2000-07-14 Shin Etsu Handotai Co Ltd Ｓｏｉ基板及びその製造方法
JP2000332021A (ja) * 1999-05-18 2000-11-30 Hitachi Ltd Ｓｏｉ基板およびその製造方法ならびに半導体装置およびその製造方法
JP2001144273A (ja) * 1999-11-17 2001-05-25 Denso Corp 半導体装置の製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007097179A1 (ja) * 2006-02-21 2007-08-30 Shin-Etsu Handotai Co., Ltd. Ｓｏｉ基板の製造方法
JP2007227459A (ja) * 2006-02-21 2007-09-06 Shin Etsu Handotai Co Ltd Ｓｏｉ基板の製造方法
US7981754B2 (en) 2006-09-07 2011-07-19 Renesas Electronics Corporation Manufacturing method of bonded SOI substrate and manufacturing method of semiconductor device
US7622362B2 (en) 2006-11-09 2009-11-24 Nec Electronics Corporation Method for manufacturing semiconductor device
KR100837280B1 (ko) 2007-03-12 2008-06-11 삼성전자주식회사 게터링 영역을 포함하는 반도체 소자 및 그 형성 방법
US8293613B2 (en) 2007-03-12 2012-10-23 Samsung Electronics Co., Ltd. Gettering structures and methods and their application
US20130341649A1 (en) * 2008-08-14 2013-12-26 Commissariat A L'energie Atomique Et Aux Ene Alt Method for making a semiconductor structure with a buried ground plane
US9214515B2 (en) 2008-08-14 2015-12-15 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method for making a semiconductor structure with a buried ground plane
JP2017045886A (ja) * 2015-08-27 2017-03-02 株式会社Sumco Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ
JP2017045885A (ja) * 2015-08-27 2017-03-02 株式会社Sumco Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ

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