JPH11330437A - Ｓｏｉ基板とその製造方法 - Google Patents
Ｓｏｉ基板とその製造方法Info
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- JPH11330437A JPH11330437A JP12986498A JP12986498A JPH11330437A JP H11330437 A JPH11330437 A JP H11330437A JP 12986498 A JP12986498 A JP 12986498A JP 12986498 A JP12986498 A JP 12986498A JP H11330437 A JPH11330437 A JP H11330437A
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Abstract
(57)【要約】
【課題】 効率よく汚染物質を捕獲するようにしたＳＯ
Ｉ基板を提供する。 【解決手段】 第１の半導体基板１００の主面上に絶縁
膜１０ａが形成され、この絶縁膜１０ａを接合界面２０
として第２の半導体基板２００を接合したＳＯＩ基板に
おいて、前記第２の半導体基板２００は、前記接合界面
の近傍まで略一様に高密度の酸素析出物４０を含むよう
に構成したことを特徴とする。
Ｉ基板を提供する。 【解決手段】 第１の半導体基板１００の主面上に絶縁
膜１０ａが形成され、この絶縁膜１０ａを接合界面２０
として第２の半導体基板２００を接合したＳＯＩ基板に
おいて、前記第２の半導体基板２００は、前記接合界面
の近傍まで略一様に高密度の酸素析出物４０を含むよう
に構成したことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ基板とその
製造方法に係わり、特に、効率よく汚染物質を捕獲する
ようにしたＳＯＩ基板とその製造方法に関する。
製造方法に係わり、特に、効率よく汚染物質を捕獲する
ようにしたＳＯＩ基板とその製造方法に関する。
【０００２】
【従来の技術】近年、低消費電力、高速動作の可能なＣ
ＭＯＳデバイス用半導体基板としてＳＯＩ（Ｓｉｌｉｃ
ｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板の開発が行われ
ている。このうち、基板の接合により製造されるＳＯＩ
基板（以下、貼り合わせＳＯＩ基板）は、デバイス活性
層として利用される上部単結晶シリコン層が厚さ０．１
〜０．２ミクロンの薄膜で構成され、シリコン酸化膜な
どの絶縁膜を介して支持側単結晶シリコン基板に接合さ
れている。
ＭＯＳデバイス用半導体基板としてＳＯＩ（Ｓｉｌｉｃ
ｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板の開発が行われ
ている。このうち、基板の接合により製造されるＳＯＩ
基板（以下、貼り合わせＳＯＩ基板）は、デバイス活性
層として利用される上部単結晶シリコン層が厚さ０．１
〜０．２ミクロンの薄膜で構成され、シリコン酸化膜な
どの絶縁膜を介して支持側単結晶シリコン基板に接合さ
れている。
【０００３】従来、デバイスプロセス中の汚染を除去す
るために、バルク単結晶基板ではイントリンシックゲッ
タリング（ＩＧ：Ｉｎｔｒｉｎｓｉｃ Ｇｅｔｔｅｒｉ
ｎｇ）を機能させるためにＤＺＩＧ基板が用いられてき
た。同様のＩＧ効果を貼り合わせＳＯＩ基板にも持たせ
るように、支持側基板にＤＺＩＧ基板を利用することが
考えられる。しかし、ＤＺＩＧ基板を貼り合わせＳＯＩ
基板の支持側基板に用いた場合、ＤＺＩＧ基板表層部に
ＤＺ（ｄｅｎｕｄｅｄ−ｚｏｎｅ）層が存在するため、
貼り合わせを行うと、デバイス活性層とゲッタリングサ
イト間が埋め込み酸化膜およびＤＺ層で隔てられ、この
ため、デバイス活性層中の汚染物質をより効率よくゲッ
タリングサイト（Ｂｕｌｋ Ｍｉｃｒｏ Ｄｅｆｅｃｔ
ｓ）に捕獲させるために、ゲッタリングサイトはできる
だけデバイス活性層に近接している方が望ましい。
るために、バルク単結晶基板ではイントリンシックゲッ
タリング（ＩＧ：Ｉｎｔｒｉｎｓｉｃ Ｇｅｔｔｅｒｉ
ｎｇ）を機能させるためにＤＺＩＧ基板が用いられてき
た。同様のＩＧ効果を貼り合わせＳＯＩ基板にも持たせ
るように、支持側基板にＤＺＩＧ基板を利用することが
考えられる。しかし、ＤＺＩＧ基板を貼り合わせＳＯＩ
基板の支持側基板に用いた場合、ＤＺＩＧ基板表層部に
ＤＺ（ｄｅｎｕｄｅｄ−ｚｏｎｅ）層が存在するため、
貼り合わせを行うと、デバイス活性層とゲッタリングサ
イト間が埋め込み酸化膜およびＤＺ層で隔てられ、この
ため、デバイス活性層中の汚染物質をより効率よくゲッ
タリングサイト（Ｂｕｌｋ Ｍｉｃｒｏ Ｄｅｆｅｃｔ
ｓ）に捕獲させるために、ゲッタリングサイトはできる
だけデバイス活性層に近接している方が望ましい。
【０００４】そこで、ＤＺ層のない貼り合わせＳＯＩ基
板を製造する方法として、たとえば特開平０９−２９３
８４５号公報に、支持側基板のＤＺ層を研磨加工により
除去してから活性層側基板と貼り合わせる方法が開示さ
れている（以下、第１の従来例）。図９は、第１の従来
例に記載されている支持側基板にＤＺ層を除去したＤＺ
ＩＧ基板を用いた貼り合わせＳＯＩ基板の一例を説明す
るための断面構造模式図である。ここで、デバイス活性
層１００ａと支持側基板２００との接合界面２０は、埋
め込み酸化膜１０ａの下面に位置している。図１０は、
図９の貼り合わせＳＯＩ基板の製造プロセスを工程順に
示したものである。支持側基板２００は、二つの主表面
に約１０〜２０ミクロンの厚さでＤＺ層３０が形成され
ている（図１０−（ａ））。ここで、支持基板２００の
一方のＤＺ層を研磨加工により除去する。さらに、化学
的機械的研磨によりＤＺ層の除去された平面を平坦化
し、望ましくは通常のバルク単結晶シリコン基板の鏡面
研磨面と同等の平坦度となるようにする。次に酸化膜１
０を形成した活性層側基板１００を、前記支持側基板２
００と対向させて貼り合わせる（図１０−（ｂ））。基
板接着後に熱処理を行った後、活性層側基板１００を研
削、研磨して薄膜化されたデバイス活性層１００ａを形
成する（図１０−（ｃ））。
板を製造する方法として、たとえば特開平０９−２９３
８４５号公報に、支持側基板のＤＺ層を研磨加工により
除去してから活性層側基板と貼り合わせる方法が開示さ
れている（以下、第１の従来例）。図９は、第１の従来
例に記載されている支持側基板にＤＺ層を除去したＤＺ
ＩＧ基板を用いた貼り合わせＳＯＩ基板の一例を説明す
るための断面構造模式図である。ここで、デバイス活性
層１００ａと支持側基板２００との接合界面２０は、埋
め込み酸化膜１０ａの下面に位置している。図１０は、
図９の貼り合わせＳＯＩ基板の製造プロセスを工程順に
示したものである。支持側基板２００は、二つの主表面
に約１０〜２０ミクロンの厚さでＤＺ層３０が形成され
ている（図１０−（ａ））。ここで、支持基板２００の
一方のＤＺ層を研磨加工により除去する。さらに、化学
的機械的研磨によりＤＺ層の除去された平面を平坦化
し、望ましくは通常のバルク単結晶シリコン基板の鏡面
研磨面と同等の平坦度となるようにする。次に酸化膜１
０を形成した活性層側基板１００を、前記支持側基板２
００と対向させて貼り合わせる（図１０−（ｂ））。基
板接着後に熱処理を行った後、活性層側基板１００を研
削、研磨して薄膜化されたデバイス活性層１００ａを形
成する（図１０−（ｃ））。
【０００５】しかし、前記の製造方法では、貼り合わせ
前に支持側基板のＩＧ熱処理と、ＤＺ層除去のための加
工が必要である。また、ＤＺ層除去加工においては、支
持側基板の表面を貼り合わせに必要な平坦度となるまで
再研磨しなければならない。このように、ＤＺ層のない
ＳＯＩ基板を既存のＤＺＩＧ基板を用いて形成する方法
では、貼り合わせ前の支持側基板に予めＩＧ熱処理を施
す必要があり、製造工程の追加による基板製造コストが
高くなるという欠点があった。
前に支持側基板のＩＧ熱処理と、ＤＺ層除去のための加
工が必要である。また、ＤＺ層除去加工においては、支
持側基板の表面を貼り合わせに必要な平坦度となるまで
再研磨しなければならない。このように、ＤＺ層のない
ＳＯＩ基板を既存のＤＺＩＧ基板を用いて形成する方法
では、貼り合わせ前の支持側基板に予めＩＧ熱処理を施
す必要があり、製造工程の追加による基板製造コストが
高くなるという欠点があった。
【０００６】デバイス活性層に近接した位置にゲッタリ
ングサイトを設ける方法として、多結晶シリコン層を貼
り合わせ界面に形成する方法がある。これは、多結晶シ
リコン層に含まれる結晶粒界や、多結晶シリコンの結晶
中に含まれる欠陥をゲッタリングサイトとして利用する
ものである。たとえば特開平８−６４７９０公報に開示
されているＳＯＩ基板は、多結晶シリコン層を挟んで活
性層側、支持側双方の基板を貼り合わせている。前記公
報を参考にした貼り合わせＳＯＩ基板の一例（以下、第
２の従来例）の断面構造模式図を図１１に示す。ここに
説明する第２の従来例は、主に高出力の横形パワーＭＯ
ＳＦＥＴをはじめとするパワーデバイスと、前記パワー
デバイスの保護回路や制御回路等の機能を持たせた低耐
圧のＣＭＯＳ回路等を一つの半導体基板上に混載させた
ＩＰＤ（ＩｎｔｅｌｌｉｇｅｎｔＰｏｗｅｒ Ｄｅｖｉ
ｃｅｓ）に用いられる貼り合わせＳＯＩ基板である。こ
の基板は、埋め込み酸化膜がパターン化されており、前
記の二種類のデバイスを相互に誘電体分離された構造を
有している。
ングサイトを設ける方法として、多結晶シリコン層を貼
り合わせ界面に形成する方法がある。これは、多結晶シ
リコン層に含まれる結晶粒界や、多結晶シリコンの結晶
中に含まれる欠陥をゲッタリングサイトとして利用する
ものである。たとえば特開平８−６４７９０公報に開示
されているＳＯＩ基板は、多結晶シリコン層を挟んで活
性層側、支持側双方の基板を貼り合わせている。前記公
報を参考にした貼り合わせＳＯＩ基板の一例（以下、第
２の従来例）の断面構造模式図を図１１に示す。ここに
説明する第２の従来例は、主に高出力の横形パワーＭＯ
ＳＦＥＴをはじめとするパワーデバイスと、前記パワー
デバイスの保護回路や制御回路等の機能を持たせた低耐
圧のＣＭＯＳ回路等を一つの半導体基板上に混載させた
ＩＰＤ（ＩｎｔｅｌｌｉｇｅｎｔＰｏｗｅｒ Ｄｅｖｉ
ｃｅｓ）に用いられる貼り合わせＳＯＩ基板である。こ
の基板は、埋め込み酸化膜がパターン化されており、前
記の二種類のデバイスを相互に誘電体分離された構造を
有している。
【０００７】以下、図１１を用いて第２の従来例を説明
する。活性層側基板１００の一主面には埋め込み酸化膜
１０ａが所定のパターンで部分的に複数形成されてい
る。活性層側基板１００は１〜１０ミクロンの厚さまで
薄膜化され、前記埋め込み酸化膜１０ａの敷設されてい
る領域とされていない領域を、トレンチによって素子領
域Ａ（１００Ｂ）および素子領域Ｂ（１００Ａ）に誘電
体分離されている。前記埋め込み酸化膜１０ａの下面に
は約１〜２ミクロンの厚さの多結晶シリコン層７０が形
成されており、支持側基板２００の一主面と接合されて
いる。素子領域Ａには、たとえばソース−ドレイン間耐
圧（ＢＶｄｓ）１００〜２００Ｖの横形パワーＭＯＳＦ
ＥＴ素子が形成され、一方、素子領域ＢにはＣＭＯＳ集
積回路素子が形成される。この場合、デバイス動作の観
点で、素子領域中の汚染物質に対して著しく影響を受け
るのはＣＭＯＳ集積回路素子である。なぜなら、パワー
ＭＯＳＦＥＴ素子に比べてデバイス動作電圧が低く、よ
り低い接合リーク特性を要求されるからである。また、
素子の微細化が進められているので、汚染物質濃度の許
容上限が低いという問題もある。このため汚染物質のゲ
ッタリングは、ＣＭＯＳ集積回路素子により必要な技術
であるといえる。
する。活性層側基板１００の一主面には埋め込み酸化膜
１０ａが所定のパターンで部分的に複数形成されてい
る。活性層側基板１００は１〜１０ミクロンの厚さまで
薄膜化され、前記埋め込み酸化膜１０ａの敷設されてい
る領域とされていない領域を、トレンチによって素子領
域Ａ（１００Ｂ）および素子領域Ｂ（１００Ａ）に誘電
体分離されている。前記埋め込み酸化膜１０ａの下面に
は約１〜２ミクロンの厚さの多結晶シリコン層７０が形
成されており、支持側基板２００の一主面と接合されて
いる。素子領域Ａには、たとえばソース−ドレイン間耐
圧（ＢＶｄｓ）１００〜２００Ｖの横形パワーＭＯＳＦ
ＥＴ素子が形成され、一方、素子領域ＢにはＣＭＯＳ集
積回路素子が形成される。この場合、デバイス動作の観
点で、素子領域中の汚染物質に対して著しく影響を受け
るのはＣＭＯＳ集積回路素子である。なぜなら、パワー
ＭＯＳＦＥＴ素子に比べてデバイス動作電圧が低く、よ
り低い接合リーク特性を要求されるからである。また、
素子の微細化が進められているので、汚染物質濃度の許
容上限が低いという問題もある。このため汚染物質のゲ
ッタリングは、ＣＭＯＳ集積回路素子により必要な技術
であるといえる。
【０００８】第２の従来例では、多結晶シリコン層がゲ
ッタリングサイトとして機能する。前記したＣＭＯＳ集
積回路素子の形成される素子領域Ｂの下部は、埋め込み
酸化膜がなく、直接多結晶シリコン層７０と接続してい
る。このため、デバイス形成工程で素子領域Ｂ１００Ａ
に取り込まれた汚染物質は多結晶シリコン層に捕獲され
る。
ッタリングサイトとして機能する。前記したＣＭＯＳ集
積回路素子の形成される素子領域Ｂの下部は、埋め込み
酸化膜がなく、直接多結晶シリコン層７０と接続してい
る。このため、デバイス形成工程で素子領域Ｂ１００Ａ
に取り込まれた汚染物質は多結晶シリコン層に捕獲され
る。
【０００９】上記した多結晶シリコン層７０は、通常基
板の裏面に成膜された多結晶シリコン層のようなＥＧ膜
（Ｅｘｔｒｉｎｓｉｃ Ｇｅｔｔｅｒｉｎｇ）と異な
り、基板の内部に挟まれている。特に、支持側基板２０
０との接合界面はごく薄い酸化膜を介して接合されてい
るか、あるいは支持側基板２００と直接接合されている
ので、デバイス形成工程で高温または長時間の熱処理が
かかると多結晶シリコン層中の結晶の再配列が起こり、
結晶の配向性の変化や結晶粒径の増大の可能性がある。
このため、前記のような多結晶シリコン層の結晶粒の変
化によって、汚染物質の捕獲効率の低下や一度捕獲した
汚染物質の再放出などを引き起こすことが危惧される。
板の裏面に成膜された多結晶シリコン層のようなＥＧ膜
（Ｅｘｔｒｉｎｓｉｃ Ｇｅｔｔｅｒｉｎｇ）と異な
り、基板の内部に挟まれている。特に、支持側基板２０
０との接合界面はごく薄い酸化膜を介して接合されてい
るか、あるいは支持側基板２００と直接接合されている
ので、デバイス形成工程で高温または長時間の熱処理が
かかると多結晶シリコン層中の結晶の再配列が起こり、
結晶の配向性の変化や結晶粒径の増大の可能性がある。
このため、前記のような多結晶シリコン層の結晶粒の変
化によって、汚染物質の捕獲効率の低下や一度捕獲した
汚染物質の再放出などを引き起こすことが危惧される。
【００１０】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、効率よく汚染物質
を捕獲すると共に、ＳＯＩ基板の製造工程を簡単にした
新規なＳＯＩ基板とその製造方法を提供するものであ
る。
した従来技術の欠点を改良し、特に、効率よく汚染物質
を捕獲すると共に、ＳＯＩ基板の製造工程を簡単にした
新規なＳＯＩ基板とその製造方法を提供するものであ
る。
【００１１】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わるＳ
ＯＩ基板の第１態様は、第１の半導体基板の主面上に絶
縁膜が形成され、この絶縁膜を接合界面として第２の半
導体基板を接合したＳＯＩ基板において、前記第２の半
導体基板は、前記接合界面の近傍まで略一様に高密度の
酸素析出物を含むことを特徴とするものであり、又、第
２態様は、第１の半導体基板の主面上に絶縁膜が形成さ
れ、この絶縁膜を接合界面として第２の半導体基板を接
合したＳＯＩ基板において、前記接合界面に接して微小
欠陥層を形成し、この微小欠陥層をゲッタリングサイト
としたことを特徴とするものであり、又、第３態様は、
第１の半導体基板の主面上に部分的に絶縁膜を形成し、
この絶縁膜を含む面に多結晶シリコン膜を成膜し、この
多結晶シリコン膜と第２の半導体基板とを接合したＳＯ
Ｉ基板において、前記多結晶シリコン層に接して第２の
半導体基板に微小欠陥層を形成し、この微小欠陥層をゲ
ッタリングサイトとしたことを特徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わるＳ
ＯＩ基板の第１態様は、第１の半導体基板の主面上に絶
縁膜が形成され、この絶縁膜を接合界面として第２の半
導体基板を接合したＳＯＩ基板において、前記第２の半
導体基板は、前記接合界面の近傍まで略一様に高密度の
酸素析出物を含むことを特徴とするものであり、又、第
２態様は、第１の半導体基板の主面上に絶縁膜が形成さ
れ、この絶縁膜を接合界面として第２の半導体基板を接
合したＳＯＩ基板において、前記接合界面に接して微小
欠陥層を形成し、この微小欠陥層をゲッタリングサイト
としたことを特徴とするものであり、又、第３態様は、
第１の半導体基板の主面上に部分的に絶縁膜を形成し、
この絶縁膜を含む面に多結晶シリコン膜を成膜し、この
多結晶シリコン膜と第２の半導体基板とを接合したＳＯ
Ｉ基板において、前記多結晶シリコン層に接して第２の
半導体基板に微小欠陥層を形成し、この微小欠陥層をゲ
ッタリングサイトとしたことを特徴とするものである。
【００１２】又、本発明に係るＳＯＩ基板の製造方法の
第１態様は、主面上に絶縁膜が形成された第１の半導体
基板と第２の半導体基板とを接合したＳＯＩ基板の製造
方法において、前記第１の半導体基板の絶縁膜の面と前
記第２の半導体基板とを対向させて保持し貼り合わせる
第１の工程と、熱処理を行い前記貼り合わせを強固なも
のにする第２の工程と、前記第１の半導体基板を研削・
研磨して薄膜化する第３の工程と、前記第２の半導体基
板内にイントリンシックゲッタリングサイトを形成する
ための熱処理を行う第４の工程と、を含むことを特徴と
するものであり、又、第２態様は、前記第４の工程は第
３の工程の後に行われることを特徴とするものであり、
又、第３態様は、前記第４の工程は第２の工程の後に行
われることを特徴とするものであり、又、第４態様は、
主面上に絶縁膜が形成された第１の半導体基板と第２の
半導体基板と接合することにより形成したＳＯＩ基板の
製造方法において、前記第２の半導体基板にイオン注入
する第１の工程と、前記第１の半導体基板の絶縁膜の面
と前記第２の半導体基板の前記イオン注入した面とを対
向させて保持し貼り合わせる第２の工程と、熱処理を行
い前記貼り合わせを強固なものにする第３の工程と、前
記第１の半導体基板を研削・研磨して薄膜化する第４の
工程と、前記第２の半導体基板内にイントリンシックゲ
ッタリングサイトを形成するための熱処理を行う第５の
工程と、を含むことを特徴とするものであり、又、第５
態様は、第１の半導体基板には部分的に絶縁膜が形成さ
れ、前記絶縁膜を含む面に多結晶シリコン膜を成膜した
第１の半導体基板を第２の半導体基板に接合することに
より形成したＳＯＩ基板の製造方法であって、前記第１
の半導体基板の多結晶シリコン膜と前記第２の半導体基
板とを対向させて保持し貼り合わせる第１の工程と、熱
処理を行い前記貼り合わせを強固なものにする第２の工
程と、前記第１の半導体基板を研削・研磨して薄膜化す
る第３の工程と、前記第２の半導体基板内にイントリン
シックゲッタリングサイトを形成するための熱処理を行
う第４の工程と、を含むことを特徴とするものであり、
又、第６態様は、第１の半導体基板には部分的に絶縁膜
が形成され、前記絶縁膜を含む面に多結晶シリコン膜を
成膜した第１の半導体基板を第２の半導体基板に接合す
ることにより形成したＳＯＩ基板の製造方法であって、
前記第２の半導体基板にイオン注入する第１の工程と、
前記第１の半導体基板の多結晶シリコン膜の面と前記第
２の半導体基板の前記イオン注入した面とを対向させて
保持し貼り合わせる第２の工程と、熱処理を行い前記貼
り合わせを強固なものにする第３の工程と、前記第１の
半導体基板を研削・研磨して薄膜化する第４の工程と、
前記第２の半導体基板内にイントリンシックゲッタリン
グサイトを形成するための熱処理を行う第５の工程と、
を含むことを特徴とするものである。
第１態様は、主面上に絶縁膜が形成された第１の半導体
基板と第２の半導体基板とを接合したＳＯＩ基板の製造
方法において、前記第１の半導体基板の絶縁膜の面と前
記第２の半導体基板とを対向させて保持し貼り合わせる
第１の工程と、熱処理を行い前記貼り合わせを強固なも
のにする第２の工程と、前記第１の半導体基板を研削・
研磨して薄膜化する第３の工程と、前記第２の半導体基
板内にイントリンシックゲッタリングサイトを形成する
ための熱処理を行う第４の工程と、を含むことを特徴と
するものであり、又、第２態様は、前記第４の工程は第
３の工程の後に行われることを特徴とするものであり、
又、第３態様は、前記第４の工程は第２の工程の後に行
われることを特徴とするものであり、又、第４態様は、
主面上に絶縁膜が形成された第１の半導体基板と第２の
半導体基板と接合することにより形成したＳＯＩ基板の
製造方法において、前記第２の半導体基板にイオン注入
する第１の工程と、前記第１の半導体基板の絶縁膜の面
と前記第２の半導体基板の前記イオン注入した面とを対
向させて保持し貼り合わせる第２の工程と、熱処理を行
い前記貼り合わせを強固なものにする第３の工程と、前
記第１の半導体基板を研削・研磨して薄膜化する第４の
工程と、前記第２の半導体基板内にイントリンシックゲ
ッタリングサイトを形成するための熱処理を行う第５の
工程と、を含むことを特徴とするものであり、又、第５
態様は、第１の半導体基板には部分的に絶縁膜が形成さ
れ、前記絶縁膜を含む面に多結晶シリコン膜を成膜した
第１の半導体基板を第２の半導体基板に接合することに
より形成したＳＯＩ基板の製造方法であって、前記第１
の半導体基板の多結晶シリコン膜と前記第２の半導体基
板とを対向させて保持し貼り合わせる第１の工程と、熱
処理を行い前記貼り合わせを強固なものにする第２の工
程と、前記第１の半導体基板を研削・研磨して薄膜化す
る第３の工程と、前記第２の半導体基板内にイントリン
シックゲッタリングサイトを形成するための熱処理を行
う第４の工程と、を含むことを特徴とするものであり、
又、第６態様は、第１の半導体基板には部分的に絶縁膜
が形成され、前記絶縁膜を含む面に多結晶シリコン膜を
成膜した第１の半導体基板を第２の半導体基板に接合す
ることにより形成したＳＯＩ基板の製造方法であって、
前記第２の半導体基板にイオン注入する第１の工程と、
前記第１の半導体基板の多結晶シリコン膜の面と前記第
２の半導体基板の前記イオン注入した面とを対向させて
保持し貼り合わせる第２の工程と、熱処理を行い前記貼
り合わせを強固なものにする第３の工程と、前記第１の
半導体基板を研削・研磨して薄膜化する第４の工程と、
前記第２の半導体基板内にイントリンシックゲッタリン
グサイトを形成するための熱処理を行う第５の工程と、
を含むことを特徴とするものである。
【００１３】
【発明の実施の形態】本発明に係るＳＯＩ基板は、第１
の半導体基板の主面上に絶縁膜が形成され、この絶縁膜
を接合界面として第２の半導体基板を接合したＳＯＩ基
板において、前記第２の半導体基板は、前記接合界面の
近傍まで略一様に高密度の酸素析出物を含むように構成
したので、汚染物質を効率よく捕獲することができる。
の半導体基板の主面上に絶縁膜が形成され、この絶縁膜
を接合界面として第２の半導体基板を接合したＳＯＩ基
板において、前記第２の半導体基板は、前記接合界面の
近傍まで略一様に高密度の酸素析出物を含むように構成
したので、汚染物質を効率よく捕獲することができる。
【００１４】
【実施例】以下に、本発明に係わるＳＯＩ基板とその製
造方法の具体例を図面を参照しながら詳細に説明する。 （第１の具体例）図１，２は、本発明に係わるＳＯＩ基
板の具体例の構造を示す図であって、これらの図には、
第１の半導体基板１００の主面上に絶縁膜１０ａが形成
され、この絶縁膜１０ａを接合界面２０として第２の半
導体基板２００を接合したＳＯＩ基板において、前記第
２の半導体基板２００は、前記接合界面の近傍まで略一
様に高密度の酸素析出物４０を含むように構成したＳＯ
Ｉ基板が示されている。
造方法の具体例を図面を参照しながら詳細に説明する。 （第１の具体例）図１，２は、本発明に係わるＳＯＩ基
板の具体例の構造を示す図であって、これらの図には、
第１の半導体基板１００の主面上に絶縁膜１０ａが形成
され、この絶縁膜１０ａを接合界面２０として第２の半
導体基板２００を接合したＳＯＩ基板において、前記第
２の半導体基板２００は、前記接合界面の近傍まで略一
様に高密度の酸素析出物４０を含むように構成したＳＯ
Ｉ基板が示されている。
【００１５】次に本発明を更に詳細に説明する。第１の
単結晶シリコン基板１００は、厚さ１００〜２００ｎｍ
まで薄膜化され、デバイス活性層１００ａとなってい
る。デバイス活性層１００ａの下面には厚さ約１００〜
２００ｎｍの埋め込み酸化膜１０ａがあり、埋め込み酸
化膜１０ａの下面を接合界面２０として、第２の単結晶
シリコン基板２００と接合されている。第２の単結晶シ
リコン基板２００の内部には、ＢＭＤ４０がたとえば１
０5〜１０6 ／ｃｍ3 の密度で、前記接合界面２０の近
傍まで稠密に形成されている。第２の単結晶シリコン基
板２００は、デバイス活性層１００ａおよび埋め込み酸
化膜１０ａを支持している。また、前記ＢＭＤ４０を汚
染物質の捕獲場（ゲッタリングサイト）として機能させ
る。デバイス活性層中の汚染物質は、埋め込み酸化膜１
０ａを通して貼り合わせ界面２０直下の前記ゲッタリン
グサイトに捕獲されるので、デバイス活性層の汚染密度
を常に低く保つことが可能となり、後に形成される半導
体集積回路素子（図示なし）の性能向上、歩留まり向上
に寄与する。
単結晶シリコン基板１００は、厚さ１００〜２００ｎｍ
まで薄膜化され、デバイス活性層１００ａとなってい
る。デバイス活性層１００ａの下面には厚さ約１００〜
２００ｎｍの埋め込み酸化膜１０ａがあり、埋め込み酸
化膜１０ａの下面を接合界面２０として、第２の単結晶
シリコン基板２００と接合されている。第２の単結晶シ
リコン基板２００の内部には、ＢＭＤ４０がたとえば１
０5〜１０6 ／ｃｍ3 の密度で、前記接合界面２０の近
傍まで稠密に形成されている。第２の単結晶シリコン基
板２００は、デバイス活性層１００ａおよび埋め込み酸
化膜１０ａを支持している。また、前記ＢＭＤ４０を汚
染物質の捕獲場（ゲッタリングサイト）として機能させ
る。デバイス活性層中の汚染物質は、埋め込み酸化膜１
０ａを通して貼り合わせ界面２０直下の前記ゲッタリン
グサイトに捕獲されるので、デバイス活性層の汚染密度
を常に低く保つことが可能となり、後に形成される半導
体集積回路素子（図示なし）の性能向上、歩留まり向上
に寄与する。
【００１６】図２は、本発明の第１の具体例における貼
り合わせＳＯＩ基板の製造工程順断面図である。以下、
この図を参照しながら本具体例を説明する。図２（ａ）
に示すように、直径１５０ｍｍ、Ｐ型、面方位（１０
０）、抵抗率が１０〜２０Ωｃｍ、厚さ６００ミクロン
の第１の単結晶シリコン半導体基板１００（以下、活性
層側基板という）、および第２の単結晶シリコン半導体
基板２００（以下、支持側基板という）をそれぞれ用意
する。活性層側基板１００の少なくとも一方の主表面に
は、熱酸化法により酸化膜１０が約１００ｎｍ形成され
ている。一方、支持側基板２００の初期酸素濃度は１３
〜１５×１０17／ｃｍ3 程度とする。支持側基板２００
には、貼り合わせ前の段階で少なくとも酸素析出物形成
のためのＩＧ（Ｉｎｔｒｉｎｓｉｃ Ｇｅｔｔｅｒｉｎ
ｇ）熱処理を行っていない。
り合わせＳＯＩ基板の製造工程順断面図である。以下、
この図を参照しながら本具体例を説明する。図２（ａ）
に示すように、直径１５０ｍｍ、Ｐ型、面方位（１０
０）、抵抗率が１０〜２０Ωｃｍ、厚さ６００ミクロン
の第１の単結晶シリコン半導体基板１００（以下、活性
層側基板という）、および第２の単結晶シリコン半導体
基板２００（以下、支持側基板という）をそれぞれ用意
する。活性層側基板１００の少なくとも一方の主表面に
は、熱酸化法により酸化膜１０が約１００ｎｍ形成され
ている。一方、支持側基板２００の初期酸素濃度は１３
〜１５×１０17／ｃｍ3 程度とする。支持側基板２００
には、貼り合わせ前の段階で少なくとも酸素析出物形成
のためのＩＧ（Ｉｎｔｒｉｎｓｉｃ Ｇｅｔｔｅｒｉｎ
ｇ）熱処理を行っていない。
【００１７】次に、パーティクルなどの浮遊していない
清浄な雰囲気において、支持側基板２００の鏡面研磨さ
れた一主表面と、活性層側基板１００の酸化膜１０の形
成された主表面とを対向させる。前記の二つの基板に形
成されているオリエンテーションフラットまたはノッチ
（図示なし）を一致させるようにして静かに保持した
後、双方の基板の一部を接触させる。次に、接触点を起
点として、基板の未接着領域を徐々に狭めるように接着
を進行させる。接着が終了し、二つの基板が一体化され
た後、Ｎ2 中、１１００℃以上の温度で約２〜３時間の
熱処理を行う。この熱処理は二つの基板の接合を強固な
ものとする（図２（ｂ））とともに、基板中のｇｒｏｗ
ｎ−ｉｎ析出核を一旦消滅させ、均一なサイズ、分布を
持つ析出核の形成を促すことを目的とする。
清浄な雰囲気において、支持側基板２００の鏡面研磨さ
れた一主表面と、活性層側基板１００の酸化膜１０の形
成された主表面とを対向させる。前記の二つの基板に形
成されているオリエンテーションフラットまたはノッチ
（図示なし）を一致させるようにして静かに保持した
後、双方の基板の一部を接触させる。次に、接触点を起
点として、基板の未接着領域を徐々に狭めるように接着
を進行させる。接着が終了し、二つの基板が一体化され
た後、Ｎ2 中、１１００℃以上の温度で約２〜３時間の
熱処理を行う。この熱処理は二つの基板の接合を強固な
ものとする（図２（ｂ））とともに、基板中のｇｒｏｗ
ｎ−ｉｎ析出核を一旦消滅させ、均一なサイズ、分布を
持つ析出核の形成を促すことを目的とする。
【００１８】次に、前記工程で接合され一体化された基
板のうち、活性層側基板１００の接合されていない方の
主表面を研削して単結晶シリコンの薄膜化を行う。活性
層側基板１００の単結晶シリコン層の膜厚が数十ミクロ
ン程度まで薄膜化された後、基板周縁部に残存する幅約
１〜２ｍｍの未接合領域をたとえば水酸化カリウム溶液
等を含む異方性アルカリエッチング、または機械的研削
等の手段により除去する（図示なし）。次に、研削され
た活性層側基板１００の主表面に対して研磨を行い、所
定の膜厚の単結晶シリコン層１００ａ（以下、デバイス
活性層という）を形成する。
板のうち、活性層側基板１００の接合されていない方の
主表面を研削して単結晶シリコンの薄膜化を行う。活性
層側基板１００の単結晶シリコン層の膜厚が数十ミクロ
ン程度まで薄膜化された後、基板周縁部に残存する幅約
１〜２ｍｍの未接合領域をたとえば水酸化カリウム溶液
等を含む異方性アルカリエッチング、または機械的研削
等の手段により除去する（図示なし）。次に、研削され
た活性層側基板１００の主表面に対して研磨を行い、所
定の膜厚の単結晶シリコン層１００ａ（以下、デバイス
活性層という）を形成する。
【００１９】次に、５５０〜８５０℃の温度範囲で数時
間、単一温度または多段階のランピング熱処理を行い、
支持側基板２００の内部に酸素析出核を形成、成長させ
る。このようにして支持側基板２００の断面全体に高密
度の酸素析出物４０（以下ＢＭＤという、ＢＭＤ：Ｂｕ
ｌｋ Ｍｉｃｒｏ Ｄｅｆｅｃｔｓ）を形成する。ＢＭ
Ｄ４０は、基板の貼り合わせ後に行う熱処理により形成
されるため、通常バルク基板に行われるＩＧ熱処理のよ
うな高温熱処理による酸素の外方拡散が起こらない。こ
のため、支持側基板２００の表面近傍に無欠陥層（以下
ＤＺ層、ＤＺ：Ｄｅｎｕｄｅｄ Ｚｏｎｅ）がなく、微
細なＢＭＤ４０が接合界面２０の近傍まで稠密に形成さ
れる（図２（ｃ））。
間、単一温度または多段階のランピング熱処理を行い、
支持側基板２００の内部に酸素析出核を形成、成長させ
る。このようにして支持側基板２００の断面全体に高密
度の酸素析出物４０（以下ＢＭＤという、ＢＭＤ：Ｂｕ
ｌｋ Ｍｉｃｒｏ Ｄｅｆｅｃｔｓ）を形成する。ＢＭ
Ｄ４０は、基板の貼り合わせ後に行う熱処理により形成
されるため、通常バルク基板に行われるＩＧ熱処理のよ
うな高温熱処理による酸素の外方拡散が起こらない。こ
のため、支持側基板２００の表面近傍に無欠陥層（以下
ＤＺ層、ＤＺ：Ｄｅｎｕｄｅｄ Ｚｏｎｅ）がなく、微
細なＢＭＤ４０が接合界面２０の近傍まで稠密に形成さ
れる（図２（ｃ））。
【００２０】前記の基板製造工程の後に、酸素析出物の
分布を均一化し、その成長をさらに促進させるために、
約１０００〜１０５０℃、数〜十数時間程度の熱処理工
程を加えてもよい。また、後のデバイス形成工程で加え
られる各種の熱処理を利用して前記熱処理を代用しても
よい。活性層側基板１００は、前記のように研削、研磨
によって薄膜化されてデバイス活性層１００ａとなる。
そこで、デバイス活性層１００ａを無欠陥層とするため
に、活性層側基板１００の初期酸素濃度を支持側基板２
００のそれと同程度とし、接合前にあらかじめアルゴン
又はＮ2 、１１００℃程度の熱処理を行って、基板表面
近傍の格子間酸素を外方拡散熱処理により除去し、ＤＺ
層を形成したのちに支持側基板と貼り合わせてもよい。
分布を均一化し、その成長をさらに促進させるために、
約１０００〜１０５０℃、数〜十数時間程度の熱処理工
程を加えてもよい。また、後のデバイス形成工程で加え
られる各種の熱処理を利用して前記熱処理を代用しても
よい。活性層側基板１００は、前記のように研削、研磨
によって薄膜化されてデバイス活性層１００ａとなる。
そこで、デバイス活性層１００ａを無欠陥層とするため
に、活性層側基板１００の初期酸素濃度を支持側基板２
００のそれと同程度とし、接合前にあらかじめアルゴン
又はＮ2 、１１００℃程度の熱処理を行って、基板表面
近傍の格子間酸素を外方拡散熱処理により除去し、ＤＺ
層を形成したのちに支持側基板と貼り合わせてもよい。
【００２１】また、本具体例では、酸素析出核形成、成
長のためのランピング熱処理を、活性層側基板１００の
薄膜化加工を実施した後に行っているが、活性層側基板
の薄膜化加工、または前記未接合領域の除去加工の前に
行ってもよい。ただし、この熱処理は、少なくとも貼り
合わせ後の接合強度を向上させるための熱処理を実施し
た後に行う必要がある。
長のためのランピング熱処理を、活性層側基板１００の
薄膜化加工を実施した後に行っているが、活性層側基板
の薄膜化加工、または前記未接合領域の除去加工の前に
行ってもよい。ただし、この熱処理は、少なくとも貼り
合わせ後の接合強度を向上させるための熱処理を実施し
た後に行う必要がある。
【００２２】なお、埋め込み酸化酸１０への厚さとして
は、ゲッタリング効果が得られるようにあまり厚くな
く、形成する必要がある。 （第２の具体例）図３に本発明の第２の具体例による貼
り合わせＳＯＩ基板の断面構造模式図を示す。第１の単
結晶シリコン基板１００は、厚さ１００〜２００ｎｍま
で薄膜化され、デバイス活性層１００ａとなっている。
デバイス活性層１００ａの下面には厚さ約１００〜２０
０ｎｍの埋め込み酸化膜１０ａがあり、埋め込み酸化膜
１０ａの下面を接合界面２０として、第２の単結晶シリ
コン基板２００と接合されている。第２の単結晶シリコ
ン基板２００の接合界面２０の近傍には、微小欠陥層５
０ａが厚さ約０．５〜１ミクロン、たとえば１０5 〜１
０7 ／ｃｍ3 の密度で稠密に形成されている。第２の単
結晶シリコン基板２００は、デバイス活性層１００ａお
よび埋め込み酸化膜１０ａ支持している。また、前記微
小欠陥層５０ａを汚染物質のゲッタリングサイトとして
機能させる。
は、ゲッタリング効果が得られるようにあまり厚くな
く、形成する必要がある。 （第２の具体例）図３に本発明の第２の具体例による貼
り合わせＳＯＩ基板の断面構造模式図を示す。第１の単
結晶シリコン基板１００は、厚さ１００〜２００ｎｍま
で薄膜化され、デバイス活性層１００ａとなっている。
デバイス活性層１００ａの下面には厚さ約１００〜２０
０ｎｍの埋め込み酸化膜１０ａがあり、埋め込み酸化膜
１０ａの下面を接合界面２０として、第２の単結晶シリ
コン基板２００と接合されている。第２の単結晶シリコ
ン基板２００の接合界面２０の近傍には、微小欠陥層５
０ａが厚さ約０．５〜１ミクロン、たとえば１０5 〜１
０7 ／ｃｍ3 の密度で稠密に形成されている。第２の単
結晶シリコン基板２００は、デバイス活性層１００ａお
よび埋め込み酸化膜１０ａ支持している。また、前記微
小欠陥層５０ａを汚染物質のゲッタリングサイトとして
機能させる。
【００２３】図４は、本発明の第２の具体例における貼
り合わせＳＯＩ基板の製造工程順断面図である。以下、
この図を参照しながら本具体例を説明する。図４（ａ）
に示すように、直径１５０ｍｍ、Ｐ型の活性層側基板１
００、および支持側半導体基板２００をそれぞれ用意す
る。活性層側基板１００の少なくとも一方の主表面には
熱酸化法によりシリコン酸化膜１０が約１００ｎｍ形成
されている。一方、支持側基板２００は、初期酸素濃度
が１３〜１５×１０17／ｃｍ3 程度となるように結晶が
引き上げられている。また、支持側基板２００は、貼り
合わせ前に酸素析出物形成のためのＩＧ熱処理は行って
いない。支持側基板２００の鏡面研磨された一主表面に
は、ドース量が約１０15ａｔｏｍｓ／ｃｍ2 以上の硼素
イオン６０がイオン注入されており、基板表面近傍に高
濃度ボロン層５０が形成されている。
り合わせＳＯＩ基板の製造工程順断面図である。以下、
この図を参照しながら本具体例を説明する。図４（ａ）
に示すように、直径１５０ｍｍ、Ｐ型の活性層側基板１
００、および支持側半導体基板２００をそれぞれ用意す
る。活性層側基板１００の少なくとも一方の主表面には
熱酸化法によりシリコン酸化膜１０が約１００ｎｍ形成
されている。一方、支持側基板２００は、初期酸素濃度
が１３〜１５×１０17／ｃｍ3 程度となるように結晶が
引き上げられている。また、支持側基板２００は、貼り
合わせ前に酸素析出物形成のためのＩＧ熱処理は行って
いない。支持側基板２００の鏡面研磨された一主表面に
は、ドース量が約１０15ａｔｏｍｓ／ｃｍ2 以上の硼素
イオン６０がイオン注入されており、基板表面近傍に高
濃度ボロン層５０が形成されている。
【００２４】次に、パーティクルなどの浮遊していない
清浄な雰囲気において、支持側基板２００の高濃度ボロ
ン層５０の形成された主表面と、活性層側基板１００の
酸化膜１０の形成された主表面とを対向させる。第１の
具体例で説明した接着方法を用いて、二つの基板を接着
する。接着が終了し、二つの基板が一体化された後、第
１の具体例と同様な熱処理を行い、二つの基板の接合を
強固なものとする（図４（ｂ））。
清浄な雰囲気において、支持側基板２００の高濃度ボロ
ン層５０の形成された主表面と、活性層側基板１００の
酸化膜１０の形成された主表面とを対向させる。第１の
具体例で説明した接着方法を用いて、二つの基板を接着
する。接着が終了し、二つの基板が一体化された後、第
１の具体例と同様な熱処理を行い、二つの基板の接合を
強固なものとする（図４（ｂ））。
【００２５】活性層側基板の薄膜化加工、基板周縁部の
未接合領域の除去加工は、本発明の第１の具体例で説明
したものに準ずるので省略する。次に、５５０〜８５０
℃、数時間、単一温度または多段階のランピング熱処理
を行って酸素析出核を形成、成長させる。このとき、支
持側基板２００の接合界面２０の近傍に含まれる硼素に
より酸素析出が促進され、接合界面２０の直下に高密度
の微小欠陥層５０ａが形成される（図４（ｃ））。
未接合領域の除去加工は、本発明の第１の具体例で説明
したものに準ずるので省略する。次に、５５０〜８５０
℃、数時間、単一温度または多段階のランピング熱処理
を行って酸素析出核を形成、成長させる。このとき、支
持側基板２００の接合界面２０の近傍に含まれる硼素に
より酸素析出が促進され、接合界面２０の直下に高密度
の微小欠陥層５０ａが形成される（図４（ｃ））。
【００２６】なお、前記したイオン注入される元素は硼
素に限られるものではなく、たとえば燐（Ｐ）、珪素
（Ｓｉ）、あるいはゲルマニウム（Ｇｅ）等を注入して
もよい。また、本具体例では、酸素析出核形成、成長の
ためのランピング熱処理を、活性層側基板１００の薄膜
化加工を実施した後に行っているが、活性層側基板の薄
膜化加工、または前記未接合領域の除去加工の前に行っ
てもよい。 （第３の具体例）図５に本発明の第３の具体例による貼
り合わせＳＯＩ基板の断面構造模式図を示す。活性層側
基板１００は厚さ１００〜２００ｎｍまで薄膜化され、
デバイス活性層１００ａとなっている。デバイス活性層
１００ａの下面には厚さ約１００〜２００ｎｍの埋め込
み酸化膜１０ａが部分的に所定のパターンで形成されて
いる。埋め込み酸化膜１０ａを含むＳｉ／ＳｉＯ2 混在
面上には多結晶シリコン層７０が約１〜２ミクロンの厚
さで形成され、その表面を接合界面２０として、支持側
基板２００と接合されている。支持側基板２００の内部
には、ＢＭＤ４０がたとえば１０5 〜１０7 ／ｃｍ3 の
密度で、前記接合界面２０の近傍まで稠密に形成されて
いる。支持側基板２００は、デバイス活性層１００ａお
よび埋め込み酸化膜１０ａ、多結晶シリコン層７０を支
持している。前記ＢＭＤ４０は、汚染物質のゲッタリン
グサイトとして機能させる。
素に限られるものではなく、たとえば燐（Ｐ）、珪素
（Ｓｉ）、あるいはゲルマニウム（Ｇｅ）等を注入して
もよい。また、本具体例では、酸素析出核形成、成長の
ためのランピング熱処理を、活性層側基板１００の薄膜
化加工を実施した後に行っているが、活性層側基板の薄
膜化加工、または前記未接合領域の除去加工の前に行っ
てもよい。 （第３の具体例）図５に本発明の第３の具体例による貼
り合わせＳＯＩ基板の断面構造模式図を示す。活性層側
基板１００は厚さ１００〜２００ｎｍまで薄膜化され、
デバイス活性層１００ａとなっている。デバイス活性層
１００ａの下面には厚さ約１００〜２００ｎｍの埋め込
み酸化膜１０ａが部分的に所定のパターンで形成されて
いる。埋め込み酸化膜１０ａを含むＳｉ／ＳｉＯ2 混在
面上には多結晶シリコン層７０が約１〜２ミクロンの厚
さで形成され、その表面を接合界面２０として、支持側
基板２００と接合されている。支持側基板２００の内部
には、ＢＭＤ４０がたとえば１０5 〜１０7 ／ｃｍ3 の
密度で、前記接合界面２０の近傍まで稠密に形成されて
いる。支持側基板２００は、デバイス活性層１００ａお
よび埋め込み酸化膜１０ａ、多結晶シリコン層７０を支
持している。前記ＢＭＤ４０は、汚染物質のゲッタリン
グサイトとして機能させる。
【００２７】図６は本発明の第３の具体例における製造
工程順断面図である。以下、この図を参照しながら本具
体例を説明する。図６（ａ）に示すように、直径１５０
ｍｍ、Ｐ型、抵抗率が１０〜２０Ωｃｍの活性層側基板
１００、および支持側基板２００をそれぞれ用意する。
活性層側基板１００の一方の主表面には、酸化膜１０が
部分的に所定のパターンで形成されている。酸化膜の厚
さは１００〜１０００ｎｍとし、ＬＯＣＯＳ酸化法等で
形成する。次に、酸化膜１０の部分的に形成されている
Ｓｉ／ＳｉＯ2 混在面上に多結晶シリコン層７０を約２
〜４ミクロン成膜する。多結晶シリコン成膜前に、必要
に応じて混在面の平坦化研磨を行ってもよい。多結晶シ
リコン層７０は、あらかじめ燐などの不純物を含んだ反
応ガスを用いて成膜してもよい。そののち多結晶シリコ
ン層７０の表面を約１〜２ミクロンの厚さまで研磨によ
り除去し、その表面を平坦化する。
工程順断面図である。以下、この図を参照しながら本具
体例を説明する。図６（ａ）に示すように、直径１５０
ｍｍ、Ｐ型、抵抗率が１０〜２０Ωｃｍの活性層側基板
１００、および支持側基板２００をそれぞれ用意する。
活性層側基板１００の一方の主表面には、酸化膜１０が
部分的に所定のパターンで形成されている。酸化膜の厚
さは１００〜１０００ｎｍとし、ＬＯＣＯＳ酸化法等で
形成する。次に、酸化膜１０の部分的に形成されている
Ｓｉ／ＳｉＯ2 混在面上に多結晶シリコン層７０を約２
〜４ミクロン成膜する。多結晶シリコン成膜前に、必要
に応じて混在面の平坦化研磨を行ってもよい。多結晶シ
リコン層７０は、あらかじめ燐などの不純物を含んだ反
応ガスを用いて成膜してもよい。そののち多結晶シリコ
ン層７０の表面を約１〜２ミクロンの厚さまで研磨によ
り除去し、その表面を平坦化する。
【００２８】一方、支持側基板２００の初期酸素濃度は
１３〜１５×１０17／ｃｍ3 程度とする。支持側基板２
００には、貼り合わせ前の段階で少なくとも酸素析出物
形成のためのＩＧ熱処理を行っていない。次に、パーテ
ィクルなどの浮遊していない清浄な雰囲気において、支
持側基板２００の鏡面研磨された一主表面と、活性層側
基板１００の多結晶シリコン層７０の研磨された表面と
を対向させる。前記した方法で、二つの基板の接着を行
う。接着が終了し、二つの基板が一体化された後、第１
の実施例と同様の熱処理を行い、二つの基板の接合を強
固なものとする（図６（ｂ））。
１３〜１５×１０17／ｃｍ3 程度とする。支持側基板２
００には、貼り合わせ前の段階で少なくとも酸素析出物
形成のためのＩＧ熱処理を行っていない。次に、パーテ
ィクルなどの浮遊していない清浄な雰囲気において、支
持側基板２００の鏡面研磨された一主表面と、活性層側
基板１００の多結晶シリコン層７０の研磨された表面と
を対向させる。前記した方法で、二つの基板の接着を行
う。接着が終了し、二つの基板が一体化された後、第１
の実施例と同様の熱処理を行い、二つの基板の接合を強
固なものとする（図６（ｂ））。
【００２９】活性層側基板の薄膜化加工、基板周縁部の
未接合領域の除去加工は、本発明の第１の具体例で説明
したものに準ずるので省略する。次に、第１の具体例で
説明した条件を用いて支持側基板２００の内部に酸素析
出核を形成、成長させる。このようにして支持側基板２
００の断面全体に高密度のＢＭＤ４０を形成する。ＢＭ
Ｄ４０は、基板の貼り合わせ後に行う熱処理により形成
されるため、通常基板におけるＩＧ熱処理のような高温
熱処理による酸素の外方拡散がない。このため、支持側
基板２００の接合界面２０の近傍にＤＺ層がなく、微細
なＢＭＤ４０が接合界面２０の近傍まで稠密に形成され
る（図６（ｃ））。 （第４の具体例）図７に本発明の第４の具体例による貼
り合わせＳＯＩ基板の断面構造模式図を示す。活性層側
基板１００は、厚さ１００〜２００ｎｍまで薄膜化さ
れ、デバイス活性層１００ａとなっている。デバイス活
性層１００ａの下面には厚さ約１００〜２００ｎｍの埋
め込み酸化膜１０ａが部分的に所定のパターンで形成さ
れている。埋め込み酸化膜１０ａを含むＳｉ／ＳｉＯ2
混在面上には、多結晶シリコン層７０が約１〜２ミクロ
ンの厚さで形成され、その表面を接合界面として支持側
基板２００と接合されている。支持側基板２００の接合
界面２０の近傍には、微小欠陥層５０ａがたとえば１０
5 〜１０7 ／ｃｍ3 の密度で稠密に形成されている。支
持側基板２００は、デバイス活性層１００ａおよび埋め
込み酸化膜１０ａを支持している。また、微小欠陥層５
０ａを汚染物質のゲッタリングサイトとして機能させ
る。
未接合領域の除去加工は、本発明の第１の具体例で説明
したものに準ずるので省略する。次に、第１の具体例で
説明した条件を用いて支持側基板２００の内部に酸素析
出核を形成、成長させる。このようにして支持側基板２
００の断面全体に高密度のＢＭＤ４０を形成する。ＢＭ
Ｄ４０は、基板の貼り合わせ後に行う熱処理により形成
されるため、通常基板におけるＩＧ熱処理のような高温
熱処理による酸素の外方拡散がない。このため、支持側
基板２００の接合界面２０の近傍にＤＺ層がなく、微細
なＢＭＤ４０が接合界面２０の近傍まで稠密に形成され
る（図６（ｃ））。 （第４の具体例）図７に本発明の第４の具体例による貼
り合わせＳＯＩ基板の断面構造模式図を示す。活性層側
基板１００は、厚さ１００〜２００ｎｍまで薄膜化さ
れ、デバイス活性層１００ａとなっている。デバイス活
性層１００ａの下面には厚さ約１００〜２００ｎｍの埋
め込み酸化膜１０ａが部分的に所定のパターンで形成さ
れている。埋め込み酸化膜１０ａを含むＳｉ／ＳｉＯ2
混在面上には、多結晶シリコン層７０が約１〜２ミクロ
ンの厚さで形成され、その表面を接合界面として支持側
基板２００と接合されている。支持側基板２００の接合
界面２０の近傍には、微小欠陥層５０ａがたとえば１０
5 〜１０7 ／ｃｍ3 の密度で稠密に形成されている。支
持側基板２００は、デバイス活性層１００ａおよび埋め
込み酸化膜１０ａを支持している。また、微小欠陥層５
０ａを汚染物質のゲッタリングサイトとして機能させ
る。
【００３０】図８は本発明の第４の具体例による製造工
程順断面図である。以下、この図を参照しながら本具体
例を説明する。図８（ａ）に示すように、直径１５０ｍ
ｍ、Ｐ型の活性層側基板１００、および支持側基板２０
０をそれぞれ用意する。酸化膜１０、多結晶シリコン層
７０を前記第３の具体例で説明した方法で形成する。一
方、支持側基板２００は、初期酸素濃度が１３〜１５×
１０17／ｃｍ3 程度となるように結晶が引き上げられて
いる。また、支持側基板２００は、貼り合わせ前に酸素
析出物形成のためのＩＧ熱処理は行っていない。さら
に、図８（ｂ）に示すように、支持側基板２００の鏡面
研磨された一主表面には、ドース量が約１０15ａｔｏｍ
ｓ／ｃｍ2 以上の硼素イオン６０がイオン注入されてお
り、基板表面近傍に高濃度ボロン層５０が形成されてい
る。
程順断面図である。以下、この図を参照しながら本具体
例を説明する。図８（ａ）に示すように、直径１５０ｍ
ｍ、Ｐ型の活性層側基板１００、および支持側基板２０
０をそれぞれ用意する。酸化膜１０、多結晶シリコン層
７０を前記第３の具体例で説明した方法で形成する。一
方、支持側基板２００は、初期酸素濃度が１３〜１５×
１０17／ｃｍ3 程度となるように結晶が引き上げられて
いる。また、支持側基板２００は、貼り合わせ前に酸素
析出物形成のためのＩＧ熱処理は行っていない。さら
に、図８（ｂ）に示すように、支持側基板２００の鏡面
研磨された一主表面には、ドース量が約１０15ａｔｏｍ
ｓ／ｃｍ2 以上の硼素イオン６０がイオン注入されてお
り、基板表面近傍に高濃度ボロン層５０が形成されてい
る。
【００３１】次に、パーティクルなどの浮遊していない
清浄な雰囲気において、支持側基板２００の高濃度ボロ
ン層５０の形成された主表面と、活性層側基板２００の
多結晶シリコン層７０の研磨された表面とを対向させ
る。前記二つの基板に形成されているオリエンテーショ
ンフラットまたはノッチを一致させるようにして静かに
保持したのち、双方の基板の一部を接触させる（図示な
し）。次に、接触点を起点として、基板の未接着領域を
徐々に狭めるように接着を進行させる。接着が終了し、
二つの基板が一体化された後、第１の具体例と同様の熱
処理を行い、二つの基板の接合を強固なものとする（図
８（ｃ））。
清浄な雰囲気において、支持側基板２００の高濃度ボロ
ン層５０の形成された主表面と、活性層側基板２００の
多結晶シリコン層７０の研磨された表面とを対向させ
る。前記二つの基板に形成されているオリエンテーショ
ンフラットまたはノッチを一致させるようにして静かに
保持したのち、双方の基板の一部を接触させる（図示な
し）。次に、接触点を起点として、基板の未接着領域を
徐々に狭めるように接着を進行させる。接着が終了し、
二つの基板が一体化された後、第１の具体例と同様の熱
処理を行い、二つの基板の接合を強固なものとする（図
８（ｃ））。
【００３２】活性層側基板１００の薄膜化加工、基板周
縁部の未接合領域の除去加工は、本発明の第１の具体例
で説明したものに準ずるので省略する。次に、第１の具
体例で説明した条件を用いて支持側基板２００の内部に
酸素析出核を形成、成長させる。このとき、支持側基板
２００の接合界面２０の近傍に含まれる硼素により酸素
析出が促進され、接合界面２０の直下に高密度の微小欠
陥層５０ａが形成される（図８（ｄ））。
縁部の未接合領域の除去加工は、本発明の第１の具体例
で説明したものに準ずるので省略する。次に、第１の具
体例で説明した条件を用いて支持側基板２００の内部に
酸素析出核を形成、成長させる。このとき、支持側基板
２００の接合界面２０の近傍に含まれる硼素により酸素
析出が促進され、接合界面２０の直下に高密度の微小欠
陥層５０ａが形成される（図８（ｄ））。
【００３３】
【発明の効果】本発明は上述のように構成したので、支
持側基板に形成したＢＭＤのゲッタリング効果により、
デバイス活性層内部の汚染物質を除去することができ
る。さらに、前記ＢＭＤはＤＺ層を挟むことなく接合界
面近傍まで形成されており、デバイス活性層に近接して
いるので、高い効率で汚染物質を捕獲することができ
る。
持側基板に形成したＢＭＤのゲッタリング効果により、
デバイス活性層内部の汚染物質を除去することができ
る。さらに、前記ＢＭＤはＤＺ層を挟むことなく接合界
面近傍まで形成されており、デバイス活性層に近接して
いるので、高い効率で汚染物質を捕獲することができ
る。
【００３４】また、従来例で示した支持側基板のＤＺ層
の除去する加工工程が不要であり、加えて貼り合わせ前
の支持側基板のＩＧ熱処理も不要である。このため、貼
り合わせＳＯＩ基板の製造工程が簡単になり、基板製造
コストをより低く抑えることができる。支持側基板のゲ
ッタリング効果により、多結晶シリコン層の汚染物質の
捕獲効率の低下や、前記多結晶シリコン層からの汚染物
質の再放出に起因するデバイス活性層の再汚染の恐れが
なく、常に高いゲッタリング能力を維持できる。
の除去する加工工程が不要であり、加えて貼り合わせ前
の支持側基板のＩＧ熱処理も不要である。このため、貼
り合わせＳＯＩ基板の製造工程が簡単になり、基板製造
コストをより低く抑えることができる。支持側基板のゲ
ッタリング効果により、多結晶シリコン層の汚染物質の
捕獲効率の低下や、前記多結晶シリコン層からの汚染物
質の再放出に起因するデバイス活性層の再汚染の恐れが
なく、常に高いゲッタリング能力を維持できる。
【００３５】又、第３の具体例のデバイス活性層のう
ち、特に多結晶シリコン層を介して直接支持側基板と接
合されている領域（ＣＭＯＳ集積回路素子の形成された
領域）の汚染物質を効果的に除去することができる。
ち、特に多結晶シリコン層を介して直接支持側基板と接
合されている領域（ＣＭＯＳ集積回路素子の形成された
領域）の汚染物質を効果的に除去することができる。
【図１】本発明に係るＳＯＩ基板の第１の具体例の断面
図である。
図である。
【図２】第１の具体例の製造工程を説明する図である。
【図３】本発明に係るＳＯＩ基板の第２の具体例の断面
図である。
図である。
【図４】第２の具体例の製造工程を説明する図である。
【図５】本発明に係るＳＯＩ基板の第３の具体例の断面
図である。
図である。
【図６】第３の具体例の製造工程を説明する図である。
【図７】本発明に係るＳＯＩ基板の第４の具体例の断面
図である。
図である。
【図８】第４の具体例の製造工程を説明する図である。
【図９】第１の従来例の断面図である。
【図１０】図９の製造工程を説明する図である。
【図１１】第２の従来例の断面図である。
１０ 酸化膜 １０ａ 酸化膜 ２０ 貼り合わせ界面 ４０ 酸素析出物 ５０ 高濃度ボロン層 ５０ａ 微小欠陥層 ６０ 硼素イオン ７０ 多結晶シリコン層 １００ 活性層側基板 １００ａ デバイス活性層 ２００ 支持側基板
Claims (9)
- 【請求項１】 第１の半導体基板の主面上に絶縁膜が形
成され、この絶縁膜を接合界面として第２の半導体基板
を接合したＳＯＩ基板において、 前記第２の半導体基板は、前記接合界面の近傍まで略一
様に高密度の酸素析出物を含むことを特徴とするＳＯＩ
基板。 - 【請求項２】 第１の半導体基板の主面上に絶縁膜が形
成され、この絶縁膜を接合界面として第２の半導体基板
を接合したＳＯＩ基板において、 前記接合界面に接して微小欠陥層を形成し、この微小欠
陥層をゲッタリングサイトとしたことを特徴とするＳＯ
Ｉ基板。 - 【請求項３】 第１の半導体基板の主面上に部分的に絶
縁膜を形成し、この絶縁膜を含む面に多結晶シリコン膜
を成膜し、この多結晶シリコン膜と第２の半導体基板と
を接合したＳＯＩ基板において、 前記多結晶シリコン層に接して第２の半導体基板に微小
欠陥層を形成し、この微小欠陥層をゲッタリングサイト
としたことを特徴とするＳＯＩ基板。 - 【請求項４】 主面上に絶縁膜が形成された第１の半導
体基板と第２の半導体基板とを接合したＳＯＩ基板の製
造方法において、 前記第１の半導体基板の絶縁膜の面と前記第２の半導体
基板とを対向させて保持し貼り合わせる第１の工程と、 熱処理を行い前記貼り合わせを強固なものにする第２の
工程と、 前記第１の半導体基板を研削・研磨して薄膜化する第３
の工程と、 前記第２の半導体基板内にイントリンシックゲッタリン
グサイトを形成するための熱処理を行う第４の工程と、 を含むことを特徴とするＳＯＩ基板の製造方法。 - 【請求項５】 前記第４の工程は第３の工程の後に行わ
れることを特徴とする請求項４記載のＳＯＩ基板の製造
方法。 - 【請求項６】 前記第４の工程は第２の工程の後に行わ
れることを特徴とする請求項４記載のＳＯＩ基板の製造
方法。 - 【請求項７】 主面上に絶縁膜が形成された第１の半導
体基板と第２の半導体基板と接合することにより形成し
たＳＯＩ基板の製造方法において、 前記第２の半導体基板にイオン注入する第１の工程と、 前記第１の半導体基板の絶縁膜の面と前記第２の半導体
基板の前記イオン注入した面とを対向させて保持し貼り
合わせる第２の工程と、 熱処理を行い前記貼り合わせを強固なものにする第３の
工程と、 前記第１の半導体基板を研削・研磨して薄膜化する第４
の工程と、 前記第２の半導体基板内にイントリンシックゲッタリン
グサイトを形成するための熱処理を行う第５の工程と、 を含むことを特徴とするＳＯＩ基板の製造方法。 - 【請求項８】 第１の半導体基板には部分的に絶縁膜が
形成され、前記絶縁膜を含む面に多結晶シリコン膜を成
膜した第１の半導体基板を第２の半導体基板に接合する
ことにより形成したＳＯＩ基板の製造方法であって、 前記第１の半導体基板の多結晶シリコン膜と前記第２の
半導体基板とを対向させて保持し貼り合わせる第１の工
程と、 熱処理を行い前記貼り合わせを強固なものにする第２の
工程と、 前記第１の半導体基板を研削・研磨して薄膜化する第３
の工程と、 前記第２の半導体基板内にイントリンシックゲッタリン
グサイトを形成するための熱処理を行う第４の工程と、 を含むことを特徴とするＳＯＩ基板の製造方法。 - 【請求項９】 第１の半導体基板には部分的に絶縁膜が
形成され、前記絶縁膜を含む面に多結晶シリコン膜を成
膜した第１の半導体基板を第２の半導体基板に接合する
ことにより形成したＳＯＩ基板の製造方法であって、 前記第２の半導体基板にイオン注入する第１の工程と、 前記第１の半導体基板の多結晶シリコン膜の面と前記第
２の半導体基板の前記イオン注入した面とを対向させて
保持し貼り合わせる第２の工程と、 熱処理を行い前記貼り合わせを強固なものにする第３の
工程と、 前記第１の半導体基板を研削・研磨して薄膜化する第４
の工程と、 前記第２の半導体基板内にイントリンシックゲッタリン
グサイトを形成するための熱処理を行う第５の工程と、 を含むことを特徴とするＳＯＩ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12986498A JPH11330437A (ja) | 1998-05-13 | 1998-05-13 | Ｓｏｉ基板とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12986498A JPH11330437A (ja) | 1998-05-13 | 1998-05-13 | Ｓｏｉ基板とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330437A true JPH11330437A (ja) | 1999-11-30 |
Family
ID=15020175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12986498A Pending JPH11330437A (ja) | 1998-05-13 | 1998-05-13 | Ｓｏｉ基板とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11330437A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004363495A (ja) * | 2003-06-06 | 2004-12-24 | Toshiba Corp | 半導体基板 |
| JP2006066913A (ja) * | 2004-08-26 | 2006-03-09 | Siltronic Ag | 低いＷａｒｐ及びＢｏｗを示す層構造を有する半導体ウェハ並びにその製造方法 |
| JP2006080461A (ja) * | 2004-09-13 | 2006-03-23 | Shin Etsu Handotai Co Ltd | Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ |
| WO2006030699A1 (ja) * | 2004-09-13 | 2006-03-23 | Shin-Etsu Handotai Co., Ltd. | Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ |
| JP2006086305A (ja) * | 2004-09-15 | 2006-03-30 | Shin Etsu Handotai Co Ltd | Ｓｏｉウェーハの製造方法 |
| JP2012196711A (ja) * | 2011-02-09 | 2012-10-18 | Sumitomo Electric Ind Ltd | レーザ加工方法 |
| JP2013055353A (ja) * | 2006-04-24 | 2013-03-21 | Shin Etsu Handotai Co Ltd | Ｓｏｉウエーハの製造方法 |
-
1998
- 1998-05-13 JP JP12986498A patent/JPH11330437A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004363495A (ja) * | 2003-06-06 | 2004-12-24 | Toshiba Corp | 半導体基板 |
| JP2006066913A (ja) * | 2004-08-26 | 2006-03-09 | Siltronic Ag | 低いＷａｒｐ及びＢｏｗを示す層構造を有する半導体ウェハ並びにその製造方法 |
| US7820549B2 (en) | 2004-08-26 | 2010-10-26 | Siltronic Ag | Layered semiconductor wafer with low warp and bow, and process for producing it |
| JP2006080461A (ja) * | 2004-09-13 | 2006-03-23 | Shin Etsu Handotai Co Ltd | Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ |
| WO2006030699A1 (ja) * | 2004-09-13 | 2006-03-23 | Shin-Etsu Handotai Co., Ltd. | Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ |
| JP2006086305A (ja) * | 2004-09-15 | 2006-03-30 | Shin Etsu Handotai Co Ltd | Ｓｏｉウェーハの製造方法 |
| JP4696510B2 (ja) * | 2004-09-15 | 2011-06-08 | 信越半導体株式会社 | Ｓｏｉウェーハの製造方法 |
| JP2013055353A (ja) * | 2006-04-24 | 2013-03-21 | Shin Etsu Handotai Co Ltd | Ｓｏｉウエーハの製造方法 |
| JP2012196711A (ja) * | 2011-02-09 | 2012-10-18 | Sumitomo Electric Ind Ltd | レーザ加工方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010814 |