TWI401686B - 記憶體單元程式化 - Google Patents

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Description

記憶體單元程式化
本揭示案大體上係關於半導體記憶體裝置，且更具體言之，在一或多個實施例中係關於具有非揮發性多級記憶體單元之記憶體裝置。
通常提供記憶體裝置作為電腦或其他電子裝置中之內部半導體積體電路。存在許多不同類型之記憶體，其中包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)及快閃記憶體。
利用快閃記憶體裝置作為寬闊範圍之電子應用的非揮發性記憶體。快閃記憶體裝置通常使用允許高記憶密度、高可靠性及低功率消耗之單電晶體記憶體單元。
快閃記憶體之用途包括個人電腦之記憶體、個人數位助理(PDA)、數位相機及蜂巢式電話。程式碼及系統資料(諸如基本輸入/輸出系統(BIOS))通常儲存在快閃記憶體裝置中。此資訊可尤其用於個人電腦系統中。
兩種常見類型之快閃記憶體陣列架構為"反及(NAND)"及"反或(NOR)"架構，其由於各自之基本記憶體單元組態的邏輯排列形式而得名。在NOR陣列架構中，通常在矩陣中排列記憶體陣列之浮動閘極記憶體單元。陣列矩陣之每一浮動閘極記憶體單元之閘極通常由列耦接至列選擇線，且其汲極耦接至行感測線。NOR架構浮動閘極記憶體陣列由列解碼器存取，該列解碼器藉由選擇耦接至浮動閘極記憶體單元之閘極之列選擇線而啟動浮動閘極記憶體單元之列。視特定單元在程式化狀態還是擦除狀態中而定，該列選定之記憶體單元接著藉由使得不同電流流動而將其資料值置於行感測線上。
NAND陣列架構在矩陣中排列其浮動閘極記憶體單元之陣列以使得陣列之每一浮動閘極記憶體單元之閘極由列耦接至列選擇線。然而，每一記憶體單元不直接由其汲極耦接至行感測線。實情為，陣列之記憶體單元在源極線與行感測線之間源極至汲極地串聯耦接在一起。
可將NAND陣列架構中之記憶體單元程式化至所要的狀態。亦即，電荷可置於記憶體單元之浮動閘極上或自記憶體單元之浮動閘極移除以將單元置於若干儲存狀態中。舉例而言，單級單元(SLC)可表示兩個二進位狀態，例如，1或0。快閃記憶體單元亦可儲存兩個以上二進位狀態，例如，1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110及1110。可將此等單元稱作多狀態記憶體單元、多位元單元或多。級單元(MLC)。由於每一單元可儲存一個以上數元，例如，一個以上二進位位元，因此MLC可在不增大記憶體單元之數目的情況下，允許製造較高密度之記憶體。MLC可具有一個以上程式化狀態。舉例而言，一能夠儲存四個位元之單元可具有十六個不同之程式狀態。
隨著NAND快閃記憶體按比例擴增，鄰近記憶體單元浮動閘極之間的寄生電容耦合成問題。浮動閘極對浮動閘極(FG-FG)干擾可在臨限電壓分布應較緊密時造成較寬的臨限電壓(Vt)分布。較寬的分布可導致降級的程式化效能以及其他問題。
單級單元(SLC)NAND陣列之此等問題在多級單元(MLC)NAND陣列中甚至更嚴重。MLC記憶體藉由對經儲存之每一狀態使用不同臨限值位準而在每一單元上儲存多個位元。鄰近的臨限電壓分布之間的差異與SLC記憶體裝置相比可非常小。因此，隨著鄰近單元之浮動閘極之間的實體間距減小，MLC裝置中之浮動閘極對浮動閘極耦合之效應大大增加。
本揭示案之一或多個實施例提供用於操作非揮發性多級記憶體單元之方法、裝置及系統。一方法實施例包括：並行地將第一單元程式化至第一數目之狀態中的一者，及將第二單元程式化至第二數目之狀態中的一者。該方法包括分別至少部分地基於第一數目之狀態中的一者將第一單元程式化至第三數目之狀態中的一者，及至少部分地基於第二數目之狀態中的一者將第二單元程式化至第四數目之狀態中的一者。
在一或多個實施例中，將第一單元程式化至第三數目之狀態中的一者包括：程式化第一單元以使得其表示第一非整數數目之數元；且將第二單元程式化至第四數目之狀態中的一者包括：程式化第二單元以使得其表示第二非整數數目之數元。在此等實施例中，第二非整數數目之數元可不同於第一非整數數目之數元。
一或多個實施例可包括：在將第一單元程式化至第三數目之狀態中的一者之前，及在將第二單元程式化至第四數目之狀態中的一者之前，將第三單元程式化至第五數目之狀態中的一者，且其中第三單元鄰近第一單元及第二單元且在該兩者之間。在此等實施例中，方法可包括：在將第二單元程式化至第四數目之狀態中的一者之前，及在將第一單元程式化至第三數目之狀態中的一者之後，至少部分地基於第五數目之狀態中的一者將第三單元程式化至第六數目之狀態中的一者。
在本揭示案之以下詳細描述中，對於形成本文一部分之隨附圖式作出參考，且其中藉由說明展示了可實踐揭示案之各種實施例。充分詳細地描述此等實施例以使彼等熟習此項技術者能實踐本揭示案之實施例，且應理解，可利用其他實施例且在不脫離本揭示案之範疇的情況下可作出過程、電或機械之改變。
圖1為可配合本揭示案之一或多個實施例一起使用之非揮發性記憶體陣列100之一部分的示意圖。圖1之實施例說明NAND架構非揮發性記憶體。然而，本文中所描述之實施例不限於此實例。如圖1中所展示，記憶體陣列100包括列選擇線105-1、…、105-N及交叉的行感測線107-1、…、107-M。如一般熟習此項技術者將瞭解，可將列選擇線105-1、…、105-N稱作字線，且可將行感測線107-1、…、107-M稱作位元線。在本文中可將列選擇線105-1、…、105-N稱作"選擇線"，且在本文中可將行感測線107-1、…、107-M稱作"感測線"。為了易於在數位環境中定址，選擇線105-1、…、105-N之數目及感測線107-1、…、107-M之數目各自為二之某個冪，例如，256個選擇線乘以4,096個感測線。
記憶體陣列100包括NAND串109-1、…、109-M。每一NAND串包括非揮發性記憶體單元111-1、…、111-N，每一者定位在選擇線105-1、…、105-N與區域感測線107-1、…、107-M之交叉點處。每一NAND串109-1、…、109-M之非揮發性記憶體單元111-1、…、111-N在源極選擇閘(SGS)(例如，場效應電晶體(FET)113)與汲極選擇閘(SGD)(例如，FET 119)之間源極至汲極地串聯地連接。源極選擇閘113定位於區域感測線107-1與源極選擇線117之交叉點處，而汲極選擇閘119定位於區域感測線107-1與汲極選擇線115之交叉點處。
如圖1中說明之實施例中所展示，源極選擇閘113之源極連接至共同源極線123。源極選擇閘113之汲極連接至相應NAND串109-1之記憶體單元111-1的源極。汲極選擇閘119之汲極在汲極觸點121-1處連接至用於相應NAND串109-1的區域感測線107-1。汲極選擇閘119之源極連接至相應NAND串109-1之最後的記憶體單元111-N(例如，浮動閘極電晶體)的汲極。
在各種實施例中，非揮發性記憶體單元111-1、…、111-N之構造包括一源極、一汲極、一浮動閘極或另一電荷儲存層，及一控制閘極。非揮發性記憶體單元111-1、…、111-N之控制閘極分別耦接至選擇線105-1、…、105-N。非揮發性記憶體單元111-1、…、111-N之行構成分別耦接至給定之區域感測線(例如，107-1、…、107-M)之NAND串(例如，109-1、…、109-M)。非揮發性記憶體單元之列通常耦接至給定選擇線，例如，105-1、…、105-N。除了記憶體單元之串將在選擇閘之間並行地耦接之外，將類似地布置及(AND)陣列架構。
如一般熟習此項技術者將瞭解，耦接至選定選擇線(例如，105-1、…、105-N)之單元的子集可被一起作為一群組程式化及/或讀取。程式化操作(例如，寫入操作)可包括將若干程式脈衝(例如，16V-20V)應用於選定列之選擇線以便將選定單元之臨限電壓(Vt)增大至對應於所要程式狀態之所要程式電壓位準。感測操作(諸如讀取或程式驗證操作)可包括感測耦接至選定單元之感測線的電壓及/或電流改變以便判定選定單元的狀態。讀取及/或程式驗證操作可包括將讀取電壓(例如，0V-5V)應用於選定列之選擇線，同時與未選定單元之臨限電壓無關地使得串之未選定單元偏壓到足以將未選定單元置於導電狀態的電壓(例如，5.5V)。可回應於應用於選定列之選擇線的特定讀取電壓來感測對應於正被讀取/驗證之選定單元的感測線以判定選定單元是否導電。
在各種個例中，可將感測線107-1、…、107-M如圖2A中所展示分成偶數編號之感測線(例如，BL0、BL2、BL4等)及奇數編號之感測線(例如，BL1、BL3、BL5等)。在此等狀況中，且如下文結合圖2A、圖2B、圖4A及圖4B進一步所描述，對應於選定列之選擇線及偶數編號之感測線的單元可一起被程式化且被稱作資料之偶數邏輯頁。類似地，對應於選定列之選擇線及奇數編號之感測線的單元可一起被程式化且被稱作資料之奇數邏輯頁。可在不同時間程式化及/或讀取耦接至交替偶數編號及奇數編號之感測線的單元(例如，偶數頁及奇數頁)。舉例而言，可在與選定列之選擇線相關聯的奇數頁之前，程式化及/或讀取與選定列之選擇線相關聯的偶數頁。
如一般熟習此項技術者將瞭解，將選擇線105-1、…、105-N(例如，實體列)劃分成在不同時間經程式化及/或讀取之許多邏輯頁可在鄰近感測線(例如，鄰近之偶數及奇數感測線)當中提供遮蔽，其可減少與讀取及/或程式驗證操作相關聯之感測線耦合。相鄰感測線耦合可在感測線上產生電壓雜訊，其可導致不準確之讀取及/或驗證操作。
然而，在不同時間程式化鄰近記憶體單元可歸因於FG-FG干擾效應而導致不當之Vt偏移。舉例而言，先前經程式化單元(例如，耦接至偶數感測線之單元)之Vt位準可歸因於經隨後程式化的鄰近單元(例如，耦接至奇數感測線之單元)之Vt增大而自其所要程式化位準偏移。經程式化單元之歸因於FG-FG干擾之Vt位準偏移可導致錯誤之資料讀取。不當之FG-FG干擾歸因於記憶體裝置按比例擴增而增大。亦即，FG-FG干擾效應隨著鄰近單元(例如，鄰近之浮動閘極)之實體接近性減小而增加。
如結合圖2、圖4A及圖4B所描述，本揭示案之各種實施例可藉由變化由耦接至偶數編號及奇數編號之感測線的單元所儲存的數元的數目(例如，位元的數目)來補償與對應於不同邏輯頁(例如，偶數及奇數邏輯頁)之經交替程式化及/或讀取之單元相關聯的FG-FG干擾效應。在一或多個實施例中，可由單元儲存之數元的數目(例如，資料位元的數目)對應於可將單元程式化至的狀態的數目(例如，可將給定單元程式化至的不同Vt位準的數目)。在一些實施例中，位元指派(例如，可由單元儲存之數元的數目)為非整數。亦即，可將表示非整數數目之位元(例如，1.5個位元、2.5個位元、3.5個位元、4.5個位元等)的位元值指派給特定單元。
在可儲存數元之數目變化(例如，將由單元儲存之位元的數目變化)的各種實施例中，可藉由使用下部頁及上部頁程式化過程來程式化單元。亦即，在各種實施例中，兩次處理(two-pass)程式化過程可用以將單元自擦除狀態程式化至許多程式狀態中之所要程式狀態，例如，將單元之Vt自擦除Vt位準改變至許多程式Vt位準中的一者。下文結合圖3、圖4A及圖4B進一步詳細地描述兩次處理程式化過程。
圖2A說明根據本揭示案之一實施例的具有不同數目之可儲存數元之耦接至列選擇線的許多單元。圖2A中所展示之實施例說明耦接至選擇線(WL)205之許多單元202/203/206。在圖2A中所展示之實施例中，感測線232-1為第一偶數(e-1)編號的感測線(BL0)，感測線233-1為第一奇數(o-1)編號的感測線，感測線236-1為第二偶數(e-2)編號的感測線(BL2)，感測線233-2為第二奇數(o-2)編號的感測線(BL3)，感測線232-2為第三偶數(e-3)編號的感測線(BL4)，感測線233-3為第三奇數(o-3)編號的感測線，感測線236-2為第四偶數(e-4)編號的感測線(BL6)，感測線233-4為第四奇數(o-4)編號的感測線(BL7)且感測線232-3為第五偶數(e-5)編號的感測線(BL8)。
如圖2A中所展示，單元202及206耦接至偶數編號之感測線，例如，BL0、BL2、BL4、BL6、BL8等，且單元203耦接至奇數編號之感測線，例如，BL1、BL3、BL5、BL7等。在交替之偶數感測線的基礎上，單元202耦接至偶數感測線之第一子集且單元206耦接至偶數位元線之第二子集，例如，單元202耦接至偶數編號之感測線232-1(BL0)、232-2(BL4)及232-3(BL8)，而單元206耦接至偶數編號之感測線236-1(BL2)及236-2(BL6)。耦接至選擇線205之單元202/203/206的型樣逐個感測線地繼續，其中單元203耦接在鄰近單元202與鄰近單元206之間。亦即，在此實施例中，奇數感測線單元203沿著選擇線205交織在鄰近的交替偶數感測線單元202及206之間。
如讀者將瞭解，感測線可耦接至可用以在操作期間判定單元202/203/206之Vt位準的感測電路(未圖示)。儘管圖2A之實施例中僅說明一個選擇線205，但實施例可包括任何數目之選擇線，例如，圖1中所展示之選擇線105-1至105-N。可根據圖4B中所展示之程式化操作實施例來程式化耦接至選擇線205之單元。
在圖2A之實施例中，可在不同時間程式化耦接至偶數感測線之第一子集(例如，232-1、232-2及232-3)的單元202、耦接至偶數感測線之第二子集(例如，236-1及236-2)的單元206及耦接至奇數感測線(例如，233-1、233-2及233-3)的單元203。如下文結合圖4A及圖4B所進一步描述，在一些實施例中，可同時程式化與單元202相關聯之下部頁以及與單元206相關聯之下部頁。在此等實施例中，可分別程式化與單元202及206相關聯之上部頁。
圖2B說明根據圖2A中所展示之實施例的與具有不同數目之可儲存數元的單元相關聯的臨限電壓(Vt)分布。圖2B之實施例說明對應於耦接至圖2A之各別偶數感測線232-1、232-2及232-3的單元202的許多Vt分布234-1、234-2及234-3。Vt分布238-1及238-2對應於耦接至各別偶數感測線236-1及236-2之單元206。Vt分布235-1、235-2、235-3及235-4對應於耦接至各別奇數感測線233-1、233-2、233-3及233-4之單元203。偶數感測線Vt分布234-1、234-2及234-3對應於具有三個程式狀態(例如，如所展示之Vt分布L0、LI及L2)之單元202。偶數感測線Vt分布238-1及238-2對應於具有六個程式狀態(例如，如所展示之Vt分布L0、L1、L2、L3、L4及L5)之單元206。奇數感測線Vt分布235-1、235-2、235-3及235-4對應於具有四個程式狀態(例如，如所展示之Vt分布L0、L1、L2及L3)之奇數感測線單元203。
亦即，在圖2A及圖2B中所說明之實施例中，可程式化偶數感測線單元202以使得單元202之Vt在與分布234-1、234-2及234-3相關聯之三個Vt分布(例如，程式狀態L0、L1及L2)中的一者內。類似地，可程式化偶數感測線單元206以使得單元206之Vt在與分布238-1及238-2相關聯之六個Vt分布L0、L1、L2、L3、L4及L5中的一者內。可程式化奇數感測線單元203以使得單元203之Vt在與分布235-1、235-2、235-3及235-4相關聯之四個Vt分布L0、L1、L2及L3中的一者內。如讀者將瞭解，可將L0狀態稱作擦除狀態或最低程式狀態。在操作中，記憶體單元202、203及206在經由寫入操作而程式化至其各別程式狀態之前，可置於L0擦除狀態中。
如下文進一步所描述，在各種實施例中，根據程式化操作而寫入耦接至選定之選擇線205的單元202/203/206，該程式化操作包括並行地程式化與耦接至偶數編號之感測線的第一子集(例如，232-1、232-2及232-3)的單元202相關聯的下部頁及與耦接至偶數編號之感測線的第二子集(例如，236-1及236-2)的單元206相關聯的下部頁。在此等實施例中，程式化操作可包括分別程式化與單元202相關聯之上部頁及與單元206相關聯之上部頁。
如圖2B中所展示，Vt分布234-1、234-2及234-3對應於表示1.5個位元/單元之偶數感測線單元202，Vt分布238-1及238-2對應於表示2.5個位元/單元之偶數感測線單元206，且Vt分布235-1、235-2、235-3及235-4對應於表示2個位元/單元之奇數感測線單元203。亦即，給定記憶體單元202/203/206可程式化至之狀態的數目對應於可由給定單元儲存之二進位位元的特定數目。在圖2A及圖2B中所展示之實施例中，偶數感測線單元202及206每個單元分別儲存非整數數目之位元，例如，1.5個位元/單元及2.5個位元/單元，而奇數感測線單元203每個單元儲存整數數目之位元，例如，2個位元/單元。
在一些實施例中，交替之偶數感測線單元之可儲存位元的數目共計之可儲存位元的數目為奇數感測線單元之可儲存位元的數目的兩倍。亦即，在一些實施例中，耦接至第一偶數(e-1)感測線(例如，232-1(BL0))之單元202的位元指派，及耦接至第二偶數(e-2)感測線(例如，236-1(BL2))之單元206的位元指派共計之位元指派為耦接至奇數感測線(例如，233-1(BL1))之單元203的位元指派的兩倍。舉例而言，在圖2A及圖2B中所說明之實施例中，偶數感測線單元202之位元指派(例如，1.5個位元/單元)及偶數感測線單元206之位元指派(例如，2.5個位元/單元)共計4個位元/單元，其為奇數感測線單元203之位元指派(例如，2個位元/單元)的兩倍。實施例不限於圖2A及圖2B中所展示之實例。
舉例而言，單元202/203/206不限於圖2A及圖2B中所展示之位元指派。作為一實例，在一些實施例中，單元202經組態以儲存2.5個位元/單元，單元203經組態以儲存3個位元/單元，且單元206經組態以儲存3.5個位元/單元。在一些實施例中，單元202經組態以儲存2個位元/單元，單元203經組態以儲存3個位元/單元，且單元206經組態以儲存4個位元/單元。
在各種先前程式化操作中，並行地程式化耦接至偶數位元線之單元且並行地程式化耦接至奇數感測線之單元，例如，將所有奇數感測線單元作為一群組一起程式化且將所有偶數感測線單元作為一群組一起程式化。在此等先前方法中，將與奇數感測線單元相同之數目的程式狀態指派給偶數感測線單元，例如，偶數及奇數感測線單元每單元具有相同之經指派數目的可儲存位元。相比之下，在本揭示案之各種實施例中，可將該等許多偶數及/或奇數感測線劃分成許多子集。如圖2A及圖2B之實施例中所展示，將該許多偶數感測線BL0、BL2、BL4等劃分成第一子集(例如，耦接至經組態以儲存1.5個位元/單元之單元202的232-1、232-2及232-3)，及第二子集(例如，耦接至經組態以儲存2.5個位元/單元之單元206的236-1及236-2)。該許多奇數感測線BL1、BL3、BL5等(例如，233-1、233-2、233-3及233-4)耦接至經組態以儲存2個位元/單元之單元203。實施例不限於經劃分成特定數目之子集之該等許多感測線。舉例而言，在一些實施例中，可將偶數感測線及/或奇數感測線劃分成兩個以上子集。
在本揭示案之各種實施例中，由鄰近奇數感測線單元203所儲存的資料被一起作為一群組讀出，例如，耦接至單元203之感測線被並行地感測，且可對應於與給定選擇線205相關聯之資料的邏輯頁，例如，資料的奇數邏輯頁。在此等實施例中，偶數感測線單元202之第一子集及偶數感測線單元206之第二子集亦可被一起作為一群組讀出，且可對應於與給定選擇線205相關聯之資料的邏輯頁，例如，資料的偶數邏輯頁。在一起讀出偶數感測線單元202之第一子集及偶數感測線單元206之第二子集的實施例中，可回應於自與非揮發性記憶體單元之陣列相關聯的處理器或外部主機所接收的資料擷取請求而組合由鄰近偶數感測線單元(例如，耦接至偶數感測線232-1的單元202及耦接至偶數感測線236-1的單元206)所儲存的資料。
舉例而言，在圖2A及圖2B中所說明之實施例中，可將由具有1.5個位元/單元的位元指派之偶數感測線單元202所儲存的資料與由具有2.5個位元/單元的位元指派之鄰近偶數感測線單元206所儲存的資料組合，以使得經組合之鄰近偶數感測線單元202及206共表示4個邏輯位元，例如，1.5+2.5個位元或2個位元/單元。亦即，在圖2A及圖2B之實施例中，自各自儲存非整數數目之位元的單元202及206所讀取的資料被組合且被映射至整數數目之二進位資料位元，例如，在此實例中4個二進位資料位元。
圖2A及圖2B中所說明之實施例包括與耦接至偶數感測線之第一子集(例如，232-1、232-2及232-3)的單元202相關聯的讀取容限、與耦接至偶數感測線之第二子集(例如，236-1及236-2)的單元206相關聯的讀取容限，及與耦接至奇數感測線(例如，233-1、233-2、233-3及233-4)的單元203相關聯的讀取容限。如Vt分布234-1、234-2及234-3中所展示，偶數感測線之第一子集耦接至在鄰近程式狀態L1及L2之間具有相關聯的讀取容限RDe-1的單元202。如Vt分布238-1及238-2中所展示，偶數感測線之第二子集耦接至在鄰近程式狀態L1及L2之間具有相關聯的讀取容限RDe-2的單元206。如Vt分布235-1、235-2、235-3及235-4中所展示，奇數感測線耦接至在鄰近程式狀態L1及L2之間具有相關聯之讀取容限RDo的單元203。
在圖2A及圖2B中所說明之實施例中，由於偶數感測線的第一子集耦接至具有比耦接至單元206之偶數感測線的第二子集及耦接至單元203之奇數感測線少的經指派數目的可儲存位元(例如，較少的程式狀態)的單元202，因此讀取容限RDe-1大於讀取容限RDe-2及RDo。類似地，由於奇數感測線單元203具有比偶數感測線單元206之第二子集少的經指派數目的可儲存位元，因此讀取容限RDo大於讀取容限RDe-2。
如一般熟習此項技術者將瞭解，由於存在有限之程式化窗，例如，可在其中調整單元之Vt位準的有限電壓範圍，因此隨著經指派狀態之數目增大，鄰近程式狀態之間的容限(例如，電壓差異)減小。隨著鄰近程式狀態之間的讀取容限(例如，電壓差異)減小，準確讀取目標單元之狀態的能力可降低。亦即，隨著鄰近程式狀態(例如，程式電壓位準)之間的電壓差異減小，辨別已將單元程式化至哪個程式狀態可變得更困難。此問題可由相對經程式化目標單元之Vt偏移加劇，該Vt偏移係歸因於由在正經程式化至所要狀態的目標單元之後程式化的鄰近單元所引起的FG-FG干擾效應。
可藉由變化與耦接至沿著如圖2A及圖2B之實施例中所展示之給定選擇線之感測線的子集的單元相關聯的可儲存位元的數目而減少與非揮發性記憶體單元之陣列相關聯的浮動閘極對浮動閘極(FG-FG)干擾。亦可藉由根據實施例(諸如下文結合圖4A及圖4B所描述之彼實施例)程式化耦接至該等子集之單元的下部頁及上部頁而減少FG-FG干擾。
圖3說明用於減少浮動閘極對浮動閘極干擾之先前程式化方法。如一般熟習此項技術者將瞭解，可在多個程式化遍次中程式化多級記憶體單元。實行多程式化遍次可減少與將單元程式化至特定程式狀態相關聯之Vt位準偏移的量值，此可減少先前經程式化鄰近單元之不當的Vt位準偏移。
在圖3中，圖301說明在第一程式化遍次(例如，下部頁程式化過程)之後的單元的Vt分布340-0及340-1，而圖303說明在第二程式化遍次(例如，上部頁程式化過程)之後的Vt分布342-0、342-1、342-1及342-3。圖3中所說明之方法為兩次處理程式化方法，其中將單元自對應於擦除狀況(例如，擦除狀態)之初始Vt位準程式化至對應於許多不同程式位準(例如，如圖3中所展示之程式狀態L1、L2、L3及L4)中之所要一者的Vt位準。
圖3中所展示之方法係用於每個單元儲存兩個資料位元之非揮發性多級記憶體單元。因而，在已實行下部頁及上部頁程式化過程兩者之後，將單元程式化至四個資料狀態(例如，如所展示之L1、L2、L3或L4)中之一者。然而，本揭示案之實施例不限於每個單元儲存2個位元之MLC，例如，在一些實施例中，MLC可每個單元儲存多於或少於2個位元且可每個單元儲存非整數數目之位元。
在圖3中所展示之方法中，程式化單元之下部頁(例如，第一程式化遍次)涉及將單元自對應於擦除狀態之Vt位準程式化至Vt分布340-0及340-1中之一者內的Vt位準。Vt分布340-0及340-1表示在下部頁程式化過程期間可將單元自擦除狀態程式化至之第一數目的狀態。程式化單元之上部頁(例如，隨後經實行之第二程式化遍次)涉及將單元自分布340-0及340-1中之一者內的Vt位準程式化至Vt分布342-0(L0)、342-1(L1)、342-3(L3)及342-4(L4)中之一者內的Vt位準。亦即，Vt分布342-0(L0)、342-1(L1)、342-3(L3)及342-4(L4)表示在上部頁程式化過程期間可將單元自第一數目之狀態(例如，分布340-1及340-2)中的一者程式化至之第二數目的狀態。
如圖3中所展示，在下部頁程式化期間將待經程式化至狀態L0之單元及待經程式化至狀態L1之單元程式化至分布340-0，且在下部頁程式化期間將經程式化至狀態L2及L3之單元程式化至分布340-1。亦即，在下部頁程式化期間將單元程式化至之第一數目的狀態(340-0及340-1)中的特定一者係基於在上部頁程式化過程期間將單元程式化至之第二數目的狀態(L0、L1、L2及L3)中的特定一者。圖3之程式化方法導致Vt偏移量345-1，其與將單元自分布340-0程式化至分布342-0(L0)或342-1(L1)相關聯，且導致Vt偏移量345-2，其與將單元自分布340-1程式化至分布342-2(L2)或342-3(L3)相關聯。
圖3亦說明Vt偏移量345-3，其對應於若根據一不同方法經程式化將出現之單元的最大Vt偏移量，在該不同方法中，將單元自分布340-0(例如，擦除狀態)程式化至最高程式狀態L3(例如，343-3)。減少與程式化單元相關聯之Vt偏移量可減少由先前經程式化之鄰近單元(例如，先前經程式化至諸如L1、L2、L3或L4之最終程式狀態的鄰近單元)所經受之不當的FG-FG干擾效應(例如，Vt位準偏移)。經程式化至最終程式狀態之記憶體單元指已經受下部頁及上部頁程式化過程之單元，例如，將不接收進一步程式化脈衝之單元。
圖4A說明根據本揭示案之一實施例的與程式化具有不同數目之可儲存數元的記憶體單元相關聯的兩次處理程式化方法。圖4A中所說明之實施例包括與耦接至第一偶數(e-1)編號之感測線432-1(BL0)的單元、耦接至第一奇數(o-1)編號之感測線433-1(BL1)的單元、耦接至第二偶數(e-2)編號之感測線436-1(BL2)的單元及耦接至第二奇數(o-2)編號之感測線433-2(BL3)的單元相關聯的Vt分布。與圖4A中所說明之四個感測線BL0、BL1、BL2及BL3相關聯之Vt分布可在感測線方向上繼續，以使得與耦接至第五感測線之單元相關聯的Vt分布匹配與第一偶數編號之感測線432-1(BL0)相關聯的Vt分布，與耦接至第六感測線之單元相關聯的Vt分布匹配與第一奇數編號之感測線433-1(BL1)相關聯的Vt分布，與耦接至第七感測線之單元相關聯的Vt分布匹配與第二偶數編號之感測線436-1(BL2)相關聯的Vt分布，耦接至第八感測線之單元相關聯的Vt分布匹配與第二奇數編號之感測線433-2(BL3)相關聯的Vt分布等等。
圖4A說明在第一下部頁(LP)程式化過程之後及上部頁(UP)程式化過程之後耦接至感測線432-1、433-1、436-1及433-2之記憶體單元的Vt分布。亦即，根據兩次處理程式化方法程式化記憶體單元，例如，在第一遍次中，將單元程式化至第一數目之狀態中的一者，且在隨後遍次中，將單元程式化至第二數目之狀態中的一者。
在圖4A中所說明之實施例中，耦接至感測線432-1之單元經組態以儲存對應於三個程式狀態L0、L1及L3的1.5個位元/單元，耦接至感測線433-1及433-2之單元經組態以儲存對應於四個程式狀態L0、L1、L2及L3的2個位元/單元，且耦接至感測線436-1之單元經組態以儲存對應於六個程式狀態L0、L1、L2、L3、L4及L5的2.5個位元/單元。然而，實施例不限於可儲存數元(例如，可儲存位元)的特定數目及/或耦接至特定感測線之記憶體單元的程式狀態的數目。
在與第一偶數感測線432-1相關聯之下部頁程式化過程LPe-1中，將耦接至第一偶數感測線432-1及耦接至選定之列選擇線的單元程式化至下部頁Vt分布450-0及450-1中的一者。如由箭頭所指示，將待隨後程式化至上部頁Vt分布452-0(L0)之第一偶數感測線432-1單元程式化至下部頁Vt分布450-0。將待隨後程式化至上部頁Vt分布452-1(L1)或452-2(L2)之第一偶數感測線432-1單元程式化至下部頁Vt分布450-1。
在與第一奇數感測線433-1相關聯之下部頁程式化過程LPo-1中，將耦接至第一奇數感測線433-1及耦接至選定之列選擇線的單元程式化至下部頁Vt分布453-0及453-1中的一者。如由箭頭所指示，將待隨後程式化至上部頁Vt分布455-0(L0)或455-1(L1)之第一奇數感測線433-1單元程式化至下部頁Vt分布453-0。將待隨後程式化至上部頁Vt分布455-2(L2)或455-3(L3)之第一奇數感測線433-1單元程式化至下部頁Vt分布453-1。
在與第二偶數感測線436-1相關聯之下部頁程式化過程LPe-2中，將耦接至第二偶數感測線436-1及耦接至選定之選擇線的單元程式化至下部頁Vt分布456-0及456-1中的一者。如由箭頭所指示，將待隨後程式化至上部頁Vt分布458-0(L0)或458-1(L1)之第二偶數感測線436-1單元程式化至下部頁Vt分布456-0。將待隨後程式化至上部頁Vt分布458-2(L2)、458-3(L3)、458-4(L4)或458-5(L5)之第二偶數感測線436-1單元程式化至下部頁Vt分布456-1。如由虛線箭頭所指示，在一些實施例中，可將待隨後程式化至上部頁Vt分布458-2(L2)之第二偶數感測線436-1單元程式化至下部頁Vt分布456-0，例如，可在下部頁程式化期間將待在上部頁程式化期間程式化至458-2(L2)之單元程式化至下部頁Vt分布456-0或456-1。
在與第二奇數感測線433-2相關聯之下部頁程式化過程LPo-2中，將耦接至第二奇數感測線433-2及耦接至選定之選擇線的單元程式化至下部頁Vt分布457-0及457-1中的一者。如由箭頭所指示，將待隨後程式化至上部頁Vt分布459-0(L0)或459-1(L1)之第二奇數感測線433-2單元程式化至下部頁Vt分布457-0。將待隨後程式化至上部頁Vt分布459-2(L2)或459-3(L3)之第二奇數感測線433-2單元程式化至下部頁Vt分布457-1。
在各種實施例中，且如圖4A中所展示，下部頁驗證電壓(LPV)位準461由具有不同數目之可儲存位元及耦接至不同感測線之單元共用。亦即，可對準對應於下部頁Vt分布450-1、453-1、456-1及457-1之程式驗證電壓位準，例如，LPv位準461。舉例而言，與下部頁Vt分布450-1、453-1、456-1及457-1相關聯之驗證電壓位準461由耦接至各別感測線432-1、433-1、436-1及433-2及耦接至選定之選擇線(例如，圖2A中所展示之選擇線205)的單元共用。
在與第一偶數感測線432-1相關聯之上部頁程式化過程UPe-1中，將耦接至第一偶數感測線432-1及耦接至選定之選擇線的單元程式化至上部頁Vt分布452-0、452-1及452-2中的一者。在與第一奇數感測線433-1相關聯之上部頁程式化過程UPo-1中，將耦接至第一奇數感測線433-1及耦接至選定之選擇線的單元程式化至上部頁Vt分布455-0、455-1、455-2及455-3中的一者。在與第二偶數感測線436-1相關聯之上部頁程式化過程UPe-2中，將耦接至第二偶數感測線436-1及耦接至選定之選擇線的單元程式化至上部頁Vt分布458-0、458-1、458-2、458-3、458-4及458-5中的一者。在與第二奇數感測線433-2相關聯之上部頁程式化過程UPo-2中，將耦接至第二奇數感測線433-2及耦接至選定的選擇線的單元程式化至上部頁Vt分布459-0、459-1、459-2及459-3中的一者。
圖4B為說明根據圖4A中所展示之實施例的用於程式化具有不同數目之可儲存數元的記憶體單元的程式化操作實施例的表。如結合圖4A所描述，耦接至第一偶數感測線432-1(BL0)之單元經組態以儲存第一數目之可儲存位元，例如，在此實施例中1.5個位元/單元。耦接至第一奇數感測線433-1(BL1)之單元經組態以儲存第二數目之可儲存位元，例如，在此實施例中2個位元/單元。耦接至第二偶數感測線436-1(BL2)之單元經組態以儲存第三數目之可儲存位元，例如，在此實施例中2.5個位元/單元。耦接至第二奇數感測線433-2(BL3)之單元具有與第一奇數感測線433-1(BL1)相同數目之可儲存位元，例如，在此實施例中2個位元/單元。
如上所示，與圖4A及圖4B中所展示之感測線(例如，感測線432-1、433-1、436-1及432-2)相關聯的可儲存數元的數目可在感測線方向上被重複用於隨後感測線。舉例而言，如上文在圖2A及圖2B之實施例中所展示，圖2A中所展示之下四個感測線(例如，BL4、BL5、BL6及BL7)可分別具有與感測線BL0、BL1、BL2及BL3類似數目之可儲存數元。
如上文結合圖2A及圖2B所描述，在各種實施例中，第一偶數編號之感測線432-1(BL0)表示偶數感測線之第一子集，例如，耦接至儲存1.5個位元/單元之單元的偶數感測線的子集，且第二偶數編號之感測線436-1(BL2)表示偶數感測線之第二子集，例如，耦接至儲存2.5個位元/單元之單元的偶數感測線的子集。在此等實施例中，且如圖4B中所展示，偶數編號之感測線的第一子集(例如，432-1)及偶數編號之感測線的第二子集(例如，436-1)可在每隔一偶數感測線的基礎上交替。亦即，耦接至下一偶數編號之感測線(例如，BL4(未圖示))的單元將具有與耦接至BL0之單元相同數目的可儲存數元(例如，在此實例中1.5個位元/單元)，而耦接至下一隨後偶數編號之感測線(例如，BL6(未圖示))的單元將具有與耦接至BL2之單元相同數目的可儲存數元(例如，在此實例中2.5個位元/單元)。
在圖4B之實施例中，待經程式化之非揮發性多級記憶體單元中之每一者具有相關聯之下部頁(如所展示之LP)及相關聯之上部頁(如所展示之UP)。亦即，經由下部頁/上部頁程式化過程(諸如圖4A中所展示之彼過程)程式化耦接至特定選擇線(例如，如所展示之WL0、WL1、WL2、WL3、WL4及WL5)及耦接至特定感測線(例如，432-1、433-1、436-1及433-2)之每一單元。如本文中所用，程式化單元之下部頁指對該(該等)單元實行下部頁程式化過程，且程式化單元之上部頁指對該(該等)單元實行上部頁程式化過程。在表400中，三角形452表示耦接至第一偶數編號之感測線432-1(BL0)之單元的上部頁，菱形456表示耦接至第二偶數編號之感測線436-1(BL2)之單元的上部頁，且圓形453表示耦接至奇數編號之感測線(例如)433-1(BL1)及433-2(BL3)的單元。
在圖4B中所說明之實施例中，程式化之次序遵循以0開始之遞增的數字順序。相同之數字識別符指示並行程式化，例如，大體上同時發生之程式化。舉例而言，在表400中，識別符"1"指示耦接至WL0及感測線433-1之記憶體單元之下部頁(LP)及耦接至WL0及感測線433-2之下部頁(LP)被並行地(例如，同時)程式化。
在各種實施例中，自具有鄰近非揮發性記憶體單元之特定區塊之源極線的選擇線的陣列的底部開始程式化。在圖4B中所說明之實施例中，自可鄰近陣列(例如，圖1中所展示之陣列100)之源極線之選擇線WL0開始程式化。
圖4B中所展示之表400說明與待經程式化之記憶體單元相關聯之下部頁(LP)及上部頁(UP)的程式化次序。如圖4B之程式化操作實施例中所展示，及如由"0"所指示，程式化操作以並行地程式化與耦接至第一偶數感測線432-1(BL0)之WL0單元相關聯的下部頁及與耦接至第二偶數感測線436-1(BL2)之WL0單元相關聯的下部頁開始。在各種實施例中，及如圖4A中所展示，耦接至偶數感測線432-1(BL0)之WL0單元經組態以儲存比耦接至偶數感測線436-1(BL2)之WL0單元經組態以儲存的位元/單元數目(例如，2.5個位元/單元)少的位元/單元數目(例如，1.5個位元/單元)。
程式化操作繼續(例如，如由"1"所指示)並行地程式化與耦接至第一奇數感測線433-1(BL1)之WL0單元相關聯的下部頁及與耦接至第二奇數感測線433-2(BL3)之WL0單元相關聯的下部頁。在各種實施例中，及如圖4B中所展示，耦接至奇數感測線433-1(BL1)及433-2(BL3)之WL0單元經組態以儲存比耦接至偶數感測線436-1(BL2)之WL0單元經組態以儲存的位元/單元數目(例如，2.5個位元/單元)少的位元/單元數目(例如，2個位元/單元)。在此等實施例中，及如圖4B中所展示，耦接至奇數感測線433-1(BL1)及433-2(BL3)之WL0單元經組態以儲存比耦接至偶數感測線432-1(BL0)之WL0單元經組態以儲存的位元/單元數目(例如，1.5個位元/單元)多的位元/單元數目(例如，2個位元/單元)。
程式化操作繼續(例如，如由"2"所指示)並行地程式化與耦接至第一偶數感測線432-1(BL0)之WL1單元相關聯的下部頁及與耦接至第二偶數感測線436-1(BL2)之WL1單元相關聯的下部頁。程式化操作繼續(例如，如由"3"所指示)並行地程式化與耦接至第一奇數感測線433-1(BL1)之WL1單元相關聯的下部頁及與耦接至第二奇數感測線433-2(BL3)之WL1單元相關聯的下部頁。
程式化操作繼續(例如，如由"4"所指示)程式化耦接至第一偶數感測線432-1(BL0)之WL0單元之上部頁452。如由"5"所指示，操作繼續並行地程式化耦接至第一奇數感測線433-1(BL1)及第二奇數感測線433-2(BL3)之WL0單元之上部頁453。如由"6"所指示，操作繼續程式化耦接至第二偶數感測線436-1(BL2)之WL0單元之上部頁456。亦即，在圖4B之實施例中，分別程式化耦接至第一偶數感測線432-1(BL0)之WL0單元的上部頁452及耦接至第二偶數感測線436-1之WL0單元的上部頁456，例如，在上部頁456之前程式化上部頁452。分別程式化耦接至交替的偶數編號之感測線432-1及436-1的單元的上部頁452及456及並行地程式化耦接至感測線432-1及436-1之單元的下部頁可減少與鄰近單元(例如，耦接至鄰近的奇數編號的感測線433-1及433-2的單元及/或耦接至鄰近選擇線的鄰近單元)相關聯之FG-FG干擾。
如由"7"所指示，程式化操作繼續並行地程式化與耦接至第一偶數感測線432-1(BL0)之WL2單元相關聯的下部頁及與耦接至第二偶數感測線436-1(BL2)之WL2單元相關聯的下部頁。程式化操作繼續(例如，如由"8"所指示)並行地程式化與耦接至第一奇數感測線433-1(BL1)之WL2單元相關聯的下部頁及與耦接至第二奇數感測線433-2(BL3)之WL2單元相關聯的下部頁。
程式化操作繼續(例如，如由"9"所指示)程式化耦接至第一偶數感測線432-1(BL0)之WL1單元之上部頁452。如由"10"所指示，操作繼續並行地程式化耦接至第一及第二奇數感測線433-1(BL1)及433-2(BL3)之WL1單元之上部頁453。如由"11"所指示，操作繼續程式化耦接至第二偶數感測線436-1(BL2)之WL1單元之上部頁456。亦即，在圖4B之實施例中，分別程式化耦接至第一偶數感測線432-1(BL0)之WL1單元的上部頁452及耦接至第二偶數感測線436-1之WL1單元的上部頁456，例如，在上部頁456之前程式化上部頁452。
如由"12"所指示，程式化操作繼續並行地程式化與耦接至第一偶數感測線432-1(BL0)之WL3單元相關聯的下部頁及與耦接至第二偶數感測線436-1(BL2)之WL3單元相關聯的下部頁。程式化操作繼續(例如，如由"13"所指示)並行地程式化與耦接至第一奇數感測線433-1(BL1)之WL3單元相關聯的下部頁及與耦接至第二奇數感測線433-2(BL3)之WL3單元相關聯的下部頁。
程式化操作繼續(例如，如由"14"所指示)程式化耦接至第一偶數感測線432-1(BL0)之WL2單元的上部頁452。如由"15"所指示，操作繼續並行地程式化耦接至第一奇數感測線433-1(BL1)及第二奇數感測線433-2(BL3)之WL2單元之上部頁453。如由"16"所指示，操作繼續程式化耦接至第二偶數感測線436-1(BL2)之WL2單元之上部頁456。亦即，在圖4B之實施例中，分別程式化耦接至第一偶數感測線432-1(BL0)之WL2單元的上部頁452及耦接至第二偶數感測線436-1之WL2單元的上部頁456，例如，在上部頁456之前程式化上部頁452。
如由"17"所指示，程式化操作繼續並行地程式化與耦接至第一偶數感測線432-1(BL0)之WL4單元相關聯的下部頁及與耦接至第二偶數感測線436-1(BL2)之WL4單元相關聯的下部頁。程式化操作繼續(例如，如由"18"所指示)並行地程式化與耦接至第一奇數感測線433-1(BL1)之WL4單元相關聯的下部頁及與耦接至第二奇數感測線433-2(BL3)之WL4單元相關聯的下部頁。
程式化操作繼續(例如，如由"19"所指示)程式化耦接至第一偶數感測線432-1(BL0)之WL3單元的上部頁452。如由"20"所指示，操作繼續並行地程式化耦接至第一奇數感測線433-1(BL1)及第二奇數感測線433-2(BL3)之WL3單元之上部頁453。如由"21"所指示，操作繼續程式化耦接至第二偶數感測線436-1(BL2)之WL3單元之上部頁456。亦即，在圖4B之實施例中，分別程式化耦接至第一偶數感測線432-1(BL0)之WL3單元的上部頁452及耦接至第二偶數感測線436-1之WL3單元的上部頁456，例如，在上部頁456之前程式化上部頁452。
如由"22"所指示，程式化操作繼續並行地程式化與耦接至第一偶數感測線432-1(BL0)之WL5單元相關聯的下部頁及與耦接至第二偶數感測線436-1(BL2)之WL5單元相關聯的下部頁。程式化操作繼續(例如，如由"23"所指示)並行地程式化與耦接至第一奇數感測線433-1(BL1)之WL5單元相關聯的下部頁及與耦接至第二奇數感測線433-2(BL3)之WL5單元相關聯的下部頁。
程式化操作繼續(例如，如由"24"所指示)程式化耦接至第一偶數感測線432-1(BL0)之WL4單元的上部頁452。如由"25"所指示，操作繼續並行地程式化耦接至第一奇數感測線433-1(BL1)及第二奇數感測線433-2(BL3)之WL4單元之上部頁453。如由"26"所指示，操作繼續程式化耦接至第二偶數感測線436-1(BL2)之WL4單元之上部頁456。亦即，在圖4B之實施例中，分別程式化耦接至第一偶數感測線432-1(BL0)之WL4單元的上部頁452及耦接至第二偶數感測線436-1之WL4單元的上部頁456，例如，在上部頁456之前程式化上部頁452。
在隨後選擇線(例如，WL6、WL7、WL8等(未圖示))中繼續由圖4B之表400所說明之程式化操作實施例。因此，可對於正經程式化之整個記憶體區塊重複圖4B之實施例之程式化操作。可根據本揭示案之一或多個實施例藉由變化與沿著給定選擇線耦接至感測線之子集的單元相關聯的可儲存位元的經指派數目及程式化該等單元而減少與非揮發性記憶體單元之陣列相關聯的浮動閘極對浮動閘極(FG-FG)干擾。
圖5為根據本揭示案之一實施例的具有至少一記憶體裝置520之電子記憶體系統500的功能方塊圖。記憶體系統500包括一耦接至一非揮發性記憶體裝置520之處理器510，該非揮發性記憶體裝置520包括多級非揮發性單元之一記憶體陣列530。記憶體系統500可包括獨立的積體電路，或處理器510及記憶體裝置520兩者皆可在相同之積體電路上。處理器510可為微處理器或其他類型之控制電路，諸如特殊應用積體電路(ASIC)。
為了清楚起見，已簡化電子記憶體系統500以集中於與本揭示案特定相關之特徵。記憶體裝置520包括非揮發性記憶體單元530之一陣列，其可為具有NAND架構之浮動閘極快閃記憶體單元。每一列記憶體單元之控制閘極與選擇線耦接，而記憶體單元之汲極區耦接至感測線。如在圖1中已說明相同之內容，記憶體單元之源極區耦接至源極線。如將由一般熟習此項技術者瞭解，記憶體單元與感測線及源極線之連接方式視陣列是NAND架構、NOR架構、AND架構、還是某一其他記憶體陣列架構而定。
圖5之實施例包括位址電路540，其用以鎖存經由I/O電路560在I/O連接562上所提供之位址信號。位址信號由列解碼器544及行解碼器546接收並解碼以存取記憶體陣列530。根據本揭示案，熟習此項技術者將瞭解，位址輸入連接之數目視記憶體陣列530之密度及架構而定，且位址之數目隨著記憶體單元之數目增大及記憶體區塊及陣列之數目增大而增大。
非揮發性單元之記憶體陣列530可包括非揮發性多級記憶體單元，其根據本文中所描述之實施例具有數目變化之經指派程式狀態及變化之位元指派。記憶體裝置520藉由使用在此實施例中可為讀取/鎖存電路550之感測/緩衝電路來感測記憶體陣列行中之電壓及/或電流改變而讀取記憶體陣列530中之資料。讀取/鎖存電路550可自記憶體陣列530讀取並鎖存資料之頁或列。包括I/O電路560以用於經由I/O連接562與處理器510進行雙向資料通信。包括寫入電路555以將資料寫入至記憶體陣列530。
控制電路570對由控制連接572所提供之來自處理器510的信號解碼。此等信號可包括晶片信號、寫入啟用信號及位址鎖存信號，該等信號用以控制記憶體陣列530上之操作，包括資料讀取、資料寫入及資料擦除操作。在各種實施例中，控制電路570負責執行來自處理器510之指令以實行本揭示案之操作及程式化實施例。控制電路570可為狀態機、序列器或某其他類型之控制器。熟習此項技術者將瞭解，可提供額外電路及控制信號，且已縮簡圖5之記憶體裝置細節以促進說明之便利。
圖6為根據本揭示案之一實施例的具有至少一記憶體裝置之記憶體模組的功能方塊圖。將記憶體模組600說明為記憶卡，儘管參考記憶體模組600所論述之概念可應用於其他類型之抽取式或攜帶型記憶體(例如，USB快閃驅動器)且意欲在如本文中所用之"記憶體模組"之範疇內。另外，儘管在圖6中描繪一實例形狀因子，但此等概念亦可應用於其他形狀因子。
在一些實施例中，記憶體模組600包括殼體605(如所描繪)以密封一或多個記憶體裝置610，雖然此殼體對所有裝置或裝置應用並非必需的。至少一記憶體裝置610包括可根據本文中所描述之實施例程式化及/或讀取之非揮發性多級記憶體單元之陣列。在殼體605存在的情況下，殼體605包括用於與主機裝置通信之一或多個觸點615。主機裝置之實例包括數位相機、數位記錄及播放裝置、PDA、個人電腦、記憶卡讀卡機、介面集線器及其類似者。對於一些實施例而言，觸點615呈標準化介面之形式。舉例而言，在USB快閃驅動器的情況下，觸點615可呈USB類型A公連接器之形式。對於一些實施例而言，觸點615呈半專屬介面之形式，諸如可在由SanDisk公司所特許之CompactFlashTM 記憶卡、由Sony公司所特許之Memory StickTM 記憶卡、由Toshiba公司所特許之SD Secure DigitalTM 記憶卡及其類似者上發現之介面形式。然而，大體而言，觸點615提供用於在記憶體模組600與具有觸點615之相容受納器的主機之間傳遞控制、位址及/或資料信號的介面。
記憶體模組600可視情況包括額外電路620，其可為一或多個積體電路及/或離散組件。對於一些實施例而言，額外電路620可包括諸如記憶體控制器之控制電路以用於控制多個記憶體裝置610上之存取及/或用於在外部主機與記憶體裝置610之間提供轉譯層。舉例而言，在觸點615之數
目與至一或多個記憶體裝置610之連接的數目之間可能不存在一一對應。因此，記憶體控制器可選擇性地耦接記憶體裝置610之I/O連接(圖6中未展示)以在適當時間在適當I/O連接處接收適當信號或在適當時間在適當觸點615處提供適當信號。類似地，主機與記憶體模組600之間的通信協定可不同於對記憶體裝置610進行存取所需要的通信協定。記憶體控制器可接著將自主機所接收之命令序列轉譯成適當命令序列以達成對記憶體裝置610之所要存取。除了命令序列之外，此轉譯可進一步包括信號電壓位準之改變。
額外電路620可進一步包括與記憶體裝置610之控制無關之功能性，諸如可由ASIC實行之邏輯功能。此外，額外電路620可包括用於限制對記憶體模組600之讀取或寫入存取(諸如密碼保護、生物統計學或其類似者)之電路。額外電路620可包括用於指示記憶體模組600之狀態之電路。舉例而言，額外電路620可包括用於判定是否正將功率供應至記憶體模組600及是否現在正存取記憶體模組600，及用於顯示其狀態之指示(諸如供應功率之情況下的持續光及正被存取之情況下的閃爍光)的功能性。額外電路620可進一步包括被動裝置，諸如記憶體模組600內之幫助調節功率要求之解耦電容器。
結論
已展示用於操作非揮發性記憶體單元之方法、裝置、模組，及系統。一方法實施例包括：指派待由耦接至第一感測線之第一單元儲存之第一數目的位元；指派待由耦接至鄰近第一感測線之第二感測線之第二單元儲存之第二數目的位元；及指派待由耦接至鄰近第二感測線之第三感測線之第三單元儲存之第三數目的位元。經指派至第一單元之位元的數目小於經指派至第二單元之位元的數目，且經指派至第二單元之位元的數目小於經指派至第三單元之位元的數目。該方法包括：並行地程式化與第一單元相關聯之下部頁及與第三單元相關聯之下部頁，及分別程式化與第一單元相關聯之上部頁及與第三單元相關聯之上部頁。
儘管本文中已說明並描述了特定實施例，但一般熟習此項技術者將瞭解，可用一經計算以達成相同結果的配置來代替所展示之特定實施例。此揭示案意欲涵蓋本揭示案之各種實施例之改變或變化。應理解，已以說明之方式而非以限制之方式來作出以上描述。當回顧以上描述時，以上實施例之組合及本文中未特定描述之其他實施例將為熟習此項技術者所顯見。本揭示案之各種實施例的範疇包括使用以上結構及方法之其他應用。因此、應參考附加之請求項連同此等請求項被賦予之均等物的完整範圍來判定本揭示案之各種實施例的範疇。
在上述實施方式中，出於簡化本揭示案之目的而將各種特徵一起群聚於單一實施例中。本揭示案之此方法將不被解釋為反映本揭示案之所揭示實施例必須使用比每一請求項中明確列舉之特徵多的特徵的意圖。實情為，如以下申請專利範圍所反映，發明性標的物在於比單一所揭示實施例之所有特徵少的特徵。因此，以下申請專利範圍因此被併入至實施方式中，其中每一請求項作為一獨立實施例單獨成立。
100．．．非揮發性記憶體陣列
105-1．．．列選擇線/選擇線/字線
105-N．．．列選擇線/選擇線/字線
107-1．．．行感測線/感測線/位元線
107-2．．．行感測線/感測線/位元線
107-3．．．行感測線/感測線/位元線
107-M．．．行感測線/感測線/位元線
109-1．．．NAND串
109-2．．．NAND串
109-3．．．NAND串
109-M．．．NAND串
111-1．．．非揮發性記憶體單元
111-N．．．非揮發性記憶體單元
113．．．源極選擇閘
115．．．汲極選擇線
117．．．源極選擇線
119．．．汲極選擇閘
121-1．．．汲極觸點
123．．．源極線
202．．．單元
203．．．單元
205．．．選擇線/列選擇線
206．．．單元
232-1．．．感測線
232-2．．．感測線
232-3．．．感測線
233-1．．．感測線
233-2．．．感測線
233-3．．．感測線
233-4．．．感測線
234-1．．．偶數感測線Vt分布/狀態
234-2．．．偶數感測線Vt分布/狀態
234-3．．．偶數感測線Vt分布/狀態
235-1．．．奇數感測線Vt分布/狀態
235-2．．．奇數感測線Vt分布/狀態
235-3．．．奇數感測線Vt分布/狀態
235-4．．．奇數感測線Vt分布/狀態
236-1．．．感測線
236-2．．．感測線
238-1．．．偶數感測線Vt分布/狀態
238-2．．．偶數感測線Vt分布/狀態
301．．．圖
303．．．圖
340-0．．．Vt分布
340-1．．．Vt分布
342-0．．．Vt分布
342-1．．．Vt分布
342-2．．．Vt分布
342-3．．．Vt分布
345-1．．．Vt偏移量
345-2．．．Vt偏移量
345-3．．．Vt偏移量
400．．．表
432-1．．．感測線
433-1．．．感測線
433-2．．．感測線
436-1．．．感測線
450-0．．．下部頁Vt分布
450-1．．．下部頁Vt分布
452．．．上部頁
452-0．．．上部頁Vt分布
452-1．．．上部頁Vt分布
452-2．．．上部頁Vt分布
453．．．上部頁
453-0．．．下部頁Vt分布
453-1．．．下部頁Vt分布
455-0．．．上部頁Vt分布
455-1．．．上部頁Vt分布
455-2．．．上部頁Vt分布
455-3．．．上部頁Vt分布
456．．．上部頁
456-0．．．下部頁Vt分布
456-1．．．下部頁Vt分布
457-0．．．下部頁Vt分布
457-1．．．下部頁Vt分布
458-0．．．上部頁Vt分布
458-1．．．上部頁Vt分布
458-2．．．上部頁Vt分布
458-3．．．上部頁Vt分布
458-4．．．上部頁Vt分布
458-5．．．上部頁Vt分布
459-0．．．上部頁Vt分布
459-1．．．上部頁Vt分布
459-2．．．上部頁Vt分布
459-3．．．上部頁Vt分布
461．．．下部頁驗證電壓(LPv)位準
500．．．電子記憶體系統/記憶體系統
510．．．處理器
520．．．非揮發性記憶體裝置/記憶體裝置
530．．．記憶體陣列
540．．．位址電路
544．．．列解碼器
546．．．行解碼器
550．．．讀取/鎖存電路
555．．．寫入電路
560．．．I/O電路
562．．．I/O連接
570．．．控制電路
572．．．控制連接
600．．．記憶體模組
605．．．殼體
610．．．記憶體裝置
615．．．觸點
620．．．額外電路
BL0．．．感測線
BL1．．．感測線
BL2．．．感測線
BL3．．．感測線
BL4．．．感測線
BL5．．．感測線
BL6．．．感測線
BL7．．．感測線
BL8．．．感測線
e-1．．．感測線
e-2．．．感測線
e-3．．．感測線
e-4．．．感測線
e-5．．．感測線
L0．．．Vt分布/程式狀態
L1．．．Vt分布/程式狀態
L2．．．Vt分布/程式狀態
L3．．．Vt分布/程式狀態
L4．．．Vt分布/程式狀態
L5．．．Vt分布/程式狀態
LP．．．下部頁
LPe-1．．．下部頁程式化過程
LPe-2．．．下部頁程式化過程
LPo-1．．．下部頁程式化過程
LPo-2．．．下部頁程式化過程
LPv．．．下部頁驗證電壓
o-1．．．感測線
o-2．．．感測線
o-3．．．感測線
o-4．．．感測線
RDe-1．．．讀取容限
RDe-2．．．讀取容限
RDo．．．讀取容限
UP．．．上部頁
UPe-1．．．上部頁程式化過程
UPe-2．．．上部頁程式化過程
UPo-1．．．上部頁程式化過程
UPo-2．．．上部頁程式化過程
Vt．．．臨限電壓
WL0．．．選擇線
WL1．．．選擇線
WL2．．．選擇線
WL3．．．選擇線
WL4．．．選擇線
WL5．．．選擇線
圖1為可配合本揭示案之實施例一起使用之非揮發性記憶體陣列之一部分的示意圖。
圖2A說明根據本揭示案之一實施例的具有不同數目之可儲存數元之耦接至列選擇線的許多單元。
圖2B說明根據圖2A中所展示之實施例的與具有不同數目之可儲存數元的單元相關聯的臨限電壓(Vt)分布。
圖3說明用於減少浮動閘極對浮動閘極干擾的先前程式化方法。
圖4A說明根據本揭示案之一實施例的與程式化具有不同數目之可儲存數元的記憶體單元相關聯的兩次處理程式化方法。
圖4B為說明根據圖4A中所展示之實施例的用於程式化具有不同數目之可儲存數元的記憶體單元的程式化操作實施例的表。
圖5為根據本揭示案之一實施例的具有至少一記憶體裝置之電子記憶體系統的功能方塊圖。
圖6為根據本揭示案之一實施例的具有至少一記憶體裝置之記憶體模組的功能方塊圖。
234-1．．．偶數感測線Vt分布/狀態
234-2．．．偶數感測線Vt分布/狀態
234-3．．．偶數感測線Vt分布/狀態
235-1．．．奇數感測線Vt分布/狀態
235-2．．．奇數感測線Vt分布/狀態
235-3．．．奇數感測線Vt分布/狀態
235-4．．．奇數感測線Vt分布/狀態
238-1．．．偶數感測線Vt分布/狀態
238-2．．．偶數感測線Vt分布/狀態
L0．．．Vt分布/程式狀態
L1．．．Vt分布/程式狀態
L2．．．Vt分布/程式狀態
L3．．．Vt分布/程式狀態
L4．．．Vt分布/程式狀態
L5．．．Vt分布/程式狀態
RDe-1．．．讀取容限
RDe-2．．．讀取容限
RDo．．．讀取容限
Vt．．．臨限電壓

Claims (25)

  1. 一種用於操作記憶體單元之一陣列(100)的方法，該方法包含：並行地將一第一單元(202)程式化至一第一數目之狀態(450-0、450-1)中的一者，及將一第二單元(206)程式化至一第二數目之狀態(456-0、456-1)中的一者；及分別基於該第一數目之狀態中的該一者將該第一單元(202)程式化至一第三數目之狀態(234-1、234-2、234-3、452-0、452-1、452-2)中的一者，及基於該第二數目之狀態(456-0、456-1)中的該一者將該第二單元(206)程式化至一第四數目之狀態(238-1、238-2、458-0、458-1、458-2、458-3、458-4、458-5)中的一者。
  2. 如請求項1之方法，其中狀態(450-0、450-1)之該第一數目與狀態(456-0、456-1)之該第二數目相同，且，其中狀態(234-1、234-2、234-3、452-0、452-1、452-2)之該第三數目與狀態(238-1、238-2、458-0、458-1、458-2、458-3、458-4、458-5)之該第四數目不同。
  3. 如請求項1之方法，其中該方法包括：在將該第一單元(202)程式化至該第三數目之狀態(234-1、234-2、234-3、452-0、452-1、452-2)中的該一者之前，且在將該第二單元(206)程式化至該第四數目之狀態(238-1、238-2、458-0、458-1、458-2、458-3、458-4、458-5)中的該一者之前，將一第三單元(203)程式化至一第五數目之狀態 (453-0、453-1、457-0、457-1)中的一者，且其中該第三單元(203)鄰近該第一單元(202)及該第二單元(206)且在該兩者之間。
  4. 如請求項3之方法，其中該方法包括：在將該第二單元(206)程式化至該第四數目之狀態(238-1、238-2、458-0、458-1、458-2、458-3、458-4、458-5)中的一者之前，且在將該第一單元(202)程式化至該第三數目之狀態(234-1、234-2、234-3、452-0、452-1、452-2)中的該一者之後，基於該第五數目的狀態(453-0、453-1、457-0、457-1)中的該一者將該第三單元(203)程式化至一第六數目的狀態(235-1、235-2、235-3、235-4、455-0、455-1、455-2、455-3、459-0、459-1、459-2、459-3)中的一者。
  5. 如請求項4之方法，其中狀態(235-1、235-2、235-3、235-4、455-0、455-1、455-2、455-3、459-0、459-1、459-2、459-3)之該第六數目大於狀態(234-1、234-2、234-3、452-0、452-1、452-2)之該第三數目，且小於狀態(238-1、238-2、458-0、458-1、458-2、458-3、458-4、458-5)之該第四數目。
  6. 如請求項4之方法，其中該方法包括與將該第三單元(203)程式化至該第六數目之狀態(235-1、235-2、235-3、235-4、455-0、455-1、455-2、455-3、459-0、459-1、459-2、459-3)中的該一者並行地將一第四單元(203)程式化至該第六數目之狀態(235-1、235-2、235-3、235-4 、455-0、455-1、455-2、455-3、459-0、459-1、459-2、459-3)中的一者，且其中該第四單元(203)鄰近該第二單元(206)。
  7. 一種用於操作記憶體單元之一陣列(100)的方法，該方法包含：並行地將一第一單元(202)程式化至一第一數目之狀態(450-0、450-1)中的一者，及將一第二單元(206)程式化至一第二數目之狀態(456-0、456-1)中的一者；分別基於該第一數目之狀態(450-0、450-1)中的該一者將該第一單元(202)程式化至一第三數目之狀態(234-1、234-2、234-3、452-0、452-1、452-2)中的一者，及基於該第二數目之狀態(456-0、456-1)中的該一者將該第二單元(206)程式化至一第四數目之狀態(238-1、238-2、458-0、458-1、458-2、458-3、458-4、458-5)中的一者；其中將該第一單元(202)程式化至該第三數目之狀態(234-1、234-2、234-3、452-0、452-1、452-2)中的該一者以使得其表示一第一非整數數目之數元；及其中將該第二單元(206)程式化至該第四數目之狀態(238-1、238-2、458-0、458-1、458-2、458-3、458-4、458-5)中的該一者以使得其表示一第二非整數數目之數元，該第二非整數數目之數元不同於該第一非整數數目之數元。
  8. 一種用於操作記憶體單元之一陣列(100)的方法，該方法包含： 並行地將耦接至一選定之列選擇線(205)及耦接至一第一數目之感測線(232-1、232-2、232-3、236-1、236-2、432-1、436-1)的單元(202、206)程式化至一第一數目之狀態(450-0、450-1、456-0、456-1)中的一者，其中耦接至該第一數目的感測線的一第一子集(232-1、232-2、232-3、432-1)的單元(202)經組態以儲存每單元比耦接至該第一數目的感測線的一第二子集(236-1、236-2、436-1)的單元(206)為少的一數目的數元；隨後並行地將耦接至該選定之列選擇線(205)及耦接至一第二數目之感測線(233-1、233-2、233-3、233-4、433-1、433-2)的單元(203)程式化至一第二數目之狀態(453-0、453-1、457-0、457-1)中的一者，其中耦接至該第二數目之感測線(233-1、233-2、233-3、233-4、433-1、433-2)的單元(203)經組態以儲存每單元比耦接至該第二子集(236-1、236-2、436-1)的單元(206)為少的一數目的數元；隨後基於該第一數目之狀態(450-0、450-1)中的該一者，將耦接至該第一子集(232-1、232-2、232-3、432-1)及耦接至該選定之列選擇線(205)的單元(202)程式化至一第三數目的狀態(234-1、234-2、234-3、452-0、452-1、452-2)中的一者；及隨後在基於該第一數目之狀態(450-0、450-1)中的該一者將耦接至該第二子集(236-1、236-2、436-1)及耦接至該選定之列選擇線(205)的單元(206)程式化至一第五 數目之狀態(238-1、238-2、458-0、458-1、458-2、458-3、458-4、458-5)中的一者之前，基於該第二數目之狀態(453-0、453-1、457-0、457-1)中的該一者將耦接至該第二數目之感測線(233-1、233-2、233-3、233-4、433-1、433-2)及耦接至該選定之列選擇線(205)的單元(203)程式化至一第四數目之狀態(235-1、235-2、235-3、235-4、455-0、455-1、455-2、455-3、459-0、459-1、459-2、459-3)中的一者，狀態(238-1、238-2、458-0、458-1、458-2、458-3、458-4、458-5)之該第五數目大於狀態(234-1、234-2、234-3、452-0、452-1、452-2)之該第三數目及狀態(235-1、235-2、235-3、235-4、455-0、455-1、455-2、455-3、459-0、459-1、459-2、459-3)之該第四數目。
  9. 如請求項8之方法、其中：將耦接至該第一子集(232-1、232-2、232-3、432-1)及耦接至該選定之列選擇線(205)的該等單元(202)程式化至該第三數目之狀態(234-1、234-2、234-3、452-0、452-1、452-2)中的一者包括將選定單元自一第一下部頁臨限電壓(Vt)分布(450-0、450-1)程式化至該第三數目之狀態(234-1、234-2、234-3、452-0、452-1、452-2)中的該一者，該第三數目之狀態(234-1、234-2、234-3、452-0、452-1、452-2)對應於一第一數目之可儲存數元；將耦接至該第二數目之感測線(233-1、233-2、233-3、233-4、433-1、433-2)及耦接至該選定之列選擇線 (205)的單元(203)程式化至該第四數目之狀態(235-1、235-2、235-3、235-4、455-0、455-1、455-2、455-3、459-0、459-1、459-2、459-3)中的一者包括將選定單元自一第二下部頁臨限電壓分布(453-0、453-1、457-0、457-1)程式化至該第四數目之狀態(235-1、235-2、235-3、235-4、455-0、455-1、455-2、455-3、459-0、459-1、459-2、459-3)中的該一者，該第四數目之狀態(235-1、235-2、235-3、235-4、455-0、455-1、455-2、455-3、459-0、459-1、459-2、459-3)對應於一第二數目之可儲存數元；及將耦接至該第二子集(236-1、236-2、436-1)及耦接至該選定之列選擇線(205)的該等單元(206)程式化至該第五數目之狀態(238-1、238-2、458-0、458-1、458-2、458-3、458-4、458-5)中的一者包括將選定單元自一第三下部頁臨限電壓分布(456-0、456-1)程式化至該第五數目之狀態(238-1、238-2、458-0、458-1、458-2、458-3、458-4、458-5)中的該一者，該第五數目之狀態(238-1、238-2、458-0、458-1、458-2、458-3、458-4、458-5)對應於一第三數目之可儲存數元。
  10. 如請求項9之方法，其中將耦接至該第一數目之感測線(232-1、232-2、232-3、236-1、236-2、432-1、436-1)的單元(202、206)程式化至該第一數目之狀態(450-0、450-1 、456-0、456-1)中的該一者及將耦接至該第二數目之感測線(233-1、233-2、233-3、233-4、433-1、433-2)的單元(203)程式化至該第二數目之程式狀態(453-0、453-1、457-0、457-1)中的該一者包括將選定單元程式化至一與該第一下部頁臨限電壓分布(450-0、450-1)、該第二下部頁臨限電壓分布(453-0、453-1、457-0、457-1)及該第三下部頁臨限電壓分布(456-0、456-1)相關聯的共同程式驗證電壓位準(461)。
  11. 如請求項8之方法、其中該方法包括：在耦接至該第一子集(232-1、232-2、232-3、432-1)之單元(202)中每個單元儲存一第一非整數數目之數元；及在耦接至該第二子集(236-1、236-2、436-1)之單元(206)中每個單元儲存一第二非整數數目之數元。
  12. 如請求項11之方法、其中該方法包括：並行地感測由該第一子集(232-1、232-2、232-3、432-1)之該等單元(202)所儲存的資料及由該第二子集(236-1、236-2、436-1)之該等單元(206)所儲存的資料；及將自該第一子集(232-1、232-2、232-3、432-1)之該等單元(202)所讀取的資料與自該第二子集(236-1、236-2、436-1)之該等單元(206)所讀取的資料組合。
  13. 如請求項12之方法，其中該方法包括：將自該第一子集(232-1、232-2、232-3、432-1)之該等單元(202)及自該第二子集(236-1、236-2、436-1)之該等單元(206)所讀取之該資料組合映射至一整數數目之二進位資料位元。
  14. 如請求項8之方法，其中該方法包括：在進行以下動作之前，並行地將耦接至一下一鄰近選定之列選擇線及耦接至該第一數目之感測線(232-1、232-2、232-3、236-1、236-2、432-1、436-1)的單元程式化至該第一數目之狀態(450-0、450-1、456-0、456-1)中的一者：將耦接至該選定之列選擇線(205)及耦接至感測線之該第一子集(232-1、232-2、232-3、432-1)的單元(202)程式化至該第三數目之狀態(234-1、234-2、234-3、452-0、452-1、452-2)中的該一者；將耦接至該選定之列選擇線(205)及耦接至該第二數目之感測線(233-1、233-2、233-3、233-4、433-1、433-2)的單元(203)程式化至該第四數目之狀態(235-1、235-2、235-3、235-4、455-0、455-1、455-2、455-3、459-0、459-1、459-2、459-3)中的該一者；及將耦接至該選定之列選擇線(205)及耦接至感測線之該第二子集(236-1、236-2、436-1)的單元(206)程式化至該第五數目之狀態(238-1、238-2、458-0、458-1、458-2、458-3、458-4、458-5)中的該一者。
  15. 如請求項14之方法、其中該方法包括：將耦接至該第一子集(232-1、232-2、232-3、432-1)及耦接至該下一鄰近選定之列選擇線的單元程式化至該第三數目之狀態(234-1、234-2、234-3、452-0、452-1、452-2)中的一者；及隨後在將耦接至該第二子集(236-1、236-2、436-1)及 耦接至該下一鄰近選定之列選擇線的單元程式化至該第五數目之狀態(238-1、238-2、458-0、458-1、458-2、458-3、458-4、458-5)中的一者之前，將耦接至該第二數目之感測線(233-1、233-2、233-3、233-4、433-1、433-2)及耦接至該下一鄰近選定之列選擇線的單元程式化至該第四數目之狀態(235-1、235-2、235-3、235-4、455-0、455-1、455-2、455-3、459-0、459-1、459-2、459-3)中的一者。
  16. 如請求項8之方法，其中感測線之該第一子集(232-1、232-2、232-3、432-1)及感測線之該第二子集(236-1、236-2、436-1)為交替的偶數編號的感測線，且該第二數目之感測線(233-1、233-2、233-3、233-4、433-1、433-2)為奇數編號的感測線，且其中該方法包括：對複數個選定之列選擇線(105-1、…、105-N、205)實行一下部頁程式化程序及一上部頁程式化程序。
  17. 一種記憶體裝置(520)，其包含：記憶體單元之一陣列(100、530)；及控制電路(560)，其耦接至該陣列(100、530)以程式化耦接至一選定之列選擇線(205)之單元，該控制電路(560)經組態以進行以下動作：將耦接至一第一感測線(232-1、432-1)之一第一單元(202)程式化至一第一數目之狀態(450-0、450-1)中的一者，該第一單元(202)具有一第一數目之可儲存數元；將耦接至鄰近該第一感測線(232-1、432-1)之一第 二感測線(233-1、433-1)的一第二單元(203)程式化至一第二數目之狀態(453-0、453-1)中的一者，該第二單元(203)具有一第二數目之可儲存數元，該第二數目之可儲存數元大於該第一數目之可儲存數元；與將該第一單元(202)程式化至該第一數目之狀態(450-0、450-1)中的該一者並行地將耦接至鄰近該第二感測線(233-1、433-1)之一第三感測線(236-1、436-1)的一第三單元(206)程式化至一第三數目之狀態(456-0、456-1)中的一者，該第三單元(206)具有一第三數目之可儲存數元，該第三數目之可儲存數元大於該第二數目之可儲存數元；及在不同的時間將該第一單元(202)自該第一數目之狀態(450-0、450-1)中的該一者程式化至一第四數目之狀態(234-1、452-0、452-1、452-2)中的一者，及將該第三單元(206)自該第三數目之狀態(456-0、456-1)中的該一者程式化至一第五數目之狀態(238-1、458-0、458-1、458-2、458-3、458-4、458-5)中的一者。
  18. 如請求項17之裝置，其中狀態(450-0、450-1)之該第一數目、狀態(453-0、453-1)之該第二數目與狀態(456-0、456-1)之該第三數目相同，且其中狀態(234-1、452-0、452-1、452-2)之該第四數目及狀態(238-1、458-0、458-1、458-2、458-3、458-4、458-5)之該第五數目大於狀態(450-0、450-1)之該第一數目、狀態(453-0、453-1)之該第二數目及狀態(456-0、456-1)之該第三數目，狀態 (238-1、458-0、458-1、458-2、458-3、458-4、458-5)之該第五數目大於狀態(234-1、452-0、452-1、452-2)之該第四數目。
  19. 如請求項17之裝置，其中該控制電路(560)經組態以與將該第二單元(203)程式化至該第二數目之狀態(453-0、453-1)中的該一者並行地將耦接至鄰近該第三感測線(236-1、436-1)之一第四感測線(233-2、433-2)的一第四單元(203)程式化至一第六數目之狀態(457-0、457-1)中的一者。
  20. 如請求項19之裝置，其中該第六數目之狀態(457-0、457-1)與該第二數目之狀態(453-0、453-1)相同，且其中該第四單元(203)具有該第二數目之可儲存數元。
  21. 如請求項17之裝置，其中該控制電路(560)經組態以在將該第一單元(202)程式化至該第四數目之狀態(234-1、452-0、452-1、452-2)中的該一者之後，及在將該第三單元(206)程式化至該第五數目之狀態(238-1、458-0、458-1、458-2、458-3、458-4、458-5)中的該一者之前，將該第二單元(203)自該第二數目之狀態(453-0、453-1)中的該一者程式化至一第七數目之狀態(235-1、455-0、455-1、455-2、455-3)中的一者。
  22. 如請求項17之裝置，其中該第一數目之可儲存數元為一非整數且該第三數目之可儲存數元為一非整數。
  23. 一種記憶體裝置(520)，其包含：記憶體單元之一NAND陣列(100、530)，其以由列選 擇線(105-1、…、105-N、205)耦接之多列及由感測線(107-1、107-2、107-3、…、107-M、232-1、232-2、232-3、233-1、233-2、233-3、233-4、236-1、236-2、432-1、433-1、436-1、433-2)耦接之多行配置；及控制電路(560)，其耦接至該陣列(100、530)以程式化耦接至一選定之列選擇線(205)之單元，該控制電路(560)經組態以進行以下動作：並行地將耦接至一第一數目之感測線(232-1、232-2、232-3、236-1、236-2、432-1、436-1)的單元(202、206)程式化至一第一數目之狀態(450-0、450-1、456-0、456-1)中的一者，其中耦接至該第一數目之感測線的一第一子集(232-1、232-2、232-3、432-1)的單元(202)經組態以每個單元儲存比耦接至該第一數目之感測線的一第二子集(236-1、236-2、436-1)的單元(206)較少的一數目的數元；隨後並行地將耦接至一第二數目之感測線(233-1、233-2、233-3、233-4、433-1、433-2)的單元(203)程式化至一第二數目之狀態(453-0、453-1、457-0、457-1)中的一者，其中耦接至該第二數目之感測線(233-1、233-2、233-3、233-4、433-1、433-2)的單元(203)經組態以每個單元儲存比耦接至該第二子集(236-1、236-2、436-1)的單元較少的一數目的數元；及隨後在將耦接至該第二子集(236-1、236-2、436-1)的單元(206)自該第一數目之狀態(456-0、456-1)中的該 一者程式化至一第四數目之狀態(238-1、238-2、458-0、458-1、458-2、458-3、458-4、458-5)中的一者之前，及在將耦接至該第一子集(232-1、232-2、232-3、432-1)的單元(202)自該第一數目之狀態(450-0、450-1)中的該一者程式化至一第五數目之狀態(234-1、234-2、234-3、452-0、452-1、452-2)中的一者之後，將耦接至該第二數目之感測線(233-1、233-2、233-3、233-4、433-1、433-2)的單元(203)自該第二數目之狀態(453-0、453-1、457-0、457-1)中的該一者程式化至一第三數目之狀態(235-1、235-2、235-3、235-4、455-0、455-1、455-2、455-3、459-0、459-1、459-2、459-3)中的一者。
  24. 如請求項23之裝置，其中一對應於該第一數目之狀態(450-0、450-1、456-0、456-1)及該第二數目之狀態(453-0、453-1、457-0、457-1)的程式驗證電壓位準(461)由耦接至該第一數目之感測線的該第一子集(232-1、232-2、232-3、432-1)的單元(202)、由耦接至該第一數目之感測線的該第二子集(236-1、236-2、436-1)的單元(206)及由耦接至該第二數目之感測線(233-1、233-2、233-3、233-4、433-1、433-2)的單元(203)所共用。
  25. 如請求項23之裝置，其中該第一數目之感測線(232-1、232-2、232-3、236-1、236-2、432-1、436-1)與該第二數目之感測線(233-1、233-2、233-3、233-4、433-1、433-2)在一交替感測線之基礎上係鄰近的。
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