JP5410665B2 - Nandメモリーアレイおよびnandフラッシュアレイ - Google Patents
Nandメモリーアレイおよびnandフラッシュアレイ Download PDFInfo
- Publication number
- JP5410665B2 JP5410665B2 JP2007258003A JP2007258003A JP5410665B2 JP 5410665 B2 JP5410665 B2 JP 5410665B2 JP 2007258003 A JP2007258003 A JP 2007258003A JP 2007258003 A JP2007258003 A JP 2007258003A JP 5410665 B2 JP5410665 B2 JP 5410665B2
- Authority
- JP
- Japan
- Prior art keywords
- line
- strapping
- selection
- string
- memory array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000002184 metal Substances 0.000 claims description 28
- 238000007667 floating Methods 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000006641 stabilisation Effects 0.000 description 3
- 238000011105 stabilization Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005764 inhibitory process Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- PWPJGUXAGUPAHP-UHFFFAOYSA-N lufenuron Chemical compound C1=C(Cl)C(OC(F)(F)C(C(F)(F)F)F)=CC(Cl)=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F PWPJGUXAGUPAHP-UHFFFAOYSA-N 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Description
1120 アドレスデコーダー
1130 行アクセス回路
1140 列アクセス回路
1150 制御回路
1160 入出力回路
1170 アドレスバッファー
1200 メモリーコントローラー
Claims (27)
- 第1選択ラインに連結された第1選択トランジスターと、
第2選択ラインに連結された第2選択トランジスターと、
ワードラインに各々連結され、前記第1及び第2選択トランジスターの間に直列に連結されたメモリーセルと、
前記第1選択ラインに電気的に連結されたストラッピングラインとを含み、
前記第1選択ラインと前記ストラッピングラインとは互いに重畳されないように配列され、
前記第1選択トランジスターと前記第2選択トランジスターと前記直列に連結されたメモリーセルとは一つのセルストリングに含まれ、
前記一つのセルストリングは、前記第1選択トランジスターまたは前記第2選択トランジスターに入力された電気信号に対応して選択される
ことを特徴とするNANDメモリーアレイ。 - ビットラインが配列されるストラッピング領域を更に含む
ことを特徴とする請求項1に記載のNANDメモリーアレイ。 - 前記ストラッピングラインは前記ストラッピング領域に配列された前記ビットラインで形成されたコンタクトパッドを通して前記第1選択ラインに電気的に連結される
ことを特徴とする請求項2に記載のNANDメモリーアレイ。 - 前記コンタクトパッドを除いたビットラインのセグメントはフローティングが防止される様にバイアスされる
ことを特徴とする請求項3に記載のNANDメモリーアレイ。 - 前記コンタクトパッドを除いたビットラインのセグメントは前記メモリーセルが形成されるポケットPウェルのウェルバイアスを供給する為のメタルラインに電気的に連結される
ことを特徴とする請求項4に記載のNANDメモリーアレイ。 - 前記ストラッピングラインは導電物質からなり、前記第1選択ラインの幅より広い幅を持つ
ことを特徴とする請求項1に記載のNANDメモリーアレイ。 - 前記第1選択ラインはストリング選択ラインであり、前記第2選択ラインは接地選択ラインである
ことを特徴とする請求項1に記載のNANDメモリーアレイ。 - 前記ストラッピングラインはメタルライン又はメタルを含む物質からなる
ことを特徴とする請求項1に記載のNANDメモリーアレイ。 - 第1選択ラインに連結された第1選択トランジスターと、
第2選択ラインに連結された第2選択トランジスターと、
ワードラインに各々連結され、前記第1及び第2選択トランジスターの間に直列に連結されたメモリーセルと、
前記第1選択ラインに電気的に連結された第1ストラッピングラインと、
前記第2選択ラインに電気的に連結された第2ストラッピングラインとを含み、
前記第1及び第2選択ラインと前記第1及び第2ストラッピングラインとはそれぞれ互いに重畳されないように配列され、
前記第1選択トランジスターと前記第2選択トランジスターと前記直列に連結されたメモリーセルとは一つのセルストリングに含まれ、
前記一つのセルストリングは、前記第1選択トランジスターまたは前記第2選択トランジスターに入力された電気信号に対応して選択される
ことを特徴とするNANDメモリーアレイ。 - 前記第1選択ラインはストリング選択ラインであり、前記第2選択ラインは接地選択ラインである
ことを特徴とする請求項9に記載のNANDメモリーアレイ。 - ビットラインが配列されるストラッピング領域を更に含む
ことを特徴とする請求項9に記載のNANDメモリーアレイ。 - 前記第1及び第2ストラッピングラインは前記ストラッピング領域に配列された前記ビットラインで形成されたコンタクトパッドを通して前記第1及び第2選択ラインに各々電気的に連結される
ことを特徴とする請求項11に記載のNANDメモリーアレイ。 - 前記コンタクトパッドを除いたビットラインのセグメントはフローティングが防止される様にバイアスされる
ことを特徴とする請求項12に記載のNANDメモリーアレイ。 - 前記コンタクトパッドを除いた前記ビットラインのセグメントは前記メモリーセルが形成されるポケットPウェルのウェルバイアスを供給する為のメタルラインに電気的に連結される
ことを特徴とする請求項13に記載のNANDメモリーアレイ。 - メモリーセルが形成されるセル領域と、
前記セル領域の内に配列され、ビットラインが配列されるストラッピング領域と、
前記セル領域の内に配列されたストリング選択ラインと、
前記セル領域の内に配列された接地選択ラインと、
前記ストリング及び接地選択ラインの間に配列されたワードラインと、
前記ストラッピング領域に配列された前記ビットラインで形成された第1コンタクトパッドを通して前記ストリング選択ラインに電気的に連結された第1ストラッピングラインを含み、
前記ストリング選択ラインと前記第1ストラッピングラインとは互いに重畳されないように配列され、
前記第1選択トランジスターと前記第2選択トランジスターと前記直列に連結されたメモリーセルとは一つのセルストリングに含まれ、
前記一つのセルストリングは、前記第1選択トランジスターまたは前記第2選択トランジスターに入力された電気信号に対応して選択される
ことを特徴とするNANDフラッシュアレイ。 - 前記ストラッピング領域に配列された前記ビットライン等で形成された第2コンタクトパッドを通して前記接地選択ラインに電気的に連結された第2ストラッピングラインを更に含む
ことを特徴とする請求項15に記載のNANDフラッシュアレイ。 - 前記第1及び第2コンタクトパッドを除いたビットラインのセグメント等はフローティングが防止される様にバイアスされる
ことを特徴とする請求項16に記載のNANDフラッシュアレイ。 - 前記第1及び第2コンタクトパッドを除いた前記ビットラインのセグメントは前記メモリーセルが形成されるポケットPウェルのウェルバイアスを供給する為のメタルラインに電気的に連結される
ことを特徴とする請求項17に記載のNANDフラッシュアレイ。 - 共通ソースラインと、
前記ストラッピング領域に配列された前記ビットラインで形成された第1コンタクトパッドを通して前記共通ソースラインに電気的に連結された第2ストラッピングラインを更に含む
ことを特徴とする請求項15に記載のNANDフラッシュアレイ。 - 複数のメモリーブロックを含み、
前記メモリーブロックの各々は第1ビットラインに各々連結された複数のストリングを含み、前記ストリングの各々はストリング選択ラインに連結されたストリング選択トランジスターと、接地選択ライン及び共通ソースラインに連結された接地選択トランジスターと、ワードラインに各々連結され、前記ストリング及び接地選択トランジスターの間に直列に連結されたメモリーセルと、
前記ストリング選択ラインに電気的に連結された第1ストラッピングラインを含み、
前記ストリング選択ラインと前記第1ストラッピングラインとは互いに重畳されないように配列され、
前記第1選択トランジスターと前記第2選択トランジスターと前記直列に連結されたメモリーセルとは一つのセルストリングに含まれ、
前記一つのセルストリングは、前記第1選択トランジスターまたは前記第2選択トランジスターに入力された電気信号に対応して選択される
ことを特徴とするNANDメモリーアレイ。 - 前記メモリーブロックの各々は、メモリーセル等が形成されるセル領域と、第2ビットラインが配列されるストラッピング領域とに区分される
ことを特徴とする請求項20に記載のNANDメモリーアレイ。 - 前記ストラッピング領域は前記セル領域の内に配列される
ことを特徴とする請求項21に記載のNANDメモリーアレイ。 - 前記接地選択ラインに電気的に連結された第2ストラッピングラインを更に含む
ことを特徴とする請求項21に記載のNANDメモリーアレイ。 - 前記第1ストラッピングラインは前記ストラッピング領域に配列された前記第2ビットラインで形成された第1コンタクトパッドを通して前記ストリング選択ラインに電気的に連結され、前記第2ストラッピングラインは前記ストラッピング領域に配列された前記第2ビットラインで形成された第2コンタクトパッドを通して前記接地選択ラインに電気的に連結される
ことを特徴とする請求項23に記載のNANDメモリーアレイ。 - 前記第1及び第2コンタクトパッドを除いたビットラインのセグメントはフローティングが防止される様にバイアスされる
ことを特徴とする請求項24に記載のNANDメモリーアレイ。 - 前記第1及び第2コンタクトパッドを除いた前記ビットラインのセグメントは前記メモリーセルが形成されるポケットPウェルのウェルバイアスを供給する為のメタルラインに電気的に連結される
ことを特徴とする請求項25に記載のNANDメモリーアレイ。 - 前記ストラッピング領域に配列された前記ビットラインで形成されたコンタクトパッドを通して前記共通ソースラインに電気的に連結された第2ストラッピングラインを更に含む
ことを特徴とする請求項20に記載のNANDメモリーアレイ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060095908A KR100851547B1 (ko) | 2006-09-29 | 2006-09-29 | 프로그램 특성을 향상시킬 수 있는 플래시 메모리 장치 |
KR10-2006-0095908 | 2006-09-29 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008091921A JP2008091921A (ja) | 2008-04-17 |
JP5410665B2 true JP5410665B2 (ja) | 2014-02-05 |
Family
ID=39256030
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007258003A Active JP5410665B2 (ja) | 2006-09-29 | 2007-10-01 | Nandメモリーアレイおよびnandフラッシュアレイ |
Country Status (4)
Country | Link |
---|---|
US (1) | US7778058B2 (ja) |
JP (1) | JP5410665B2 (ja) |
KR (1) | KR100851547B1 (ja) |
CN (1) | CN101154446B (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7616479B2 (en) * | 2007-08-15 | 2009-11-10 | Macronix International Co., Ltd. | Data writing method for flash memories |
KR101944935B1 (ko) * | 2012-03-16 | 2019-02-07 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
CN103227184B (zh) * | 2013-04-11 | 2015-09-23 | 南京大学 | 基于复合介质栅结构像素单元的成像阵列及其曝光操作方法 |
US9911727B2 (en) * | 2015-03-16 | 2018-03-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strapping structure of memory circuit |
KR102664184B1 (ko) * | 2016-01-15 | 2024-05-16 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2862584B2 (ja) * | 1989-08-31 | 1999-03-03 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
KR100186300B1 (ko) * | 1996-04-04 | 1999-04-15 | 문정환 | 계층적 워드라인 구조를 갖는 반도체 메모리 소자 |
JPH11135724A (ja) | 1997-10-28 | 1999-05-21 | Toshiba Corp | 半導体集積回路、その自動配置設計方法および製造方法 |
JP3898377B2 (ja) * | 1999-05-11 | 2007-03-28 | 富士通株式会社 | 半導体集積回路 |
JP3393600B2 (ja) * | 1999-07-07 | 2003-04-07 | シャープ株式会社 | 半導体記憶装置 |
JP2002151601A (ja) * | 2000-11-08 | 2002-05-24 | Toshiba Corp | 半導体記憶装置 |
KR100395771B1 (ko) * | 2001-06-16 | 2003-08-21 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치 및 그것의 프로그램 방법 |
KR100399351B1 (ko) * | 2001-08-07 | 2003-09-26 | 삼성전자주식회사 | 공유된 선택 라인 구조를 갖는 낸드형 플래시 메모리 장치 |
KR100525112B1 (ko) | 2004-04-22 | 2005-11-01 | 주식회사 하이닉스반도체 | 반도체 장치의 레이 아웃 |
KR100604875B1 (ko) * | 2004-06-29 | 2006-07-31 | 삼성전자주식회사 | 스트랩 영역을 갖는 비휘발성 반도체 메모리 소자 및 그제조방법 |
US7193266B2 (en) * | 2004-08-02 | 2007-03-20 | Micron Technology, Inc. | Strapping word lines of NAND memory devices |
JP4417813B2 (ja) * | 2004-10-01 | 2010-02-17 | 株式会社東芝 | 半導体記憶装置及びメモリカード |
KR100729365B1 (ko) * | 2006-05-19 | 2007-06-15 | 삼성전자주식회사 | 더미 스트링으로 인한 읽기 페일을 방지할 수 있는 플래시메모리 장치 |
-
2006
- 2006-09-29 KR KR1020060095908A patent/KR100851547B1/ko active IP Right Grant
-
2007
- 2007-01-24 US US11/657,077 patent/US7778058B2/en active Active
- 2007-09-29 CN CN2007101532000A patent/CN101154446B/zh active Active
- 2007-10-01 JP JP2007258003A patent/JP5410665B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2008091921A (ja) | 2008-04-17 |
US20080080246A1 (en) | 2008-04-03 |
CN101154446A (zh) | 2008-04-02 |
US7778058B2 (en) | 2010-08-17 |
CN101154446B (zh) | 2012-05-02 |
KR100851547B1 (ko) | 2008-08-11 |
KR20080030169A (ko) | 2008-04-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101487524B1 (ko) | 불휘발성 메모리 장치의 프로그램 방법 | |
US7596026B2 (en) | Program method of non-volatile memory device | |
US6717861B2 (en) | Non-volatile semiconductor memory device capable of preventing program disturb due to noise voltage induced at a string select line and program method thereof | |
US7778082B2 (en) | Non-volatile memory device and programming method | |
JP5112643B2 (ja) | フラッシュメモリ装置及びそれのプログラム方法 | |
US7978522B2 (en) | Flash memory device including a dummy cell | |
TWI331757B (en) | Self-boosting method for flash memory cells | |
JP3754279B2 (ja) | 不揮発性半導体メモリ装置 | |
KR101301140B1 (ko) | 읽기 디스터브가 방지되는 불휘발성 반도체 메모리 장치 및그것의 읽기 방법 | |
US20090135656A1 (en) | Non-volatile semiconductor memory device with dummy cells and method of programming the same | |
JP2009020995A (ja) | フラッシュメモリ装置及びそれのプログラム復旧方法 | |
KR20070018216A (ko) | 비휘발성 메모리 장치 | |
WO2014075172A1 (en) | Method and system for programming non-volatile memory with junctionless cells | |
KR100390145B1 (ko) | 불휘발성 반도체 메모리 장치의 프로그램 방법 | |
JP5336053B2 (ja) | 不揮発性メモリ装置及びその動作方法 | |
JP5410665B2 (ja) | Nandメモリーアレイおよびnandフラッシュアレイ | |
JP2009205728A (ja) | Nand型不揮発性半導体メモリ | |
JP2006164408A (ja) | 不揮発性半導体記憶装置及びそのデータ消去方法。 | |
JP2010092559A (ja) | Nand型フラッシュメモリ | |
JP2007323735A (ja) | 不揮発性半導体メモリ | |
KR20120119325A (ko) | 반도체 메모리 장치 | |
KR20090019718A (ko) | Nand형 불휘발성 반도체 메모리 | |
KR101402230B1 (ko) | 더미 셀을 포함하는 불휘발성 메모리 장치 및 그것의프로그램 방법 | |
JP2010123208A (ja) | Nand型フラッシュメモリ | |
KR101523678B1 (ko) | 불휘발성 메모리 장치의 프로그램 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080201 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080702 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100929 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110905 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121019 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121204 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130228 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131008 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131107 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5410665 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |