JP2007214644A - Pulse phase difference encoding circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a pulse phase difference encoding circuit which accurately executes encoding operations even when a level of a received voltage signal exceeds an operation power supply voltage of the circuit. <P>SOLUTION: In the pulse phase difference encoding circuit 13 configuring an A/D conversion circuit 11, a delay circuit 12 for providing a prescribed delay time T12 to an encoded period signal PB in order to produce a timing signal for allowing a data latch circuit 4 to latch a count of a counter 2 is configured such that the delay time decreases more as a level of a voltage signal Vin given to a voltage input terminal more rises. Concretely, the delay circuit 12 comprises series connection of number of NOT gates identical to NOT gates configuring a ring delay line 1 by the number of stages being a half the number of series stages for configuring the ring delay line 1 and the NOT gates of the delay circuit 12 are operated by using the input voltage Vin being an A/D conversion object as their power supply. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、複数の遅延ゲートをリング状に連結することでパルス信号を周回させるパルス周回回路を用いて構成されるパルス位相差符号化回路に関する。   The present invention relates to a pulse phase difference encoding circuit configured using a pulse circulation circuit that circulates a pulse signal by connecting a plurality of delay gates in a ring shape.

図８は、特許文献１に開示されているパルス位相差符号化回路の構成を示すものである。この回路は、パルスＰＡの立ち上がり（測定開始）時点からパルスＰＢ１の立ち上がり時点までの位相差（時間差）を２進数デジタル信号に符号化（数値化）して出力するもので、リングディレイライン（リング遅延パルス発生回路）１，カウンタ２，データラッチ回路３及び４，遅延回路５，パルスセレクタ６、エンコーダ７及びマルチプレクサ８により構成されている。   FIG. 8 shows the configuration of the pulse phase difference encoding circuit disclosed in Patent Document 1. In FIG. This circuit encodes (digitizes) a binary digital signal and outputs a phase difference (time difference) from the rise (measurement start) time of the pulse PA to the rise time of the pulse PB1. The ring delay line (ring (Delay pulse generation circuit) 1, counter 2, data latch circuit 3 and 4, delay circuit 5, pulse selector 6, encoder 7 and multiplexer 8.

以上のように構成されるパルス位相差符号化回路９では、最初に、パルスＰＡを２n 段の遅延素子をリング状に連結したリングディレイライン１に入力し周回させる。リングディレイライン１は、パルスＰＡの周回数と周回位置とをカウンタ２及びパルスセレクタ６に出力する。そして、パルスＰＢ１が入力された時点で、パルスセレクタ６は、その時点での遅延素子からの入力信号をエンコーダ７に出力する。エンコーダ７により２進数信号に変換された信号は、パスルＰＡとパルスＰＢ１との位相差を表す下位ビット部ＬＢとなる。 In the pulse phase difference encoding circuit 9 configured as described above, first, the pulse PA is inputted to the ring delay line 1 in which 2 n stages of delay elements are connected in a ring shape and circulated. The ring delay line 1 outputs the number of turns and the turn position of the pulse PA to the counter 2 and the pulse selector 6. When the pulse PB 1 is input, the pulse selector 6 outputs the input signal from the delay element at that time to the encoder 7. The signal converted into the binary signal by the encoder 7 becomes a lower bit part LB representing the phase difference between the pulse PA and the pulse PB1.

カウンタ２は、リングディレイライン１より出力されるパルスエッジをカウントし、そのカウンタ出力データＣＯ（ｎビット：ｎ＝正の整数）を２つのデータラッチ回路３，４に出力する。データラッチ回路３には、パルスＰＢ１が直接ラッチタイミング信号として入力され、データラッチ回路４には、パルスＰＢ１に遅延回路５を介して遅延時間Ｔ12を付与したパルスＰＢ２がラッチタイミング信号として入力される。
パルスＰＢ１が入力されたときのデータラッチ回路３の出力データＣＯを周回数データＤ１とし、パルスＰＢ２が入力されたときのデータラッチ回路４の出力データを周回数データＤ２とする。そして、エンコーダ７より出力されるパルス位相差データ下位ビット部ＬＢのＭＳＢ（最上位ビット）が「０」であれば、マルチプレクサ８により、周回数データＤ２が選択され、上記ＭＳＢが「１」であればマルチプレクサ８により周回数データＤ１が選択されて、パルス位相差データの上位ビット部ＨＢとなる。 The counter 2 counts the pulse edges output from the ring delay line 1 and outputs the counter output data CO (n bits: n = positive integer) to the two data latch circuits 3 and 4. A pulse PB1 is directly input to the data latch circuit 3 as a latch timing signal, and a pulse PB2 obtained by adding a delay time T12 to the pulse PB1 via the delay circuit 5 is input to the data latch circuit 4 as a latch timing signal. .
The output data CO of the data latch circuit 3 when the pulse PB1 is input is the circulation number data D1, and the output data of the data latch circuit 4 when the pulse PB2 is input is the circulation number data D2. If the MSB (most significant bit) of the pulse phase difference data lower-order bit part LB output from the encoder 7 is “0”, the frequency data D2 is selected by the multiplexer 8, and the MSB is “1”. If there is, the frequency data D1 is selected by the multiplexer 8 and becomes the upper bit part HB of the pulse phase difference data.

リングディレイライン１は、例えば、２入力のＮＡＮＤゲートが２個と（２n −２）個のＮＯＴゲート（ここでは３０個とする）とが直列に連結されており、合わせて２５（＝３２）段になっている。各インバータは、次段のインバータとパルスセレクタ６に出力するように連結され、最終段のインバータ出力は、上記ＮＡＮＤ素子に入力される。ＮＡＮＤ素子のもう１つの入力は、パルスＰＡである。
以上のように構成されるパルス位相差符号化回路９によれば、マルチプレクサ８により、周回数データＤ１，Ｄ２を選択することにより、カウンタ出力データＣＯが常に確定している期間にラッチされた周回数データを得ることが可能となる（図９参照）。 In the ring delay line 1, for example, two 2-input NAND gates and (2 n −2) NOT gates (here, 30) are connected in series, and 2 5 (= 32) There are steps. Each inverter is connected to the next-stage inverter so as to output to the pulse selector 6, and the final-stage inverter output is input to the NAND element. Another input of the NAND element is a pulse PA.
According to the pulse phase difference encoding circuit 9 configured as described above, the frequency data latched in the period in which the counter output data CO is always determined by selecting the frequency data D1 and D2 by the multiplexer 8. Count data can be obtained (see FIG. 9).

ここで、パルス位相差符号化回路９を所期通りに動作させるための条件として、遅延回路５により付与される遅延時間Ｔ12は、カウンタ出力データＣＯが不定状態である時間をＴF，周回数パルスがリングディレイライン１内を周回する際、ＮＡＮＤゲートから（２n-1 −１）段目のインバータ素子、即ち３１段目のＮＯＴゲートを通過するまでの時間をＴRGH とすると、
ＴF ＜Ｔ12＜ＴRGH ・・・（１）
となる。 Here, as a condition for operating the pulse phase difference encoding circuit 9 as expected, the delay time T12 given by the delay circuit 5 is the time when the counter output data CO is in an indefinite state, T F , When the pulse circulates in the ring delay line 1, the time from the NAND gate to passing through the (2 n-1 -1) stage inverter element, that is, the 31st stage NOT gate is T RGH .
T F <T12 <T RGH (1)
It becomes.

そして、パルス位相差符号化回路９を利用することで、Ａ／Ｄ変換回路を構成することができる。即ち、リングディレイライン１を構成するインバータゲートやＮＡＮＤゲートは、供給される電源電圧Ｖinに応じてゲート遅延時間が変動する。従って、符号化周期信号であるパルスＰＢ１の出力間隔が一定である場合、上位データ部ＨＢ，下位データ部ＬＢの値は、リングディレイライン１に供給される電源電圧Ｖinに応じて変化するため、上記データ値は入力電圧ＶinのＡ／Ｄ変換値に応じたものとなる。
この場合、パルスＰＡをハイレベルにしてリングディレイライン１を連続的に動作させている間にパルスＰＢ１を一定周期Ｔで変化させるようにすると、連続する２回でラッチされたデータ値（ＨＢ＋ＬＢ）の差分が、入力電圧Ｖinを期間ＴにおいてＡ／Ｄ変換した結果を示すことになる。斯様な構成のＡ／Ｄ変換回路は、例えば特許文献２などに開示されている。
特開平６−２８３９８４号公報 特開２００５−２２９２６３号公報 An A / D conversion circuit can be configured by using the pulse phase difference encoding circuit 9. That is, the gate delay time of the inverter gate and NAND gate constituting the ring delay line 1 varies depending on the supplied power supply voltage Vin. Therefore, when the output interval of the pulse PB1 that is the encoding period signal is constant, the values of the upper data portion HB and the lower data portion LB change according to the power supply voltage Vin supplied to the ring delay line 1, The data value corresponds to the A / D conversion value of the input voltage Vin.
In this case, if the pulse PB1 is changed at a constant period T while the pulse PA is set to the high level and the ring delay line 1 is continuously operated, the data value (HB + LB) latched twice in succession. In the period T indicates the result of A / D conversion of the input voltage Vin in the period T. An A / D conversion circuit having such a configuration is disclosed in Patent Document 2, for example.
JP-A-6-283984 JP 2005-229263 A

しかしながら、パルス位相差符号化回路９を用いたＡ／Ｄ変換回路には、以下のような問題が存在する。パルス位相差符号化回路９が、例えば制御用電源Ｖccが供給されることにより動作している場合、Ａ／Ｄ変換対象となる入力電圧Ｖinが電源電圧Ｖccを上回ったとすると、それに応じてリングディレイライン１におけるパルス周回時間が短くなる。すると、カウンタ２におけるカウント値の遷移時間も短くなるため、遅延回路５により付与される遅延時間Ｔ12が相対的に長くなる。その結果、（１）式の関係が成り立たなくなり、データラッチ回路４により不安定なカウント値がラッチされてしまう。   However, the A / D conversion circuit using the pulse phase difference encoding circuit 9 has the following problems. For example, when the pulse phase difference encoding circuit 9 is operated by being supplied with the control power supply Vcc, if the input voltage Vin to be A / D converted exceeds the power supply voltage Vcc, a ring delay is accordingly generated. The pulse circulation time in line 1 is shortened. Then, the transition time of the count value in the counter 2 is also shortened, so that the delay time T12 given by the delay circuit 5 is relatively long. As a result, the relationship of equation (1) does not hold, and an unstable count value is latched by the data latch circuit 4.

本発明は上記事情に鑑みてなされたものであり、その目的は、入力される電圧信号のレベルが回路の動作電源電圧より上昇した場合でも、正確な符号化動作を行うことができるパルス位相差符号化回路を提供することにある。   The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a pulse phase difference that can perform an accurate encoding operation even when the level of an input voltage signal rises above the operating power supply voltage of the circuit. It is to provide an encoding circuit.

請求項１記載のパルス位相差符号化回路によれば、パルス信号の周回回数を計時するカウンタのカウント値を第２データラッチ回路にラッチさせるタイミング信号を生成するため、符号化周期信号に所定の遅延時間を付与する遅延回路を、電圧入力端子に与えられる電圧信号のレベルが上昇するのに応じて遅延時間が短縮されるように構成する。即ち、パルス周回回路を構成する遅延ゲートを信号が通過する際の遅延時間は、電源電圧が上昇するのに応じて短くなる。従って、それに応じて遅延回路により付与される遅延時間も短くなるようにすれば、カウント値が遷移する時間に対する遅延時間の割合が常に同等になるので、第２データラッチ回路に、常にカウントデータが安定している期間でラッチさせることができる。   According to the pulse phase difference encoding circuit of claim 1, in order to generate the timing signal for causing the second data latch circuit to latch the count value of the counter that counts the number of times the pulse signal is circulated, The delay circuit for providing the delay time is configured such that the delay time is shortened as the level of the voltage signal applied to the voltage input terminal increases. In other words, the delay time when the signal passes through the delay gate constituting the pulse circuit becomes shorter as the power supply voltage increases. Accordingly, if the delay time given by the delay circuit is shortened accordingly, the ratio of the delay time to the time at which the count value transitions is always equal, so that the count data is always in the second data latch circuit. It can be latched in a stable period.

請求項２記載のパルス位相差符号化回路によれば、遅延回路を、パルス周回回路を構成する遅延ゲートと同一の遅延ゲートを直列接続して構成し、それらの遅延ゲートを、電圧入力端子に与えられる電圧信号を電源として動作させる。斯様に構成すれば、遅延回路によって付与される遅延時間は、電圧入力端子に与えられる電圧信号のレベル変化に連動して変化するので、カウント値が遷移する時間に対する遅延時間の割合を常に一定とすることができる。   According to the pulse phase difference encoding circuit of claim 2, the delay circuit is configured by connecting in series the same delay gate as the delay gate constituting the pulse circuit, and the delay gate is connected to the voltage input terminal. The applied voltage signal is operated as a power source. With this configuration, the delay time given by the delay circuit changes in conjunction with the level change of the voltage signal given to the voltage input terminal, so the ratio of the delay time to the time when the count value transitions is always constant. It can be.

請求項３記載のパルス位相差符号化回路によれば、遅延回路において遅延ゲートを直列接続する段数を、パルス周回回路を構成する遅延ゲートの段数の１／２とする。斯様に構成すれば、遅延回路によって付与される遅延時間は、パルス周回回路におけるパルス周回周期の１／２に設定されるので、第２データラッチ回路に、カウントデータがより確実に安定している期間でラッチさせることができる。   According to the pulse phase difference encoding circuit of the third aspect, the number of stages in which the delay gates are connected in series in the delay circuit is set to ½ of the number of stages of the delay gates constituting the pulse circuit. With such a configuration, the delay time provided by the delay circuit is set to ½ of the pulse cycle period in the pulse circuit, so that the count data is more reliably and stably stored in the second data latch circuit. It can be latched in a certain period.

以下、本発明のパルス位相差符号化回路をＡ／Ｄ変換回路に適用した場合の一実施例について図１乃至図７を参照して説明する。尚、図８と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。本実施例のＡ／Ｄ変換回路１１は、図８に示すパルス位相差符号化回路９より、遅延回路５を遅延回路１２に置き換えたパルス位相差符号化回路１３を用いて構成されている。上記の遅延回路１２は、電圧入力端子に与えられるＡ／Ｄ変換対象電圧Ｖinが電源として供給され動作するようになっている。
そして、パルス位相差符号化回路１３の出力側には、２個のラッチ回路（Ｄ−ＦＦ）１４，１５が直列に接続されている。データラッチ回路１４，１５によってラッチされたデータＤ１，Ｄ２は減算回路１６に出力されており、減算（Ｄ２−Ｄ１）が行われる。そして、減算回路１６の減算結果ＴＤは、データラッチ回路（Ｄ−ＦＦ）１７によりラッチされるようになっている。 An embodiment in which the pulse phase difference encoding circuit of the present invention is applied to an A / D conversion circuit will be described below with reference to FIGS. Note that the same parts as those in FIG. 8 are denoted by the same reference numerals, description thereof is omitted, and only different parts are described below. The A / D conversion circuit 11 of this embodiment is configured by using a pulse phase difference encoding circuit 13 in which the delay circuit 5 is replaced with a delay circuit 12 from the pulse phase difference encoding circuit 9 shown in FIG. The delay circuit 12 operates by being supplied with the A / D conversion target voltage Vin given to the voltage input terminal as a power source.
Two latch circuits (D-FF) 14 and 15 are connected in series on the output side of the pulse phase difference encoding circuit 13. The data D1 and D2 latched by the data latch circuits 14 and 15 are output to the subtraction circuit 16, and subtraction (D2-D1) is performed. The subtraction result TD of the subtraction circuit 16 is latched by the data latch circuit (D-FF) 17.

図２は、リングディレイライン１の具体的構成を示すものである。リングディレイライン１は、２個のＮＡＮＤゲート１ａと、３０個のＮＯＴゲート１ｂとをリング状に接続して構成されている。初段に配置されるＮＡＮＤゲート１ａ（１）の一方の入力端子には、最終段のＮＯＴゲート１ｂの出力端子が接続されており、他方の入力端子にはパルスＰＡが与えられている。
また、もう１つのＮＡＮＤゲート１ａ（２４）は、初段のＮＡＮＤゲート１ａから数えて２４段目に配置されており、その他方の入力端子は、１０段目のＮＯＴゲート１ｂ（１０）の出力端子に接続されている。ＮＡＮＤゲート１ａ（２４）は、リングディレイライン１により生成出力されるパルス波形のデューティを５０％に設定するために配置されている。 FIG. 2 shows a specific configuration of the ring delay line 1. The ring delay line 1 is configured by connecting two NAND gates 1a and 30 NOT gates 1b in a ring shape. The output terminal of the final-stage NOT gate 1b is connected to one input terminal of the NAND gate 1a (1) arranged in the first stage, and the pulse PA is applied to the other input terminal.
The other NAND gate 1a (24) is arranged at the 24th stage from the first stage NAND gate 1a, and the other input terminal is the output terminal of the 10th stage NOT gate 1b (10). It is connected to the. The NAND gate 1a (24) is arranged to set the duty of the pulse waveform generated and output by the ring delay line 1 to 50%.

図３は、遅延回路１２の内部構成を示すものである。遅延回路１２は、リングディレイライン１を構成するＮＯＴゲート１ｂと同一の、即ちゲート遅延時間が等しいＮＯＴゲート１ｂを１６段直列に接続して構成されている。そして、図４は遅延回路１２によって付与される遅延時間を示すが、リングディレイライン１により生成出力されるパルスの周期をＴRGとすると、上記の遅延時間は、その１／２となるＴRG／２となる。   FIG. 3 shows the internal configuration of the delay circuit 12. The delay circuit 12 is configured by connecting 16 stages of NOT gates 1b that are the same as the NOT gate 1b constituting the ring delay line 1, that is, having the same gate delay time. FIG. 4 shows the delay time provided by the delay circuit 12. If the period of the pulse generated and output by the ring delay line 1 is TRG, the above delay time is TRG / 2 which is ½ of that. It becomes.

ここで、一例として、ＮＡＮＤゲート１ａ又はＮＯＴゲート１ｂを２個直列に接続した場合のゲート遅延時間を２００ｐｓ（但し、入力電圧Ｖinが所定値である場合の標準値）とすると、パルス周期ＴRGは、
ＴRG＝２００（ｐｓ）×１６＝３．２（ｎｓ）
となる（周波数は３１２．５ＭＨｚ）。従って、遅延回路１２によって付与される遅延時間Ｔ12は、１．６ｎｓとなる。また、符号化周期信号ＰＢ（図９のＰＢ１）の周波数は、例えば４０ＭＨｚ程度に設定される。
そして、例えばＡ／Ｄ変換回路１１の動作電源電圧Ｖccは、遅延回路１２を除いて３．３Ｖである場合に、入力電圧Ｖinについては５Ｖまでが変換対象として設定されているものとする。 Here, as an example, assuming that the gate delay time when two NAND gates 1a or NOT gates 1b are connected in series is 200 ps (however, the standard value when the input voltage Vin is a predetermined value), the pulse period TRG is ,
TRG = 200 (ps) × 16 = 3.2 (ns)
(Frequency is 312.5 MHz). Therefore, the delay time T12 given by the delay circuit 12 is 1.6 ns. Further, the frequency of the encoding period signal PB (PB1 in FIG. 9) is set to about 40 MHz, for example.
For example, when the operating power supply voltage Vcc of the A / D conversion circuit 11 is 3.3V excluding the delay circuit 12, up to 5V is set as the conversion target for the input voltage Vin.

次に、本実施例の作用について図５乃至図７も参照して説明する。図５は、Ｖin≦Ｖccの関係を満たす場合におけるデータラッチ回路３，４のラッチタイミングを示すチャートであり、従来構成について示した図９のタイミングチャートと同様のケースを示す。（ａ）はリングディレイライン１内におけるパルス位置であり、（ｂ）はカウンタ２のカウント値である。そして、（ｃ）〜（ｆ）は、（ａ）のパルス位置が夫々「０」、「７」、「８」、「Ｆ」となる場合における、データラッチ回路３，４のデータラッチタイミングを示している。   Next, the operation of the present embodiment will be described with reference to FIGS. FIG. 5 is a chart showing latch timings of the data latch circuits 3 and 4 when the relationship Vin ≦ Vcc is satisfied, and shows a case similar to the timing chart of FIG. 9 showing the conventional configuration. (A) is a pulse position in the ring delay line 1, and (b) is a count value of the counter 2. (C) to (f) show data latch timings of the data latch circuits 3 and 4 when the pulse positions of (a) are “0”, “7”, “8”, and “F”, respectively. Show.

（ｃ）のパルス位置が「０」の場合は、エンコーダ７のＭＳＢは「０」であるから、（ｂ）のカウント値はデータラッチ回路４側でラッチされたものが選択される。この時、ラッチ回路１４に出力されるデータ値は「１０（ＨＥＸ）」となる。（ｄ）のパルス位置が「７」の場合も同様であり、（ｂ）のカウント値はデータラッチ回路４側でラッチされたものが選択されるので、ラッチ回路１４に出力されるデータ値は「１７（ＨＥＸ）」となる。   When the pulse position of (c) is “0”, since the MSB of the encoder 7 is “0”, the count value of (b) is selected as latched on the data latch circuit 4 side. At this time, the data value output to the latch circuit 14 is “10 (HEX)”. The same applies to the case where the pulse position of (d) is “7”, and since the count value of (b) is selected that is latched on the data latch circuit 4 side, the data value output to the latch circuit 14 is “17 (HEX)”.

（ｅ）のパルス位置が「８」の場合は、エンコーダ７のＭＳＢは「１」であるから、（ｂ）のカウント値はデータラッチ回路３側でラッチされたものが選択され、ラッチ回路１４に出力されるデータ値は「１８（ＨＥＸ）」、（ｆ）のパルス位置が「Ｆ」の場合も同様に（ｂ）のカウント値はデータラッチ回路３側でラッチされたものが選択され、ラッチ回路１４に出力されるデータ値は「１Ｆ（ＨＥＸ）」となる。上記のケースは、従来構成のパルス位相差符号化回路９を用いたＡ／Ｄ変換回路においても、遅延回路５で付与される遅延時間は想定通りであって問題がないため、カウント値は何れも安定した状態でラッチされる。   When the pulse position of (e) is “8”, the MSB of the encoder 7 is “1”, so that the count value of (b) latched on the data latch circuit 3 side is selected, and the latch circuit 14 Similarly, when the data value output to is “18 (HEX)” and the pulse position of (f) is “F”, the count value of (b) is selected as latched on the data latch circuit 3 side, The data value output to the latch circuit 14 is “1F (HEX)”. In the above case, even in the A / D conversion circuit using the pulse phase difference encoding circuit 9 having the conventional configuration, the delay time given by the delay circuit 5 is as expected and there is no problem. Is also latched in a stable state.

これに対して、図７は、従来構成のＡ／Ｄ変換回路において、Ｖin＞＞Ｖccとなった場合を示す。これらのケースでは、入力電圧Ｖinが従来の想定範囲よりも高いため、リングディレイライン１において生成されるパルス周期が速くなる結果、遅延回路５により付与される遅延時間が相対的に遅くなってしまう。
従って、（ｃ），（ｄ）のケースでは、データラッチ回路４側のラッチタイミングが、カウンタ２におけるカウント値が次の値に遷移する期間内、若しくはカウント値の完全に次の値に変化した段階となる。そのため、（ｃ）のケースでラッチ回路１４に出力されるデータ値は「＊０（ＨＥＸ）」（但し、「＊」は不定を示す）、（ｄ）のケースでラッチ回路１４に出力されるデータ値は「２７（ＨＥＸ）」となり、Ａ／Ｄ変換値に誤りが生じる。 On the other hand, FIG. 7 shows a case where Vin >> Vcc in the A / D conversion circuit having the conventional configuration. In these cases, since the input voltage Vin is higher than the conventional assumed range, the pulse period generated in the ring delay line 1 becomes faster, so that the delay time given by the delay circuit 5 becomes relatively late. .
Therefore, in the cases (c) and (d), the latch timing on the data latch circuit 4 side changes within the period in which the count value in the counter 2 transitions to the next value, or the count value completely changes to the next value. It becomes a stage. Therefore, the data value output to the latch circuit 14 in the case of (c) is “* 0 (HEX)” (where “*” indicates indefinite), and is output to the latch circuit 14 in the case of (d). The data value becomes “27 (HEX)”, and an error occurs in the A / D conversion value.

そして、図６は、本実施例のＡ／Ｄ変換回路１１における図７相当図である。Ａ／Ｄ変換回路１１では、入力電圧Ｖinが動作電源電圧Ｖccより高くなった場合でも、遅延回路１２によって付与される遅延時間Ｔ12は常にＴRG／２となる。従って、（ｃ），（ｄ）のケースにおいても、図５と同様に、カウント値を常に安定している期間でラッチさせることができる。   FIG. 6 is a diagram corresponding to FIG. 7 in the A / D conversion circuit 11 of the present embodiment. In the A / D conversion circuit 11, even when the input voltage Vin becomes higher than the operating power supply voltage Vcc, the delay time T12 given by the delay circuit 12 is always TRG / 2. Therefore, in the cases (c) and (d), the count value can be latched in a period in which the count value is always stable, as in FIG.

以上のように本実施例によれば、Ａ／Ｄ変換回路１１を構成するパルス位相差符号化回路１３において、カウンタ２のカウント値をデータラッチ回路４にラッチさせるタイミング信号を生成するため、符号化周期信号ＰＢに所定の遅延時間Ｔ12を付与する遅延回路１２を、電圧入力端子に与えられる電圧信号Ｖinのレベルが上昇するのに応じて遅延時間が短縮されるように構成した。
具体的には、遅延回路１２を、リングディレイライン１を構成するＮＯＴゲート１ｂと同じＮＯＴゲート１ｂを、リングディレイライン１を構成する直列段数の１／２となる段数で直列接続して構成し、それらのＮＯＴゲート１ｂを、Ａ／Ｄ変換対象となる入力電圧Ｖinを電源として動作させるように構成した。 As described above, according to this embodiment, the pulse phase difference encoding circuit 13 constituting the A / D conversion circuit 11 generates the timing signal for causing the data latch circuit 4 to latch the count value of the counter 2. The delay circuit 12 that gives a predetermined delay time T12 to the periodic signal PB is configured so that the delay time is shortened as the level of the voltage signal Vin applied to the voltage input terminal rises.
Specifically, the delay circuit 12 is configured by connecting in series the NOT gate 1b that is the same as the NOT gate 1b that constitutes the ring delay line 1 with the number of stages that is 1/2 of the number of series stages that constitute the ring delay line 1. These NOT gates 1b are configured to operate using the input voltage Vin to be A / D converted as a power source.

従って、遅延時間Ｔ12は入力電圧Ｖinのレベル変化に連動して変化するので、カウント値が遷移する時間に対する遅延時間Ｔ12の割合を常に一定とすることができ、データラッチ回路４に、常にカウントデータが安定している期間で当該データをラッチさせることができる。そして、遅延時間Ｔ12は、リングディレイライン１により生成されるパルス周期ＴRGの１／２に設定されるので、データラッチ回路４に、カウントデータがより確実に安定している期間で当該データをラッチさせることができる。加えて、遅延回路１２を斯様に構成する場合には、従来構成における（１）式に基づいて行うような詳細な遅延時間設定が不要となる。従って、遅延回路１２を簡単に構成することができる。   Therefore, since the delay time T12 changes in conjunction with the level change of the input voltage Vin, the ratio of the delay time T12 to the time when the count value transitions can always be constant, and the data latch circuit 4 always receives the count data. The data can be latched in a period during which is stable. Since the delay time T12 is set to ½ of the pulse period TRG generated by the ring delay line 1, the data latch circuit 4 latches the data in a period when the count data is more reliably stabilized. Can be made. In addition, when the delay circuit 12 is configured in this way, it is not necessary to set a detailed delay time based on the formula (1) in the conventional configuration. Therefore, the delay circuit 12 can be configured easily.

本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
遅延回路を構成するＮＯＴゲート１ｂの直列接続段数は、必ずしもリングディレイライン１を構成する直列段数の１／２にする必要はない。パルス位相差符号化回路の動作電源電圧と、想定される入力電圧の最大値との関係に基づいて、最適となる段数を適宜設定すれば良い。
また、遅延回路は、必ずしも遅延回路１２のように構成する必要はなく、要は電圧信号Ｖinのレベルが上昇するのに応じて遅延時間が短縮されるように構成すれば良い。
パルス周回回路を構成する遅延ゲートのゲート遅延時間や直列段数、符号化周期信号の周期なども、個別の設計に応じて適宜変更すれば良い。
Ａ／Ｄ変換回路を構成するものに限ることなく、符号化周期信号の位相差に相当するデジタルデータを利用するものであれば適用が可能である。 The present invention is not limited to the embodiments described above or shown in the drawings, and the following modifications are possible.
The number of serially connected NOT gates 1b constituting the delay circuit is not necessarily ½ of the number of serial stages constituting the ring delay line 1. The optimum number of stages may be set as appropriate based on the relationship between the operating power supply voltage of the pulse phase difference encoding circuit and the assumed maximum value of the input voltage.
Further, the delay circuit is not necessarily configured as the delay circuit 12, but may be configured so that the delay time is shortened as the level of the voltage signal Vin increases.
What is necessary is just to change suitably the gate delay time of the delay gate which comprises a pulse circuit, the number of serial stages, the period of an encoding period signal, etc. according to each design.
The present invention is not limited to the one constituting the A / D conversion circuit, but can be applied as long as it uses digital data corresponding to the phase difference of the encoded periodic signal.

本発明のパルス位相差符号化回路をＡ／Ｄ変換回路に適用した場合の一実施例であり、Ａ／Ｄ変換回路の構成を示す図FIG. 2 is a diagram showing a configuration of an A / D conversion circuit according to an embodiment in which the pulse phase difference encoding circuit of the present invention is applied to an A / D conversion circuit. リングディレイラインの具体的構成を示す図Diagram showing specific configuration of ring delay line 遅延回路の内部構成を示す図Diagram showing internal configuration of delay circuit 遅延回路によって付与される遅延時間を示す図The figure which shows the delay time provided by the delay circuit Ｖin≦Ｖccの関係を満たす場合におけるデータラッチ回路のラッチタイミングを示す図The figure which shows the latch timing of the data latch circuit when satisfy | filling the relationship of Vin <= Vcc Ｖin＞＞Ｖccとなった場合の図５相当図Figure equivalent to Figure 5 when Vin >> Vcc 従来構成に対応する図６相当図FIG. 6 equivalent diagram corresponding to the conventional configuration 従来技術を示す図１相当図1 equivalent diagram showing the prior art 回路動作を示すタイミングチャートTiming chart showing circuit operation

符号の説明Explanation of symbols

図面中、１はリングディレイライン（パルス周回回路）、１ａはＮＡＮＤゲート（遅延ゲート）、１ｂはＮＯＴゲート（遅延ゲート）、２はカウンタ、３，４はデータラッチ回路（第１，第２データラッチ回路）、６はパルスセレクタ（周回位置検出手段）、７はエンコーダ（周回位置検出手段）、１１はＡ／Ｄ変換回路、１２は遅延回路、１３はパルス位相差符号化回路を示す。   In the drawing, 1 is a ring delay line (pulse circuit), 1a is a NAND gate (delay gate), 1b is a NOT gate (delay gate), 2 is a counter, 3 and 4 are data latch circuits (first and second data). (Latch circuit), 6 is a pulse selector (circulation position detection means), 7 is an encoder (circulation position detection means), 11 is an A / D conversion circuit, 12 is a delay circuit, and 13 is a pulse phase difference encoding circuit.

Claims (3)

複数の遅延ゲートをリング状に連結することでパルス信号を周回させるパルス周回回路と、
前記各遅延ゲートの電源ラインに接続され、前記電圧信号を各遅延ゲートの電源電圧として印加するための電圧信号入力端子と、
前記パルス周回回路におけるパルス信号の周回回数を、連続的にカウントするカウンタと、
符号化周期信号の出力タイミングに応じて前記カウンタによるカウント値をラッチする第１データラッチ回路と、
前記符号化周期信号に所定の遅延時間を付与する遅延回路と、
この遅延回路を介して出力される符号化周期信号の出力タイミングに応じて前記カウント値をラッチする第２データラッチ回路と、
前記符号化周期信号の出力タイミングで前記パルス周回回路内におけるパルス信号の周回位置を検出し、その周回位置に応じたデータを発生する周回位置検出手段と、
この周回位置検出手段によって得られる周回位置データに応じて、前記第１，第２データラッチ回路によりラッチされたデータの何れか一方を選択するマルチプレクサとを備え、
前記遅延回路は、前記電圧信号のレベルが上昇するのに応じて、前記符号化周期信号に付与する遅延時間が短縮されるように構成されていることを特徴とするパルス位相差符号化回路。 A pulse circuit that circulates a pulse signal by connecting a plurality of delay gates in a ring shape; and
A voltage signal input terminal connected to a power supply line of each delay gate and applying the voltage signal as a power supply voltage of each delay gate;
A counter that continuously counts the number of circulations of the pulse signal in the pulse circuit,
A first data latch circuit that latches the count value of the counter according to the output timing of the encoding period signal;
A delay circuit for giving a predetermined delay time to the encoded periodic signal;
A second data latch circuit that latches the count value in accordance with the output timing of the encoding period signal output through the delay circuit;
A rotation position detection means for detecting a rotation position of the pulse signal in the pulse rotation circuit at the output timing of the encoded cycle signal and generating data corresponding to the rotation position;
A multiplexer that selects any one of the data latched by the first and second data latch circuits according to the circumference position data obtained by the circumference position detecting means;
The pulse phase difference encoding circuit according to claim 1, wherein the delay circuit is configured to reduce a delay time applied to the encoding period signal as the level of the voltage signal increases. 前記遅延回路は、前記パルス周回回路を構成する遅延ゲートと同一の遅延ゲートを直列接続して構成されると共に、当該遅延ゲートを、前記電圧信号を電源として動作させることを特徴とする請求項１記載のパルス位相差符号化回路。   The delay circuit is configured by serially connecting delay gates that are the same as the delay gates constituting the pulse circuit, and the delay gate is operated using the voltage signal as a power source. The pulse phase difference encoding circuit described. 前記遅延回路は、前記遅延ゲートを直列接続する段数を、前記パルス周回回路を構成する遅延ゲートの段数の１／２とすることを特徴とする請求項２記載のパルス位相差符号化回路。   3. The pulse phase difference encoding circuit according to claim 2, wherein the delay circuit sets the number of stages in which the delay gates are connected in series to a half of the number of stages of the delay gates constituting the pulse circuit.
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