JP2007201250A - 配線基板および半導体装置 - Google Patents

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Abstract

【課題】簡易な構成でコストをかけずに、内部の水分の気化膨張により発生する半導体装置の不具合を防ぐことができる、配線基板を提供する。
【解決手段】半導体チップ１を搭載するための半導体チップ搭載領域２を有する面とは反対面に外部接続端子が設けられている配線基板８において、半導体チップ１を搭載するための半導体チップ搭載領域２に、自身に含まれる全ての配線の末端が半導体チップ搭載領域２内では開放されている形状のダミー配線６が配置されている。
【選択図】図１

Description

本発明は、外部端子をエリアアレイ状の配置した面実装タイプの半導体装置、およびそれに用いられる配線基板に関するものである。
近年の電子機器の小型化の傾向に添うものとして、また組立工程の自動化に適合するように、半導体パッケージとして、ＱＦＰ（Quad Flat Package）型やＢＧＡ（Ball Grid Allay）型のＣＳＰ（Chip Size Package/Chip Scale Package）の形状の半導体装置が広く用いられている。これら半導体装置の中に配置される半導体素子の信号処理の高速化・高機能化により、より多くの外部端子が必要になってきている。このような場合、外部接続端子が半導体装置の底面に２次元的に配置されているＢＧＡ型のパッケージ形状の半導体装置が多く採用されている。このＢＧＡ型のパッケージの一つに半導体チップの回路形成面を上にして、ワイヤボンド方式にて配線基板に結線し配線パターンを経由して外部接続端子と導通させているものがある。
このＢＧＡ型のパッケージ形状の樹脂封止型半導体装置（半導体パッケージ）の断面構造図を第５図に示す。現在ＢＧＡ型の半導体装置の主流の構造である。このようなＢＧＡ型の半導体装置は、半導体装置の小型化と電気特性とで他の半導体装置に比べ有利な構造を備えており、携帯電話や携帯ゲーム機などの携帯型電子機器の多くで採用されている。
以下図５に基づきＢＧＡ型のパッケージ形状の半導体装置について説明する。図５に示すようにＢＧＡ型の半導体装置は、主に、半導体チップ（半導体素子）１、配線基板８、半導体チップと配線基板とを接続する金属細線（ワイヤ）７、および導電性を有する外部端子９からなり、樹脂１０により封止されている。また、配線基板であるがガラス繊維を含浸させたエポキシ樹脂でできた絶縁性のコア基板の両面に、銅箔で形成された配線パターンをもち、基板上下両面配線パターン間はドリルなどで開口した貫通穴の内部に銅メッキを施したスルーホールにより導通を確保した構造となっている。さらに回路形成した配線上のワイヤボンドするための端子部および外部端子を形成するランド部を除いて絶縁性のソルダーレジストにより被服された構造となっている（例えば、特許文献１参照）。
近年の電子機器の小型化、薄型化に伴い搭載する半導体装置も小型化、薄型化が求められるようになってきており、上記した半導体装置に用いられる配線基板についても薄型化の要望が高くなってきている。具体的にはエポキシ樹脂でできた絶縁性のコア基板の厚さが２００μｍ以下のものが主たる厚さとなってきており、４０〜６０μｍ位のものも多数採用されている。４０〜６０μｍ位のコア基板を用いた配線基板ではソルダーレジストまでを含んだ配線基板の厚さでも１００μｍ前後となってきている。
ＢＧＡ型の半導体装置は、このような配線基板上に、半導体チップを回路側とは反対面側に接着材などを用いて搭載し、半導体チップのパッド部と配線基板のワイヤボンド端子部とを金などの導電性の金属細線で接続している。半導体チップは、近年の電子機器の高機能化に伴い複数段に積層される場合もある。半導体チップの厚さとしては、搭載段数等にもよるが７０〜４００μｍ程度までの厚さが一般的である。半導体チップを接着する接着剤としては、銀ペーストや絶縁ペースト、またシート状の接着剤などが用いられる。近年は半導体チップと基板との密着性を上げるためシートタイプの接着剤を用いるケースが多くなってきている。このシートタイプの接着剤の供給方法としては、あらかじめ基板側の半導体チップ搭載エリアへ貼り付けておく方法と、半導体チップの裏面側へ貼り付けておく方法とがある。半導体チップの裏面側へ貼り付けておく方法としては、ウエハ状態の段階で裏面側にシート接着剤を貼り付け、その後チップ状に切断する方法がある。また、ダイシングシートの接着材成分を半導体チップ裏面側に転写して供給する方式もある。
半導体チップと配線基板間の導通をとるための金属細線としては、金や銅などの材料が用いられる。具体的には、金線などは２０〜３０μｍ位の断面径をもつものが採用される場合が、現状では多い。
さらに半導体チップと金属細線とを覆うように樹脂１０により封止された構造をもつ。封止は熱硬化性の樹脂を用いて、トランスファーモールド成型工法などで行う。封止樹脂はエポキシ系やビフェニール系の熱硬化型の樹脂が用いられることが多い。
配線基板８の反対側面には半田ボールなどの金属製の外部端子９をリフローにより接続した構造となっている。半田ボールの径は外部端子のピッチなどにより異なっている。このような半田ボールでは、近年、半田材料として、共晶半田から環境への配慮から無鉛半田へ変わってきている。無鉛半田は共晶半田に比べ融点が高いため、接続する際の温度を共晶半田の場合よりも高く設定する必要がある。また、半田ボール端子の中心部に銅などの金属ボールや樹脂などの樹脂ボールをもち、半導体パッケージを実装基板へ搭載した場合に半導体パッケージと実装基板間のクリアランスを一定値以上に保てるようにしたものもある。
以上がＢＧＡ型のパッケージ形状の半導体装置の構造である。ＣＳＰと呼ばれる半導体チップサイズに比較的近い大きさの半導体装置でも、これと同様の構造をもつものもある。また、外部端子の形成を半田などの金属ボールを用いるのではなく、半田ペーストなどを塗布した後に溶融させて、０．１ｍｍ以下程度の外部端子を形成したり、半田を供給せずに基板のメタルランドのみとしているＬＧＡ（Land Grid Array）タイプのパッケージ形状の半導体装置もある。
このような半導体装置を実装基板へ搭載する場合は実装基板に半田ペーストやフラックスを供給した上でパッケージを載せてリフロー炉などの加熱装置を用いて、半田でできた外部端子を溶融して実装基板に接続する手法が一般的である。前述したように近年は環境への配慮から、外部端子の構成材料である半田材料が共晶品から無鉛品へ変わってきているため、実装基板への搭載時に加えられる温度が上昇する傾向にある。具体的には、半田材料が、共晶半田から無鉛半田へ変わることにより、この基板実装時のリフロー温度が２０〜３０度程度上昇する傾向にある。
上記のＢＧＡ型のパッケージ形状の半導体装置を製造する際、外部端子を形成するに当たってリフロー炉などの加熱炉により外部端子に用いられる半田を溶融して半導体装置に形成する方法が取られていることが多い。また、これらＢＧＡ型、ＬＧＡ型等の半導体パッケージを実装基板へ搭載する際にも他の部品と一括でリフロー炉などの加熱炉の中で半田を溶融して搭載するケースが多い。
ここで、近年の環境への配慮から半田を共晶品から無鉛品へ変更する場合が多くあり、これに対応してリフロー炉で加えられる温度が高くなる傾向にある。そのため、半導体装置は、加えられる熱に対して不具合が発生しない信頼性を要求されることになる。加えられる熱に対して不具合とは、具体的には、図５の下図に示すように、加えられた熱によって半導体パッケージの内部に吸湿された水分が膨張することにより、パッケージ内部が膨れることで起こる。配線基板上に半導体チップを搭載して樹脂封止して形成した半導体装置では、組み立て後に吸湿した水分は、半導体チップと配線基板の接着部分を中心に各材料間の界面付近に溜まる傾向がある。中でも半導体チップと基板の界面部分に多くの水分が溜まる傾向にあり、そのため、半田ボール搭載時や半導体パッケージを基板へ実装する際に加えられるリフロー炉の熱によって半導体チップ搭載部下の基板部分が膨れる不具合が最も発生しやすくなっている。この傾向は薄い配線基板を用いている半導体パッケージにより多く発生する傾向にある。この時、発生する基板膨れは半導体チップの搭載部下の配線パターンで閉塞した部分がある場合には、その閉塞した部分を起点として発生する場合が多い。
上記のように、内部に吸湿された水分が膨張することにより、半導体装置の外形が変形して不良になったり、実装できなくなったり、また、内部の配線が断線したりする、といった不具合が発生する。よって、半導体装置において、このような不具合がないようにすることが求められる。
特に配線基板が薄い半導体パッケージでは、配線基板の半導体チップ搭載領域２が膨れる傾向が高くなり、半導体パッケージの薄型化、小型化に対し問題となっている。
このような問題を解決するため、図６に示すように、半導体チップ搭載領域２に当たる配線基板の一部に空気抜き用貫通穴（ベイントホール）１１を設けて半導体パッケージ内に溜まった水分を脱出させることができる構造のパッケージの形状を有する半導体装置がある（例えば、特許文献２参照）。
特開平９−１２１００２号公報（１９９７年５月６日公開） 特開２００１−１５６２８号公報（２００１年１月１９日公開）
しかしながら、空気抜き用貫通穴１１により半導体パッケージ内に溜まった水分を脱出させることができる構造の半導体パッケージの場合、空気抜き用貫通穴１１を設けるため、配線基板にこの貫通穴を設けるための領域を確保する必要があり、デバイスとして必要な配線の引き回しなどに制約が必要となる。具体的な数字で示すと、貫通穴として現状量産対応可能なレベルとしては、φ０．１ｍｍ程度の貫通穴径とした場合、近傍の配線までの距離としては、貫通穴の位置精度＋貫通穴にソルダーレジストがかぶらない距離＋近傍の配線までがソルダーレジストが確実にかぶる距離、のマージンが必要となる。そのため、およそφ０．３ｍｍ程度の領域が配線できない領域となる。上記マージンを厳しくすると基板の製造コストが上昇することになり、上記マージンを荒くすると配線できない領域が大きくなることになる。
さらに、配線基板を形成する上で、加工として空気抜き用貫通穴を設ける加工が追加となり、配線基板の製造コスト上昇にもなる。
また、半導体チップ搭載領域におけるメタルを全面ベタパターンにしたり、またはメタルパターンを無くしたりすることも考えられるが、その場合は半導体チップと配線基板との密着性が高くなりすぎるため、半導体パッケージ内に溜まる水分が半導体チップ搭載部領域以外に溜まるため、この水分が溜まった部分を起点として膨れが発生する。
なお、別の手法としては、半導体チップをシートタイプ接着剤で接着する構造の半導体パッケージでは、配線基板との密着性を上げるために基板側の凹凸を少なくするため、ソルダーレジストを重ね塗りしてその下にある配線パターンの凹凸による影響を小さくする方法がとられる場合もある。しかしながら、この場合も基板製造工程でソルダーレジストを塗る工程を複数回実施することになり、基板の製造工程が上昇することになる。
また、あらかじめ配線基板から半導体パッケージに組み立てる前に溜まっている水分を過熱又は減圧などの手法により除去するとして工法なども提案されているが、いずれも基板製造コスト又は組み立てコストを上昇させる要因となる。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、簡易な構成でコストをかけずに、半導体装置内部の水分の気化膨張を防ぐことができる、配線基板および半導体装置を実現することにある。
本発明に係る配線基板は、上記課題を解決するために、半導体チップを搭載するための搭載領域を有する面とは反対面に外部接続端子が設けられる配線基板において、上記搭載領域には、自身に含まれる配線の末端が上記搭載領域内では開放されている形状のダミー配線が配置されていることを特徴としている。
上記構成によると、半導体チップが搭載される搭載領域に形成されるダミー配線は、自身に含まれる配線の末端が搭載領域内では開放されているので、半導体チップが搭載された場合、当該半導体チップの下で閉塞した部分を形成することはない。閉塞した部分があると水分が溜まるが、閉塞した部分がないということで、つまり、半導体チップと配線基板との間では水分が集中的に溜まらない構造となっている。そのため、熱が加えられても、水分が膨張することによる半導体装置における不具合を防止することができる。このように、上記形状のダミー配線を配置することで、簡易な構成でコストをかけずに、水分が膨張することによる半導体装置における不具合を防止することができる。具体的には、半導体装置の外形が変形して不良になったり、実装基板に実装できなくなったり、また、内部の配線が断線したりする、といった不具合を防ぐことができる。よって、上記構成の配線基板を用いることで、信頼性のある高品質な半導体装置を製造することができる。なお、上記搭載領域における、上記ダミー配線に含まれる全ての配線の末端が搭載領域内で開放した形状であれば、より確実に水分が膨張することによる不具合を防ぐことができる。
また、上記配線基板では、上記構成に加え、上記ダミー配線は、配線幅と配線間隔とが均一に設けられていてもよい。
上記構成によると、半導体チップを搭載する搭載領域におけるダミー配線は、配線幅と配線間隔とが均一となっている。半導体チップの搭載領域には、配線幅と配線間隔を均一にしたダミー配線を形成し、大きな面積を有するパターンを配置しないようにすることで、半導体チップを搭載した場合に、ダミー配線と半導体チップとの接着性を均一にすることができる。大きなパターンが有る場合はその部分の接着力が上がるため、他の部分のとのバランスが悪くなり、他の部分での基板の膨れが発生しやすくすくなる傾向があるが、上記構成によると、ダミー配線が半導体チップと均等に接着しやすくなる。よって、安定性のある半導体装置を製造することができる。
また、上記配線基板では、上記構成に加え、上記ダミー配線は、上記搭載領域内の少なくとも１点から上記搭載領域外方向に伸びた形状であってもよい。
上記構成によると、ダミー配線が、半導体チップを搭載させる搭載領域内の少なくとも１点から搭載領域外方向に伸びた形状として配置される。よって、半導体チップ搭載領域で、ダミー配線は、半導体チップと基板との接着が強すぎず、かつ水分が一ケ所に集中せず半導体チップ下で均等に広がるような、パターンにすることできる。
また、上記配線基板では、上記構成に加え、上記搭載領域内にて、上記ダミー配線を含む全配線の占める領域と該全配線が配置されていない配線間スペースの占める領域との比は、４０：６０〜６０：４０となっていてもよい。
上記構成によると、半導体チップの搭載領域内では、全配線の占める領域と、配線間スペースの占める領域との比は、４０：６０〜６０：４０となる。つまり、比率が略同等になる。このように、半導体チップの搭載領域内において、配線のある領域とない領域とが略同等になっていることで、半導体チップと配線とを、均一に、強すぎないように接着することができる。
なお、上記全配線の占める領域と上記配線間スペースの占める領域との比は、半導体チップの搭載領域内に信号配線（実際に信号を通す配線）がない場合には、ダミー配線のみの占める領域と、ダミー配線が配置されていない配線間スペースの占める領域との比、ということになる。
本発明に係る半導体装置は、上記課題を解決するために、上記何れか１つの配線基板の搭載領域に半導体チップが搭載され、当該配線基板の搭載領域を有する面とは反対面に外部接続端子が形成されていることを特徴としている。
上記構成によると、半導体チップが搭載される搭載領域に、自身に含まれる全ての配線の末端が開放されている形状のダミー配線が形成された配線基板を用いて、半導体装置が形成されている。そのため、外部端子形成時、および実装基板への実装時の熱により熱が加えられても、半導体チップ下に水分は溜まっていないので、あるいは、水分は出ていくので、内部の水分が膨張することによる半導体装置における不具合を防止することができる。具体的には、半導体装置の外形が変形して不良になったり、実装基板に実装できなくなったり、また、内部の配線が断線したりする、といった不具合を防ぐことができる。
外部接続端子として無鉛半田を用い、接続する際の温度を共晶半田の場合よりも高く設定しても、水分が膨張することによる半導体装置における不具合は発生することはない。よって、信頼性のある高品質な半導体装置を提供することができる。
本発明に係る配線基板は、以上のように、上記搭載領域には、自身に含まれる全ての配線の末端が開放されている形状のダミー配線が配置されている
上記構成によると、半導体チップと配線基板との間で吸湿された水分が溜まることがないので、熱が加えられても、水分が膨張することによる半導体装置における不具合を防止することができる。このように、上記形状のダミー配線を配置することで、簡易な構成でコストをかけずに、水分が膨張することによる半導体装置における不具合を防止することができる。具体的には、半導体装置の外形が変形して不良になったり、実装基板に実装できなくなったり、また、内部の配線が断線したりする、といった不具合を防ぐことができる。よって、上記構成の配線基板を用いることで、信頼性のある高品質な半導体装置を製造することができる。
〔実施の形態〕
本発明の一実施形態について図１〜図４に基づいて説明すると以下の通りである。図１に示す本実施形態の配線基板８では、配線基板８の基材上に、信号配線パターン（信号配線）３，４，５が配置されており、また、半導体チップ搭載領域（搭載領域、半導体チップ搭載下部）２にダミー配線（ダミー配線パターン）６が設けられている。信号配線パターンには、外部接続端子用ランド（メタルランド）部として用いられる部分である信号配線パターン４と、ワイヤボンド接続部として用いられる部分である信号配線パターン５と、これらの間を結ぶ部分である信号配線パターン３とからなっている。
配線基板８の基材としては、絶縁材であれば良く、例えば、ガラス繊維にエポキシ樹脂を含浸したコア基板が挙げられる。なお、コア基板の厚さは０．２ｍｍ以下のものが主流となっているが、コア基板の厚さはこの数値に限定されることはない。また、配線基板８の基材としては、例えば、ポリイミド、ガラスクロスを含浸したエポキシ基板、アラミド樹脂基板等が挙げられる。本実施形態では、配線基板８は、この基材の両面に銅箔を貼り合わせた両面銅張りの配線基板である。
本実施形態では、配線基板８に上下の電気的導通のための貫通穴（図示せず）が開口されている。これは、外部接続端子用ランド部として用いられる部分である信号配線パターン４の下に設けられている。そして、外部接続端子用ランド部として用いられる部分である信号配線パターン４は、配線基板８の、半導体搭載面とは反対の面の外部接続領域で外部接続端子２と接続するようになっている。貫通穴の開口の方法としてはドリルやレーザによる加工が挙げられる。貫通穴径は例えば、φ０．２ｍｍ以下が挙げられるがこの数値に限定されない。貫通穴の内周部には銅メッキが施されており、上下面の銅箔同士の電気的導通が取れるようになっている。
次に、信号配線パターン３，４，５およびダミー配線６の形成について説明する。まず、上記の上下銅箔上にパターンニング用のドライフィルムを貼り付け、マスクパターンにより位置決めし、露光後、エッチングによりドライフィルムのパターンを形成する。さらにドライフィルムのパターンを元に配線基板８の上下面の銅箔をエッチングより加工して信号配線パターン３，４，５およびダミー配線６を形成する。
以上が銅箔からエッチングより信号配線パターン３，４，５およびダミー配線６を形成するサブトラクティブ工法によるパターン形成方法である。しかし信号配線パターン３，４，５およびダミー配線６の形成方法は、上記に限定されず、例えば、上下両面に薄層の銅箔を残した基板もしくは全く銅箔のない基板に貫通穴加工後、銅メッキにより外部接続端子用ランド部である信号配線パターン４と貫通穴内部との電気的導通を確保するようにして作成する、アディティブ工法（あるいはセミアディティブ工法）を用いてもかまわない。
なお、信号配線パターン３，４，５およびダミー配線６の厚さは、１０〜２０μｍ程度が主流であるが、信号配線パターン３，４，５やダミー配線６の密度によりもっと薄くなる場合や厚くなる場合がある。
ここで、ダミー配線６は、実際のデバイスで使用する配線部分（信号配線パターン３，４，５）を除いて、配置されている。本実施形態では、ダミー配線６は、具体的には図１に示すように、半導体チップ搭載領域２の中央部から配線基板８の周囲の４辺にそれぞれ向かうように、配線とスペースとが交互に並んだパターンとなっており、半導体チップ搭載部下で閉塞しないパターンとなるように形成されている。また、実際のデバイスで使用している（信号配線パターン３の）配線幅、配線間隔と同じ配線密度で均等ラインを引き出したパターンとなっている。このように、ダミー配線６は、配線基板８に半導体チップ１を搭載した場合、その下の領域で部分的水分が溜まりやすくなる部分を作らないような形状になっている。かつ、極端に半導体チップ１と配線基板８とが接着する部分も無いようになっている。よって、半導体チップ搭載領域２で均一に水分が広がる。そのため、半田ボール搭載時や半導体装置を実装基板へ搭載する際に加えられる熱による水分の気化膨張による力を分散することができる。このようなことにより、以下に説明する半導体装置に生じる膨れを抑えることができる。
以上に説明したように、配線基板８において、半導体チップ搭載領域２に形成されるダミー配線６は、自身に含まれる全ての配線の末端が半導体チップ搭載領域２内では開放されている形状となっている。よって、半導体チップ１が搭載された場合、当該半導体チップの下で閉塞した部分を形成することはない。閉塞した部分があると水分が溜まるが、閉塞した部分がないので、つまり、半導体チップ１と配線基板８との間では水分が集中的に溜まらない構造となっている。そのため、熱が加えられても、水分は溜まっていないので、あるいは、水分は出ていくので、水分が膨張することによる半導体装置における不具合を防止することができる。具体的には、半導体装置の外形が変形して不良になったり、実装基板に実装できなくなったり、また、内部の配線が断線したりする、といった不具合を防ぐことができる。上記のような形状のダミー配線６を形成することで、簡易な構成でコストをかけずに、水分が膨張することによる半導体装置における不具合を防止することができる。なお、本実施形態では、ダミー配線６に含まれる全ての配線の末端が、半導体チップ搭載領域２内で開放した形状であるので、より確実に水分が膨張することによる不具合を防ぐことができる。
よって、以上のような配線基板８を用いることで、信頼性のある高品質な半導体装置を製造することができる。
また、信号配線パターン３（の一部）が半導体チップ搭載領域２にあり、かつ上下面の導通のための貫通穴を配置するための外部接続端子用ランド部として用いられる信号配線パターン４がある場合は、半導体チップ搭載領域２の信号配線パターン４の配置を均等に配置するようにするのが好ましい。そして、外部接続端子用ランド部である信号配線パターン４以外の部分にダミー配線６を配置すると、より熱に対する膨れに強くすることができる。
また、この半導体チップ搭載領域２に、実際のデバイスで使用する配線である信号配線パターン３，４がない場合は、半導体チップ搭載領域２の中心部よりダミー配線６を配線基板８の周囲の４方向へ伸びるように配置していくようにするのが好ましい。
なお、ダミー配線６を、外部接続端子用ランド部として用いられる信号配線パターン４に隣接するように配置することで、加熱時の水分を逃がす経路を増やすことができ、加熱時の膨れを防止することができる。そのため、加熱に対する不具合の発生をより防ぐという効果を上げることが可能となる。
次に、上述した配線基板８を用いて形成した図２に示すようなパッケージ形状の半導体装置の製造方法について説明する。なお、本実施形態では、図２に示すような、ＢＧＡ型のパッケージ形状の半導体装置を用いて説明するが、半導体チップ搭載領域を有する面とは反対面に外部接続端子が設けられるようになっていれば、別の形状の半導体装置であってもよい。
上記のように配線基板８を形成した後、さらに上下面の信号配線パターン上にワイヤボンド接続部および外部接続端子用ランド部を除いてソルダーレジストを塗布する。ソルダーレジストはスクリーン印刷法で塗布してもよいし、ロールコータ法で塗布してもかまわない。
次に、配線基板８の半導体チップ搭載領域２に、回路面側とは反対面側にシートタイプの接着材を取り付けた半導体チップ１を、搭載する。ここで、半導体チップの厚さは特に規定されず、例えば、０．３３ｍｍのものが挙げられる。さらに半導体チップ１のパッド部と配線基板８のワイヤボンド用端子部である信号配線パターン５との間を金属細線（ワイヤ）７で接続する。次に半導体チップ１及び金属細線７を保護するため、例えばトランスファーモールド法により樹脂１０を用いて樹脂封止を行う。さらに樹脂封止した基板反対面側の外部接続端子用ランド部として用いられる信号配線ターン４にフラックスを塗布後、半田ボールを上記信号配線パターン４にそれぞれ配列して搭載し、リフロー炉で加熱して半田ボールを溶融させて固着させ、外部接続端子９を形成する。半田ボールには無鉛の半田ボールを用いるが、これには限定されない。最後に個片化して半導体装置としての組み立てが完了する。
この半導体装置は、外部端子形成時、および実装基板への実装時の熱により熱が加えられても、半導体チップ１下に水分は溜まっていないので、あるいは、水分は出ていくので、水分が膨張することによる半導体装置における不具合を防ぐことができる。無鉛半田は共晶半田に比べ融点が高いため、接続する際の温度を共晶半田の場合よりも高く設定するが、水分が膨張することによる半導体装置における不具合は発生することはない。よって、信頼性のある高品質な半導体装置となる。
（実施例）
上記実施の形態で説明した、図１に示すダミー配線を有する配線基板を作成し、これについて検証を行った。配線基板の基材として、０．０６ｍｍのコア基板を用いて、サブトラクティブ工法による配線加工で信号配線パターンおよびダミー配線を、膜厚１５μｍ程度で形成した。図１に示すダミー配線の配線幅は５０μｍであり、配線間スペースも５０μｍとした。
この図１に示す形状のダミー配線を有する配線基板の効果を確認するために、他の形状のダミー配線を有する配線基板との比較を行った。他のダミー配線を有する配線基板を、図３（ａ）〜（ｃ）に示す、図３（ａ）に示される配線基板は、半導体チップ搭載領域２にあるダミー配線の形状が、ブロック状になっている。また、図３（ｂ）に示される配線基板は、半導体チップ搭載領域２にあるダミー配線の形状が、ベタの中を丸抜きにした形状になっている。また、図３（ｃ）に示される配線基板は、半導体チップ搭載領域２にあるダミー配線の形状が、格子状（メッシュ状）になっている。
つまり、図３（ｂ）および（ｃ）の配線基板では、ダミー配線は半導体チップ搭載下で閉塞された形状となっている。
実際の信号配線パターン（信号を通す配線パターン）の領域外に、それぞれ、図１、図３（ａ）〜（ｃ）に示されるダミー配線を配置した配線基板を作製した。なお、本実施例では、全ての配線基板の作成は同一条件で行った。本実施例では、配線基板の基材として、０．０６ｍｍのコア基板を用いた。また、サブトラクティブ工法による配線加工で信号配線パターンおよびダミー配線を、膜厚１５μｍ程度で形成した。また、電気的導通のための貫通穴は、径φ０．１ｍｍとし、ドリルによる加工法を用いて形成した。
そして、上記のように形成されたそれぞれの配線基板を用いて、図２に示すパッケージ形状の半導体装置を組み立てた。なお、本実施例では、半導体装置の組み立てにおいて、ソルダーレジストを塗布する際には、スクリーン印刷法で形成した。また、半導体チップは０．３３ｍｍのものを使用した。金属細線として、φ２５μｍの金の細線を用いた。また、封止樹脂には、エポキシ系の樹脂を用いた。また、外部接続端子である半田ボールには無鉛の半田ボールを用いた。こられの組み立ての条件は、配線基板が異なっても、半導体装置全てで同じとした。
こうして組み立てた半導体装置を、高温高湿条件下で保管した後、リフロー炉で加熱した。本実施例では加熱は２６０〜３００度マックスで行った。これらのフローを繰り返し実施し、それぞれ異なるダミー配線を有する配線基板を備えた半導体装置間での優位差を比較した。なお、それぞれの半導体装置に対して、保管、加熱、フローの繰り返し数（ただし、不具合が発生した半導体装置には、それ以上のフローは繰り返さなかった）等の条件は全て同一とした。その結果、図１に示すダミー配線を有する配線基板を備えた半導体装置では、上記のリフローでの加熱を３回繰り返した後でも不具合は生じるものはなかった。つまり、半導体装置の内部に吸湿された水分が膨張することにより、半導体装置の外形が変形して不良になったり、実装できなくなったり、また、内部の配線が断線したりする、といった不具合は、発生しなかった。
それに対し、他のパターンでは、何等かの不具合の発生が確認された。ただし、図３（ｂ）に示すダミー配線を有する配線基板を備えた半導体装置、および図３（ｃ）に示すダミー配線を有する配線基板を備えた半導体装置に不具合に比べ、図３（ａ）に示すダミー配線を有する配線基板を備えた半導体装置の不具合は、比較的小さかった。
また、図１に示すダミー配線を有する配線基板と図３（ａ）に示すダミー配線を有する配線基板とは、どちらも、自身に含まれる全ての配線の末端が開放されている形状となっており、ダミー配線は半導体チップ搭載下で閉塞された形状となっている。一方で、図３（ｂ）および（ｃ）の配線基板では、ダミー配線は半導体チップ搭載下で閉塞された形状となっている。このことから、自身に含まれる全ての配線の末端が開放されている形状のダミー配線が配置されていることによって、半導体装置の内部に吸湿された水分が膨張することによる不具合、具体的には、半導体装置の外形が変形して不良になったり、実装できなくなったり、また、内部の配線が断線したりする、といった不具合は、発生しない、あるいは、低減することがわかる。
また、図１に示すダミー配線を有する配線基板を備えた半導体装置と図３（ａ）に示すダミー配線を有する配線基板を備えた半導体装置とから、半導体チップ搭載領域２内で、ダミー配線と信号配線パターンとを合わせた全配線の占める領域と、該全配線が配置されていない配線間スペースの占める領域との比は、ほぼ同じであると、より不具合は発生しないことがわかった。
なお、図１に記載の配線基板８と同様の効果を得られる、つまり、不具合が発生しないような、配線基板として、例えば、図４に示されるようなものが挙げられる。図４（ａ）に示される配線基板では、半導体チップ搭載領域２におけるダミー配線はＸ状とＶ次状の形状が組み合わさっており、図４（ｂ）に示される配線基板では、半導体チップ搭載領域２におけるダミー配線は放射状となっている。図４（ａ），（ｂ）は、ダミー配線は、半導体チップ搭載領域２の中央部から左上、左下、右上、右下方向に実際のデバイスで使用している配線幅、配線間隔と同じ配線密度で均等にラインを引き出したパターンとなっている。また図４（ｃ）に示される配線基板では、半導体チップ搭載領域２におけるダミー配線は放渦巻き状となっており、図４（ｄ）に示される配線基板では、半導体チップ搭載領域２におけるダミー配線は同じ方向に並んだ線状となっている。もちろんこれらは単なる例示であり、ダミー配線６が、自身に含まれる全ての配線の末端が半導体チップ搭載領域内では開放されている形状に配置されている配線基板であればよい。
本発明は上述した実施形態および実施例に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
なお、本発明の配線基板は、以下のような構成を有するものとして表現してもよい。すなわち、上面側に少なくとも1つ以上の半導体チップを搭載するための領域とワイヤボンド接続用の接続電極を備え、下面側に外部接続用端子用のランドを持つ半導体パッケージ用配線基板において、半導体チップを搭載した場合に半導体チップ搭載部下にくる信号配線以外の配線が半導体チップ搭載部下で閉塞しないように配置した半導体パッケージ用配線基板、と表現してもよい。
また、上記配線基板において、半導体チップ搭載領域の信号線以外の配線が半導体チップ搭載部下にある少なくとも1点もしくは複数点から半導体チップ外側方向に伸びている構造であると表現してもよい。
また、上記配線基板において、半導体チップ搭載領域での信号線以外の配線と配線間スペースが占める割合が40〜60：60〜40の割合になっている構造であると表現してもよい。
また、本発明の半導体装置は、以下のような半導体パッケージとして表現してもよい。すなわち、上記いずれかの配線基板とその上面側に半導体チップを搭載し、導電性の細線により半導体チップと配線基板を導通し、半導体チップと導電性の細線とを覆うように樹脂で封止し、配線基板下面側には外部接続用端子を形成した半導体パッケージ、と表現してもよい。
本発明は、例えば電子機器等に搭載・内蔵される半導体装置に利用可能であり、特に薄型化された半導体装置、および環境への配慮から外部端子に無鉛の半田が使用されている半導体装置に有効である。
本発明の一実施形態の配線基板の平面図である。 本発明の一実施形態の半導体装置の断面図である。 （ａ）〜（ｃ）は、本実施例に用いた配線基板の平面図である。 （ａ）〜（ｄ）は、本発明の他の実施形態の配線基板の平面図である。 従来の半導体装置における不具合を説明するための、従来の半導体装置の断面図である。 空気抜き穴が設けられた従来の半導体装置の断面図である。
符号の説明
１ 半導体チップ
２ 半導体チップ搭載領域（搭載領域）
３ 信号配線パターン
４ 信号配線パターン
５ 信号配線パターン
６ ダミー配線
７ 金属細線
８ 配線基板
９ 外部接続端子
１０ 樹脂
１１ 空気抜き用貫通穴

Claims (5)

  1. 半導体チップを搭載するための搭載領域を有する面とは反対面に外部接続端子が設けられる配線基板において、
    上記搭載領域には、自身に含まれる配線の末端が上記搭載領域内では開放されている形状のダミー配線が配置されていることを特徴とする配線基板。
  2. 上記ダミー配線は、配線幅と配線間隔とが均一に設けられていることを特徴とする請求項１に記載の配線基板。
  3. 上記ダミー配線は、上記搭載領域内の少なくとも１点から上記搭載領域外方向に伸びた形状であることを特徴とする請求項１または２に記載の配線基板。
  4. 上記搭載領域内にて、上記ダミー配線を含む全配線の占める領域と該全配線が配置されていない配線間スペースの占める領域との比は、４０：６０〜６０：４０となっていることを特徴とする請求項１〜３の何れか１項に記載の配線基板。
  5. 請求項１〜４の何れか１項に記載の配線基板の搭載領域に半導体チップが搭載され、当該配線基板の搭載領域を有する面とは反対面に外部接続端子が形成されていることを特徴とする半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009100398A (ja) * 2007-10-19 2009-05-07 Epson Toyocom Corp 圧電デバイス
JP2012124479A (ja) * 2011-11-24 2012-06-28 Hitachi Chem Co Ltd 半導体パッケージ

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7426780B2 (en) * 2004-11-10 2008-09-23 Enpirion, Inc. Method of manufacturing a power module
US7688172B2 (en) * 2005-10-05 2010-03-30 Enpirion, Inc. Magnetic device having a conductive clip
US8631560B2 (en) * 2005-10-05 2014-01-21 Enpirion, Inc. Method of forming a magnetic device having a conductive clip
US8139362B2 (en) * 2005-10-05 2012-03-20 Enpirion, Inc. Power module with a magnetic device having a conductive clip
US8701272B2 (en) 2005-10-05 2014-04-22 Enpirion, Inc. Method of forming a power module with a magnetic device having a conductive clip
US8133529B2 (en) * 2007-09-10 2012-03-13 Enpirion, Inc. Method of forming a micromagnetic device
US7920042B2 (en) * 2007-09-10 2011-04-05 Enpirion, Inc. Micromagnetic device and method of forming the same
US8686698B2 (en) 2008-04-16 2014-04-01 Enpirion, Inc. Power converter with controller operable in selected modes of operation
US8541991B2 (en) 2008-04-16 2013-09-24 Enpirion, Inc. Power converter with controller operable in selected modes of operation
US8692532B2 (en) 2008-04-16 2014-04-08 Enpirion, Inc. Power converter with controller operable in selected modes of operation
US9246390B2 (en) 2008-04-16 2016-01-26 Enpirion, Inc. Power converter with controller operable in selected modes of operation
US8153473B2 (en) 2008-10-02 2012-04-10 Empirion, Inc. Module having a stacked passive element and method of forming the same
US8266793B2 (en) * 2008-10-02 2012-09-18 Enpirion, Inc. Module having a stacked magnetic device and semiconductor device and method of forming the same
US9054086B2 (en) * 2008-10-02 2015-06-09 Enpirion, Inc. Module having a stacked passive element and method of forming the same
US8339802B2 (en) * 2008-10-02 2012-12-25 Enpirion, Inc. Module having a stacked magnetic device and semiconductor device and method of forming the same
JP5363789B2 (ja) * 2008-11-18 2013-12-11 スタンレー電気株式会社 光半導体装置
US9548714B2 (en) * 2008-12-29 2017-01-17 Altera Corporation Power converter with a dynamically configurable controller and output filter
US8698463B2 (en) * 2008-12-29 2014-04-15 Enpirion, Inc. Power converter with a dynamically configurable controller based on a power conversion mode
US20100263914A1 (en) * 2009-04-16 2010-10-21 Qualcomm Incorporated Floating Metal Elements in a Package Substrate
US20100270061A1 (en) * 2009-04-22 2010-10-28 Qualcomm Incorporated Floating Metal Elements in a Package Substrate
JP4864126B2 (ja) * 2009-08-26 2012-02-01 ルネサスエレクトロニクス株式会社 Ｔｃｐ型半導体装置
US8531014B2 (en) * 2010-09-27 2013-09-10 Infineon Technologies Ag Method and system for minimizing carrier stress of a semiconductor device
US8867295B2 (en) 2010-12-17 2014-10-21 Enpirion, Inc. Power converter for a memory module
KR101892689B1 (ko) * 2014-10-14 2018-08-28 삼성전기주식회사 칩 전자부품 및 칩 전자부품의 실장 기판
US9509217B2 (en) 2015-04-20 2016-11-29 Altera Corporation Asymmetric power flow controller for a power converter and method of operating the same
JP6569844B2 (ja) * 2017-06-05 2019-09-04 株式会社村田製作所 コイル内蔵セラミック基板

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08153824A (ja) 1994-11-29 1996-06-11 Nec Kyushu Ltd ボール・グリッド・アレイ・パッケージ
JP3176542B2 (ja) * 1995-10-25 2001-06-18 シャープ株式会社 半導体装置及びその製造方法
JPH10214914A (ja) 1997-01-28 1998-08-11 Sony Corp Ｂｇａパッケージ及びその製造方法
JP4045648B2 (ja) * 1998-06-10 2008-02-13 ソニー株式会社 半導体装置
JP3613098B2 (ja) * 1998-12-21 2005-01-26 セイコーエプソン株式会社 回路基板ならびにそれを用いた表示装置および電子機器
JP3494593B2 (ja) * 1999-06-29 2004-02-09 シャープ株式会社 半導体装置及び半導体装置用基板
TW468363B (en) 2000-06-01 2001-12-11 Siliconware Precision Industries Co Ltd Substrate circuit layout structure
JP4934915B2 (ja) 2001-06-19 2012-05-23 富士通セミコンダクター株式会社 半導体装置
JP2003188306A (ja) 2001-12-17 2003-07-04 Sony Corp 回路配線基板、その製造方法及びその回路配線基板を用いた半導体装置
JP2003188210A (ja) * 2001-12-18 2003-07-04 Mitsubishi Electric Corp 半導体装置
JP4972306B2 (ja) * 2004-12-21 2012-07-11 オンセミコンダクター・トレーディング・リミテッド 半導体装置及び回路装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009100398A (ja) * 2007-10-19 2009-05-07 Epson Toyocom Corp 圧電デバイス
JP2012124479A (ja) * 2011-11-24 2012-06-28 Hitachi Chem Co Ltd 半導体パッケージ

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