KR20050006547A - 반도체 패키지 제조용 회로기판 및 이를 이용한 반도체패키지 - Google Patents

반도체 패키지 제조용 회로기판 및 이를 이용한 반도체패키지 Download PDF

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KR20050006547A
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이선구
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Abstract

본 발명은 반도체 패키지 제조용 회로기판의 구조 개선을 통해 반도체 패키지 적층(stack)시 발생하는 솔더 조인트에서의 정렬불량 현상이 해소되도록 함과 더불어 솔더 조인트(solder joint)에서의 접합 신뢰성을 향상시킬 수 있도록 함과 더불어 이를 이용하여 기계적·전기적 신뢰성이 높은 반도체 패키지를 제공하기 위한 것이다.
이를 위해, 본 발명은 코어(core)를 이루는 수지층과, 상기 수지층 상에 일정 패턴으로 형성되는 전도성의 메탈 트레이스와, 상기 메탈 트레이스의 볼랜드부만을 오프닝시키고 상기 볼랜드부를 제외한 수지층 상부면을 뒤덮도록 형성되는 솔더마스크를 포함하여서 된 반도체 패키지 제조용 회로기판에 있어서; 상기 볼랜드부의 측벽에 단차부가 형성됨을 특징으로 하는 반도체 패키지 제조용 회로기판 구조가 제공된다. 한편, 본 발명은, 반도체칩과, 상기 반도체칩의 본딩패드에 전기적으로 연결되는 회로패턴이 구비되며 상부면 또는 하부면상에 볼랜드가 노출되는 오프닝 영역인 볼랜드부가 형성된 회로기판과, 상기 볼랜드에 부착되는 외부접속용단자인 솔더볼을 포함하여 구성되는 반도체 패키지에 있어서; 상기 볼랜드부의 측벽에 단차부가 형성됨을 특징으로 하는 반도체 패키지가 제공된다.

Description

반도체 패키지 제조용 회로기판 및 이를 이용한 반도체 패키지{PCB for fabricating semiconductor package and semiconductor package using the same}
본 발명은 반도체 패키지 제조용 회로기판에 관한 것으로서, 더욱 상세하게는 회로기판의 구조 개선을 통해 반도체 패키지 적층시 발생하는 솔더 조인트(solder joint)에서의 정렬불량 현상이 해소되도록 함과 더불어 솔더 조인트에서의 접합 신뢰성을 향상시킨 것이다.
일반적으로, 반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한요구 및 실장 신뢰성을 만족시키기 위해 지금까지 계속 발전해오고 있다.
즉, 소형화에 대한 요구는 칩 스케일에 근접한 패키지에 대한 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키지 제조 기술에 대한 중요성을 부각시키고 있다.
한편, 반도체소자에 대한 패키징 공정의 주목적은 기판이나 소켓에 실장하기 위한 형상의 확보와 기능보호에 있다고 할 수 있다.
또한, 최근에는 집적회로의 고집적화에 따라 다핀화, 미세조립기술, 또 실장형태의 다양화에 따른 패키지의 다종류화 등, 조립공정과 관련된 기술도 각각 세분된 분야에 따라 크게 변화하고 있다.
즉, 반도체 패키지는 실장형태 및 리드형태에 따라 여러 가지 유형으로 나뉘는데, 반도체 패키지의 대표적인 예로서는 DIP(Dual Inline Package)외에 QFP(Quad Flat Package), TSOP(Thin Small Outline Package), BGA 패키지( Ball Grid Array package), BLP(Bottom Leaded Package) 등이 있으며, 계속 다핀(多-pin)화 또는 경박단소(輕薄短小)화 되고 있다.
또한, 상기 패키지중에 BGA 패키지나, BLP는 적층되어 패키지 스택을 이루기도 한다.
한편, 상기한 패키지 타입중, BGA 패키지(Ball Grid Array package)는 반도체칩이 부착된 기판의 이면에 구형의 솔더볼을 소정의 상태로 배열(Array)하여 아웃터리드(outer lead) 대신으로 사용하게 되며, 상기 BGA 패키지는 패키지몸체(Package Body) 면적을 QFP(Quad Flat Package) 타입보다 작게 하는데 유리하며, QFP와는 달리 리드의 변형이 없는 장점이 있다.
그리고, 상기 BGA 패키지에 주로 적용되는 인쇄회로기판은 플라스틱 기판상에 접합된 하나 이상의 금속 회로층을 포함하며, 다른 전자부품들에 대한 기계적 지지구조 및 전기적 접속 구조를 제공하게 된다.
한편, 전자제품의 크기가 소형화됨에 따라 이에 비례하여 이러한 제품내에 사용되는 패키징된 디바이스의 크기도 작아져야 할 필요성이 생기게 되었다.
따라서, 높은 동작 성능을 발휘하면서도 표면 실장면적이 작고, 두께가 얇은 패키지가 필요하게 되어, 패키지 스택 기술이 개발되고 있다.
도 1은 이러한 패키지 스택의 구조예를 나타낸 종단면도로서, 상기 패키지 스택은 인쇄회로기판(PCB)상(이하, "'회로기판"이라 한다)에 커버레이 테이프(coverlay tape)를 라미네이션(lamination)하는 공정, 다이 어태치(die attach) 공정, 와이어 본딩(wire bonding) 공정, 몰딩(molding) 공정, 커버레이 테이프를 제거하는 디테이핑(detaping) 공정, 볼 어태치(ball attach) 공정을 거쳐 만들어진 단위 패키지 유니트를 전기적으로 상호 연결되도록 적층하여 이루어진다.
한편, 도 2는 도 1의 반도체 패키지 적층에 적용된 기존 회로기판(PCB)의 볼랜드부 구조를 나타낸 확대 종단면도로서, 상기 패키지 스택 제조에 적용되는 회로기판(PCB)은 코어(core)를 이루는 수지층(1) 위에 Cu 재질의 메탈 트레이스(2)가 일정한 패턴을 이루도록 형성되고, 상기 수지층(1) 상에는 솔더마스크(3)가 형성된다.
이 때, 상기 솔더마스크(3)는 솔더레지스트의 도포에 의해 형성되며, 상기 솔더레지스트 도포후 노광 및 현상을 통해 솔더볼(4)이 부착될 볼랜드(200) 영역은 오프닝(opening) 된다.
즉, 상기 솔더마스크(3)는 도 3에서와 같이, 반도체 패키지 제조시 솔더볼(4)이 부착되도록 오프닝되어야 하는 볼랜드(200)를 제외한 나머지 영역을 커버하도록 형성되며, 이에 따라 상기 솔더마스크(3)의 오프닝된 영역을 통해 볼랜드(200)를 이루는 메탈 트레이스(2)의 일부분이 노출된다.
그러나, 기존의 회로기판(PCB)은 볼랜드부의 구조적인 특성상, 패키지 적층시 다음과 같은 문제점을 야기하게 되는 단점이 있었다.
도 4는 반도체 패키지 적층시의 정렬불량을 보여주는 참고도이고, 도 5는 종래 기술에 따른 문제점을 설명하기 설명하기 위한 참고 도면으로서, 기존 회로기판(PCB)이 적용된 반도체 패키지 스택 구조에서의 정렬불량( misalignment)상태를 설명하기 위한 도 4의 요부 확대 단면도이다.
이를 참조하면, 기존에는 단위 패키지를 적층할 때, 각 유니트 간에 발생하는 정렬불량이 발생할 수 있는데, 기존 회로기판(PCB)의 볼랜드부는 단차없이 오프닝된 구조이므로 자기정렬(self- alignment) 작용이 없어 정렬불량이 유지된 상태에서 패키지간의 적층이 이루어짐으로써 솔더 조인트에서의 접합이 정상적으로 이루어지지 못하는 경우가 발생하게 되며, 이로 인해 패키지 스택의 신뢰성에 악영향을 미치게 되는 문제점이 있었다.
또한, 기존 구조의 회로기판(PCB)은 볼랜드부가 단차없이 오프닝된 구조이므로, 리플로우시 솔더볼(4)과 플럭스(flux)간의 적심면적(wetting area)이 작아지는 단점이 있다.
따라서, 기존 구조의 회로기판(PCB)을 채용한 반도체 패키지는 적층시, 톱패키지의 솔더볼(4)을 지지하는 면적이 작아 솔더볼(4)에 작용하는 전단력(shearing force)에 취약할 수 밖에 없는 문제점이 있었다.
본 발명은 상기한 제반 문제점을 해결하기 위한 것으로서, 회로기판의 구조 개선을 통해 반도체 패키지 적층시 발생하는 솔더 조인트에서의 정렬불량 현상이 해소되도록 함과 더불어 솔더 조인트에서의 접합 신뢰성을 향상시킬 수 있는 반도체 패키지 제조용 회로기판을 제공하는데 그 목적이 있다.
또한, 본 발명은 상기한 목적의 달성이 가능한 회로기판을 채용하여 단위 패키지간의 적층시 발생하는 솔더 조인트에서의 정렬불량 현상이 해소되도록 함과 더불어 솔더 조인트에서의 접합 신뢰성을 향상시킬 수 있는 반도체 패키지를 제공하는데에도 그 목적이 있다.
도 1은 반도체 패키지 스택 구조예를 나타낸 종단면도
도 2는 도 1의 반도체 패키지 스택에 적용된 기존 회로기판의 볼랜드부 구조를 나타낸 확대 종단면도
도 3은 도 2의 회로기판상에 솔더볼이 부착된 상태를 나타낸 종단면도
도 4는 기존 회로기판을 이용한 반도체 패키지 적층시의 정렬불량을 보여주는 참고도
도 5는 종래 기술에 따른 문제점을 설명하기 설명하기 위한 참고 도면으로서, 기존 회로기판이 적용된 반도체 패키지 스택 구조에서의 정렬불량(misalignment)상태를 설명하기 위한 도 4의 요부 확대 단면도
도 6은 본 발명의 제1실시예에 따른 회로기판 구조를 나타낸 종단면도
도 7a 및 도 7b는 본 발명의 제1실시예에 따른 회로기판의 작용을 설명하기 위한 참고 도면으로서, 본 실시예에 따른 회로기판이 적용된 반도체 패키지 스택 구조에서의 자기정렬(self- alignment) 과정을 보여주는 요부 단면도
도 8은 본 발명의 제2실시예에 따른 회로기판 구조를 나타낸 종단면도
도 9a 및 도 9b는 본 발명의 제2실시예에 따른 회로기판의 작용을 설명하기위한 참고 도면으로서, 본 실시예에 따른 회로기판이 적용된 반도체 패키지 스택 구조에서의 자기정렬(self-alignment) 과정을 보여주는 요부 단면도
도 10은 본 발명의 제2실시예에 따른 회로기판과 기존 회로기판의 솔더볼 적심면적(wetting area) 크기를 비교한 참고도
도 11은 본 발명에 따른 반도체 패키지 구조를 나타낸 종단면도
* 도면의 주요부분에 대한 부호의 설명 *
1:수지층 2:메탈 트레이스
200:볼랜드 3:솔더마스크
300:단차부 4:솔더볼
5:무전해 도금층 6:반도체칩
7:비유동성 언더필재 8:골드 와이어
9:몰딩수지
상기한 목적을 달성하기 위해, 본 발명은 코어(core)를 이루는 수지층과, 상기 수지층 상에 일정 패턴으로 형성되는 전도성의 메탈 트레이스와, 상기 메탈 트레이스의 볼랜드부만을 오프닝시키고 상기 볼랜드부를 제외한 수지층 상부면을 뒤덮도록 형성되는 솔더마스크를 포함하여서 된 반도체 패키지 제조용 회로기판에 있어서; 상기 볼랜드부의 측벽에 단차부가 형성됨을 특징으로 하는 반도체 패키지 제조용 회로기판 구조가 제공된다.
한편, 상기한 목적을 달성하기 위한 본 발명의 다른 형태에 따르면, 반도체칩과, 상기 반도체칩에 전기적으로 연결되는 회로패턴이 구비되며 상부면 또는 하부면상에 볼랜드가 노출되는 오프닝 영역인 볼랜드부가 형성된 회로기판과, 상기 볼랜드에 부착되는 외부접속용단자인 솔더볼을 포함하여 구성되는 반도체 패키지에 있어서; 상기 볼랜드부의 측벽에 단차부(300)가 형성됨을 특징으로 하는 반도체 패키지가 제공된다.
이하, 본 발명의 실시예들에 대해 도 6 내지 도 10을 참조하여 설명하면 다음과 같다.
먼저, 도 6 및 도 7을 참조하여 본 발명의 제1실시예에 대해 설명한다.
도 6은 본 발명의 제1실시예에 따른 회로기판 구조를 나타낸 종단면도로서, 본 발명의 제1실시예는, 코어(core)를 이루는 수지층(1)과, 상기 수지층(1) 상에 일정 패턴으로 형성되는 전도성의 메탈 트레이스(2)와, 상기 메탈 트레이스(2)의 볼랜드(200) 영역만을 오프닝시키고 상기 볼랜드부를 제외한 수지층(1) 상부면을 뒤덮도록 형성되는 솔더마스크(3)를 포함하여서 된 반도체 패키지 제조용 회로기판(PCB)에 있어서; 상기 볼랜드부의 측벽에 단차부(300)가 형성된다.
이 때, 상기 볼랜드부의 측벽은 2단(段) 구조를 이루도록 형성된다.
즉, 상기 볼랜드부는 솔더마스크(3)의 일정 영역을 오프닝시킴에 따라 형성되며, 상기 오프닝된 영역은 2단 구조를 이루되, 입구측 폭이 넓고 단(段)이진 이후의 바텀쪽은 폭이 좁아지는 형태를 이루도록 형성된다.
또한, 상기 볼랜드부의 바텀면에는 Ni/Au로 된 무전해 도금층(5)을 형성한다.
이와 같이 구성된 본 실시예의 작용은 다음과 같다.
도 7a 및 도 7b는 본 발명의 제1실시예에 따른 회로기판(PCB)의 작용을 설명하기 위한 참고 도면으로서, 본 실시예에 따른 회로기판(PCB)이 적용된 반도체 패키지 스택 구조에서의 자기정렬(self- alignment) 과정을 보여주는 요부 단면도이다.
그리고, 도 7a는 적층전 톱패키지와 바텀패키지간에 정렬이 정확히 이루어지지 않은 상태를 나타낸 요부 단면도이고, 도 7b는 자기정렬이 이루어진 후의 요부 단면도이다.
이를 참조하면, 도 7a와 같이 톱패키지의 솔더볼(4)과 바텀패키지의 볼랜드부 위치가 틀어진 상태에서 톱패키지를 바텀패키지 위에 안착시키게 되면, 기존 구조에서는 정렬불량 상태로 적층이 이루어져 솔더조인트가 정확히 형성되지 않게 됨으로써 톱패키지와 바텀패키지간의 접합 신뢰성이 떨어지게 된다.
그러나, 본 실시예에 따른 회로기판(PCB)은 볼랜드부 내벽이 2단으로 단차진 구조여서 도 7a에 화살표로 표시한 바와 같이 솔더볼(4)이 단차진 벽을 타고 내려와 정확히 볼랜드부의 중앙에 안착됨으로써(도 7b 참조), 톱패키지와 바텀패키지간의 위치가 자동정렬(self-alignment)되는 효과를 나타내게 된다.
요컨대, 본발명의 제1실시예에 따르면, 적층되는 패키지중 톱패키지와 바텀패키지간의 정렬불량을 바텀패키지에 적용된 회로기판(PCB)의 볼랜드부에서 구조적으로 보상해줌으로써 정상적인 솔더 조인트 형성이 가능하게 되는 것이다.
이하에서는 첨부도면 도 8 내지 도 10을 참조하여 본 발명의 제2실시예에 대해 설명한다.
도 8은 본 발명의 제2실시예에 따른 회로기판(PCB) 구조를 나타낸 종단면도로서, 본 실시예는 코어(core)를 이루는 수지층(1)과, 상기 수지층(1) 상에 일정 패턴으로 형성되는 전도성의 메탈 트레이스(2)와, 상기 메탈 트레이스(2)의 볼랜드(200) 영역만을 오프닝시키고 상기 볼랜드부를 제외한 수지층(1) 상부면을 뒤덮도록 형성되는 솔더마스크(3)를 포함하여서 된 반도체 패키지 제조용 회로기판(PCB)에 있어서; 상기 볼랜드부의 측벽에 단차부(300)가 형성된다.
이 때, 상기 볼랜드부의 측벽은 2단(段) 구조를 이루도록 형성된다.
그리고, 상기 오프닝된 영역은 2단 구조를 이루되, 입구측 폭이 넓고 단(段)이진 이후의 바텀쪽은 폭이 좁아지는 형태를 이루도록 형성된다.
그리고, 상기 볼랜드부의 바텀면 및 측벽 내면에는 무전해 도금층(5)이 형성된다.
이와 같이 구성된 본 실시예의 작용은 다음과 같다.
도 9a 및 도 9b는 본 발명의 제2실시예에 따른 회로기판(PCB)의 작용을 설명하기 위한 참고 도면으로서, 본 실시예에 따른 회로기판(PCB)이 적용된 반도체 패키지 스택 구조에서의 자기정렬(self- alignment) 과정을 보여주는 요부 단면도이다.
그리고, 도 9a는 적층전 톱패키지와 바텀패키지간에 정렬이 정확히 이루어지지 않은 상태를 나타낸 요부 단면도이고, 도 9b는 자기정렬이 이루어진 후의 요부 단면도이다.
따라서, 본 실시예에 따른 회로기판(PCB) 역시 볼랜드부 내벽이 2단으로 단차진 구조여서 도 9a에 화살표로 표시한 바와 같이 솔더볼(4)이 단차진 벽을 타고 내려와 정확히 볼랜드부의 중앙에 안착됨으로써(도 9b 참조), 톱패키지와 바텀패키지간의 위치가 자동정렬(self-alignment)되는 효과를 나타내게 된다.
한편, 도 10은 본 발명의 제2실시예에 따른 회로기판(PCB)과 기존 회로기판(PCB)의 솔더볼 적심면적(wetting area) 크기를 비교한 참고도로서, 본 발명의 제2실시예에 따른 회로기판(PCB)은 단차진 볼랜드부 내측 벽면 및 바텀면 전체에 걸쳐 무전해 도금이 이루어짐으로써 톱패키지와 바텀패키지 간의 적층시, 톱패키지의 솔더볼(4)이 플럭스에 적셔지는 면적이 기존에 비해 늘어나게 됨으로써 솔더 조인트의 기계적·전기적 신뢰성이 향상되는 효과를 가져오게 된다.
즉, 도 10에서와 같이 볼랜드부의 입구 폭(W)이 동일 폭일 경우, 본 발명의 볼랜드부 내면의 면적의 총합은 기존 볼랜드부의 내면의 총합보다 훨씬 커지게 되며, 이에 따라 솔더볼 적심면적 또한 커지게 되는 것이다.
요컨대, 본발명의 제2실시예 역시, 적층되는 패키지중 톱패키지와 바텀패키지간의 정렬불량을 바텀패키지에 적용된 회로기판(PCB)의 볼랜드부에서 구조적으로 보상해줌으로써 정상적인 솔더 조인트 형성이 가능하게 되며, 이에 덧붙여 톱 패키지와 바텀패키지간의 적층시 기존에 비해 보다 넓은 면적에 걸쳐 솔더볼(4)이 플럭스에 적셔지게 됨으로써 솔더 조인트의 기계적·전기적 신뢰성 향상이 가능하게 된다.
한편, 도 11은 본 발명에 따른 반도체 패키지 구조를 나타낸 종단면도로서, 본 발명의 반도체 패키지는 반도체칩(6)과, 상기 반도체칩(6)에 전기적으로 연결되는 회로패턴이 구비되며 상부면 또는 하부면상에 볼랜드(200)가 노출되는 오프닝 영역인 볼랜드부가 형성된 회로기판(PCB)과, 상기 볼랜드(200)에 부착되는 외부접속용단자인 솔더볼(4)을 포함하여 구성되며, 상기 볼랜드부의 측벽에 단차부(300)가 형성된다.
이 때, 상기 볼랜드(200)에 안착되는 솔더볼(4) 둘레에는 비유동성 언더필재(7)(no flow underfill material)가 채워진다.
그리고, 상기 반도체칩(6)은 골드와이어(8)에 의해 회로기판(PCB)에 연결되며, 상기 반도체침과 골드와이어(8)는 몰딩수지(9)(EMC)에 의해 외부환경으로부터 보호되도록 몰딩된다.
한편, 본 발명의 패키지에는 전술한 각 실시예의 회로기판(PCB) 구조가 적용가능함은 물론이다.
즉, 본 발명의 패키지를 구성하는 회로기판(PCB) 또한, 볼랜드부의 측벽이 2단 구조를 이루게 되며, 입구측 폭이 넓고 단(段)이진 이후의 바텀쪽은 폭이 좁아지는 형태를 이루게 된다.
그리고, 상기 볼랜드부의 바텀면 혹은, 바텀면 및 측벽 내면 전체에 걸쳐 Ni 혹은 Au로 된 무전해 도금층(5)이 형성될 수 있다.
한편, 상기한 구성들은 개별적으로, 혹은 둘 이상 조합된 상태로 본 발명의패키지에 적용될 수 있다.
상기와 같이 구성되는 본 발명의 반도체 패키지는, 예시한 바와 같이 패키지 스택의 솔더 조인트 접합 신뢰성을 크게 향상시킬 수 있게 된다.
특히, 본 발명의 볼랜드부의 내측 벽면이 2단 구조로 단차지고, 상기 볼랜드 내면에 무전해 도금층(5)이 형성되며, 패키지 적층시 볼랜드부의 볼랜드에 안착되는 솔더볼(4) 둘레로 플럭스 대신 비유동성 언더필재(7)를 채울 경우에는, 자기정렬이 이루어질 뿐만 아니라 전단력(剪斷力)에 대해서도 저항력도 커지게 되어 고신뢰성(high reliability) 및 고성능(high performance)이 요구되는 패키지 스택의 제조에 유리하게 된다.
한편, 상기 비유동성 언더필재(7)는 비전도성의 열경화성 접착물질로서, 볼랜드부에 도포된 후 리플로우 공정을 거치면서 경화되는 특성을 가지며 종래 일반적인 언더필 접착제와 달리 유동성이 거의 없는 페이스트 상태이다.
그리고, 상기 비유동성 언더필재(7)는 비록 비전도성재이지만 솔더볼(4)이 볼랜드(200)에 접착될 때에는 상기 솔더볼과 볼랜드와의 결합을 방해하지 않는다.
즉, 리플로우시 솔더볼(4) 저면의 비유동성 언더필재(7)가 퍼지면서 솔더볼(4)과 볼랜드(200)와의 전기적 연결이 이루어지고 리플로우가 진행될수록 상기 전기적 결합력은 향상된다.
한편, 본 발명의 회로기판(PCB) 및 반도체 패키지는 패키지 스택 제조 뿐만 아니라, 적층 과정없이 마더보드에 곧바로 실장되는 단위 패키지의 제조시에도 유동하게 적용할 수 있음은 자명하다.
이상에서와 같이, 본 발명은 반도체 패키지 제조용 회로기판의 구조를 개선함과 더불어, 개선된 회로기판을 이용하여 반도체 패키지의 구조 또한 개선한 것이다.
이에 따라, 본 발명은 패키지 적층시 정렬불량이 발생하더라도 볼랜드부의 단차 구조로 인해 자기정렬이 이루어질 뿐만 아니라, 솔더볼의 플럭스에 대한 적심면적이 늘어나게 되어, 솔더 조인트의 접합 신뢰성이 향상되는 효과를 가져오게 된다.
이와 더불어, 본 발명은 상기한 자기정렬 효과와 더불어, 패키지 적층시 볼랜드부에 안착된 솔더볼 주위로 비유동성 언더필재를 채울 경우 볼의 전단력에 대한 저항력이 커지게 되어 고신뢰성(high reliability) 및 고성능(high performance)이 요구되는 패키지 스택의 제조에 특히 유리하게 된다.

Claims (8)

  1. 코어(core)를 이루는 수지층과, 상기 수지층 상에 일정 패턴으로 형성되는 전도성의 메탈 트레이스와, 상기 메탈 트레이스의 볼랜드부만을 오프닝시키고 상기 볼랜드부를 제외한 수지층 상부면을 뒤덮도록 형성되는 솔더마스크를 포함하여서 된 반도체 패키지 제조용 회로기판에 있어서;
    상기 볼랜드부의 측벽에 단차부가 형성됨을 특징으로 하는 반도체 패키지 제조용 회로기판 구조.
  2. 제 1 항에 있어서,
    상기 볼랜드부의 측벽은 2단 구조를 이루게 됨을 특징으로 하는 반도체 패키지 제조용 회로기판 구조.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 볼랜드부는 입구측 폭이 넓고 단(段)이진 이후의 바텀쪽은 폭이 좁아지는 형태를 이루게 됨을 특징으로 하는 반도체 패키지 제조용 회로기판 구조.
  4. 제 3 항에 있어서,
    상기 볼랜드부의 바텀면에 무전해 도금층을 형성한 것을 특징으로 하는 반도체 패키지 제조용 회로기판 구조.
  5. 제 3 항에 있어서,
    상기 볼랜드부의 바텀면 및 측벽 내면에 무전해 도금층을 형성한 것을 특징으로 하는 반도체 패키지 제조용 회로기판 구조.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 무전해 도금층은 Ni/Au인 것을 특징으로 하는 반도체 패키지 제조용 회로기판 구조.
  7. 반도체칩과, 상기 반도체칩에 전기적으로 연결되는 회로패턴이 구비되며 상부면 또는 하부면상에 볼랜드가 노출되는 오프닝 영역인 볼랜드부가 형성된 회로기판과,
    상기 볼랜드에 부착되는 외부접속용단자인 솔더볼을 포함하여 구성되는 반도체 패키지에 있어서;
    상기 볼랜드부의 측벽에 단차부가 형성됨을 특징으로 하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 볼랜드부의 솔더볼 둘레에는 비유동성 언더필재(no flow underfill material)가 채워짐을 특징으로 하는 반도체 패키지.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100718169B1 (ko) * 2006-01-12 2007-05-15 한국과학기술원 니켈 표면 처리된 전자부품과 무전해 니켈 표면 처리된전자부품의 접합방법
KR100797694B1 (ko) 2006-06-13 2008-01-23 삼성전기주식회사 솔더볼 접착강도가 우수한 인쇄회로기판 및 그 제조방법
US10475749B2 (en) 2017-09-29 2019-11-12 Samsung Electronics Co., Ltd. Semiconductor package
US11688679B2 (en) 2020-08-28 2023-06-27 Samsung Electronics Co., Ltd. Interconnection structure, method of fabricating the same, and semiconductor package including interconnection structure
US11977256B2 (en) 2022-02-25 2024-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package comprising optically coupled IC chips

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100718169B1 (ko) * 2006-01-12 2007-05-15 한국과학기술원 니켈 표면 처리된 전자부품과 무전해 니켈 표면 처리된전자부품의 접합방법
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US12014977B2 (en) 2020-08-28 2024-06-18 Samsung Electronics Co., Ltd. Interconnection structure, method of fabricating the same, and semiconductor package including interconnection structure
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