JP2007184517A - 交互に配置されたソース／ドレイン及び薄いチャネルのｔｆｔ構造及びその製造方法 - Google Patents
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Abstract
【課題】マスク段階の数を減らして、さらにドレイン接合近傍の電界を抑制し漏れ電流を減らして良好な結果を達成することにより、従来の方法を簡略化した交互に配置されたソース／ドレイン及び薄いチャネルのＴＦＴ構造を製造する方法を提供すること。
【解決手段】本発明のＴＦＴ構造を製造する方法は、（１）ａ−Ｓｉ層を基板に積層させ、次に一般的なフォトリソグラフィ段階とＲＩＥエッチング段階を適用して、高い領域と低い領域とを有するアモルファスＳｉアイランドを形成し、ここでエッチング後のａ−Ｓｉの薄いチャネルの残存幅は約５〜２００ｎｍであり、さらにアニーリングを行いａ−ＳｉをポリＳｉ（０２）に変化させる工程、（２）ゲート領域（０５）、ソース／ドレイン領域（０７）、及びチャネルを形成する工程、（３）注入を適用する、（４）接合を適用する工程からなる。
【選択図】図１
【解決手段】本発明のＴＦＴ構造を製造する方法は、（１）ａ−Ｓｉ層を基板に積層させ、次に一般的なフォトリソグラフィ段階とＲＩＥエッチング段階を適用して、高い領域と低い領域とを有するアモルファスＳｉアイランドを形成し、ここでエッチング後のａ−Ｓｉの薄いチャネルの残存幅は約５〜２００ｎｍであり、さらにアニーリングを行いａ−ＳｉをポリＳｉ（０２）に変化させる工程、（２）ゲート領域（０５）、ソース／ドレイン領域（０７）、及びチャネルを形成する工程、（３）注入を適用する、（４）接合を適用する工程からなる。
【選択図】図１
Description
本発明は、積層ソース／ドレイン及び薄いチャネルのＴＦＴ（薄膜トランジスタ）構造とその製造方法に関し、様々な従来のａ−Ｓｉ及びポリＳｉＴＦＴの応用に用いることが可能であり、それにより、トランジスタの電気特性と信頼性を改良して、低電流漏れと高電界効果移動度を有するＴＦＴを得ることができる積層ソース／ドレイン及び薄いチャネルのＴＦＴ構造とその製造方法に関する。
ビデオスキャナーなどのａ−Ｓｉ（アモルファスＳｉ）及びポリＳｉＴＦＴの応用における高電界効果移動度の要件を有する補助装置に関しては、ポリＳｉＴＦＴは大きな優位性を有する。
従来のポリＳｉＴＦＴは、本質的に比較的大きな結晶粒を有し、そのため比較的高い電気移動度を有する。しかし、回路を切断したときも、電流漏れ量が比較的高く、ａ−ＳｉＴＦＴの電流漏れに対するポリＳｉＴＦＴの電流漏れは、ＬＣＤ（液晶ディスプレイ）製品を用いた用途に対する許容限界を既に超えている。
各種研究によれば、低温ポリＳｉＴＦＴ構造における電流漏れは、粒界中の欠陥とドレイン近傍の高電界で発生するホール電流とに原因があることが明らかになっている。そのため、粒界中の欠陥を減らし、ドレイン近傍の高電界を低下させれば、電流漏れを制御する目的を達成することが可能となる。
現在、上記の問題を解決する公知の手法としては、（１）オフセットゲート構造、（２）少量の不純物を含むドレイン又はＬＤＤ構造、（３）積層ソース／ドレイン構造がある。それらの例は、下記非特許文献１及び非特許文献２において紹介されている。ポリＳｉＴＦＴ構造中の大きな電流漏れを低下させるためのこれらの方法は、オン／オフ電流比を増加させることが可能である。しかし、オフセットゲートとＬＤＤ構造に関しては、上記方法はイオン注入という余分な段階を含むため、イオン注入の際に高エネルギーイオンが構成要素と容易に衝突することにより、ドレインが損傷を受ける。この現象は、下記非特許文献３において開示されている。特に、製造中に温度が制限される低温ポリＳｉＴＦＴ構造の場合には、そのような損傷は非可逆的である。
下記非特許文献２に開示されている方法において、図４に示すように、交互に配置されたソース／ドレインＴＦＴ構造を用いることが可能であり、この構造はレチクルの使用回数に基づいて形成される。この工程においては少なくとも５段階がある。すなわち、
（１）最初に、２つの独立したポリＳｉ（０２）アイランドを形成し、ポリＳｉ（０２）層を積層させてフォトレジスト（０３）をコーティングして露光とエッチングを行うことにより、交互に配置された厚いソース／ドレイン構造を熱酸化膜（０１）基板上に形成し、
（２）ポリＳｉＴＦＴ（０２'）を積層し、次にフォトレジスト（０３）を再度コーティングし、露光とエッチングを行いポリＳｉ（０２）チャネル領域を形成し、
（３）ポリＳｉのゲートを形成してゲート酸化物（０４）膜とポリＳｉＴＦＴ（０２''）を積層し、次にフォトレジスト（０３）を再度コーティングして露光とエッチングを行い、
（４）金属導電体線（１０）のコンタクトホール（１４）領域を形成し、（５）構成要素用の外部接続において、金属導電体線（１０）領域を形成する。
（１）最初に、２つの独立したポリＳｉ（０２）アイランドを形成し、ポリＳｉ（０２）層を積層させてフォトレジスト（０３）をコーティングして露光とエッチングを行うことにより、交互に配置された厚いソース／ドレイン構造を熱酸化膜（０１）基板上に形成し、
（２）ポリＳｉＴＦＴ（０２'）を積層し、次にフォトレジスト（０３）を再度コーティングし、露光とエッチングを行いポリＳｉ（０２）チャネル領域を形成し、
（３）ポリＳｉのゲートを形成してゲート酸化物（０４）膜とポリＳｉＴＦＴ（０２''）を積層し、次にフォトレジスト（０３）を再度コーティングして露光とエッチングを行い、
（４）金属導電体線（１０）のコンタクトホール（１４）領域を形成し、（５）構成要素用の外部接続において、金属導電体線（１０）領域を形成する。
Po-Sheng Shihらによる論文「１段階の選択的液相析出により形成した酸化物側壁スペーサを有する新規な少量の不純物を添加したドレインのポリシリコン薄膜トランジスタ」，IEEE Electron Device Letters,vol.20,pp.421-423,Aug.1999
Kenji Seraらによる論文「水素化アモルファスシリコン膜のＸｅＣｌエキシマレーザアニールにより作成した高性能ＴＦＴ」，IEEE Electron Device Letters,vol.36,no.12,pp.2868-2872,Dec.1989
Kwon-Young Choiらによる論文「新規なゲートがオーバーラップしたＬＤＤポリＳｉ薄膜トランジスタ」，IEEE Electron Device Letters,vol.17,pp.566-568,Dec.1996
上記非特許文献２に開示されている方法は比較的良好な電気特性を達成できることが知られているが、従来のコプレーナ構成要素に対する標準的な４つのマスク段階と比較すると、余分な段階があることにより、工程がより複雑になっている。製造コストの他に、工程に余分な段階があることにより画像を切り替える際の誤差も増加する。そのため、ＴＦＴ−ＬＣＤ製品の量産には適していない。
本発明の目的は、製造が簡単で、ドレイン近傍の高電界を効果的に減少させることが可能で、かつ電流漏れ量を減らすことが可能なタイプのＴＦＴ構造を製造する方法を提供することである。これは、上記非特許文献２に開示されている方法を改良することである。
また、本発明の他の目的は、ドレイン近傍の高電界を効果的に減少させることが可能で、かつ電流漏れ量を減らすことが可能な、簡単なＴＦＴ構造を提供することである。
本発明のポリＳｉＴＦＴ構造の製造方法は、レチクルを使用する回数に基づいて定義される。すなわち、本発明の積層ソース／ドレイン及び薄いチャネルから構成されるポリＳｉＴＦＴ構造の製造方法は、
（１）最初に基板を用意し、ａ−Ｓｉ層を基板上に積層させ、次にフォトレジスト（０３）をコーティングし、露光とエッチングを行って、高い領域と低い領域とを有するａ−Ｓｉアイランドを形成し、さらにａ−Ｓｉ層を再結晶化してポリＳｉ層を形成するためにアニーリングを行う、ａ−Ｓｉ層を再結晶化してポリＳｉ層（１２）を形成する段階と、
（２）ゲート酸化物層（０４）及びポリＳｉ（１２'）ゲート膜を積層し、次にフォトレジスト（０３）をコーティングし、露光とエッチングを行って、ゲート（０５）、ソース／ドレイン構造（０７）、及びチャネル領域を形成する、所定の位置及び大きさのゲート、ソース／ドレイン構造、及びチャネル領域を形成する段階と、
（３）イオン注入手法を用いて多量の不純物を添加したゲート（０５）とソース／ドレイン領域（０７）を形成し、高温加熱炉を用いてイオン活性化を行う、注入段階と、
（４）ＳｉＯ２保護層を積層してコンタクトホール（１４）を開け、アルミニウム導電体線（１３）の接合を行う、接合段階とからなる。
（１）最初に基板を用意し、ａ−Ｓｉ層を基板上に積層させ、次にフォトレジスト（０３）をコーティングし、露光とエッチングを行って、高い領域と低い領域とを有するａ−Ｓｉアイランドを形成し、さらにａ−Ｓｉ層を再結晶化してポリＳｉ層を形成するためにアニーリングを行う、ａ−Ｓｉ層を再結晶化してポリＳｉ層（１２）を形成する段階と、
（２）ゲート酸化物層（０４）及びポリＳｉ（１２'）ゲート膜を積層し、次にフォトレジスト（０３）をコーティングし、露光とエッチングを行って、ゲート（０５）、ソース／ドレイン構造（０７）、及びチャネル領域を形成する、所定の位置及び大きさのゲート、ソース／ドレイン構造、及びチャネル領域を形成する段階と、
（３）イオン注入手法を用いて多量の不純物を添加したゲート（０５）とソース／ドレイン領域（０７）を形成し、高温加熱炉を用いてイオン活性化を行う、注入段階と、
（４）ＳｉＯ２保護層を積層してコンタクトホール（１４）を開け、アルミニウム導電体線（１３）の接合を行う、接合段階とからなる。
本発明の製造方法において、段階（１）の別法は以下のとおりである。すなわち、最初にａ−Ｓｉ層を基板上に積層させ、次にフォトレジスト（０３）をコーティングし、露光とエッチングを行って２つのａ−Ｓｉアイランドの位置と大きさを形成し、別のａ−Ｓｉ層を積層させ、さらにフォトレジスト（０３）をコーティングし、露光とエッチングを行って、２つの独立したａ−Ｓｉアイランドを接合し、最後に上記ａ−Ｓｉ層を再結晶化するためにアニーリングを行ってポリＳｉ（１２'）層を形成する。
上記概念に基づけば、基板の１つはガラス基板（１１）である。
上記概念に基づけば、段階（１）においてａ−Ｓｉ層を積層するのに、ＬＰＣＶＤ、ＰＥＣＶＤ、又はＥＣＲ−ＣＶＤ装置を用いることができると共に、好適なエッチング手法はＲＩＥエッチング手法であり、好適な再結晶方法は固相再結晶法又はレーザアニール法である。
上記概念に基づけば、段階（２）は、ＰＥＣＶＤ又はＬＰＣＶＤ装置を使用してゲート酸化物層とポリＳｉゲート領域（０５）の積層を行うことができると共に、比較的好適なエッチング手法はＲＩＥエッチング手法である。
上記概念に基づけば、段階（４）におけるＳｉＯ２保護層の積層用として、ＰＥＣＶＤを好適に用いることができる。
上記製造方法を用いて、段階（１）においてソース／ドレイン領域（０７）を形成するとき、本発明の積層ソース／ドレイン構造を可能にして厚みが増加したソース／ドレイン及び薄いチャネルを有するために、ａ−ＳｉＴＦＴのある厚さを維持する必要があり、その後再結晶化が起きる。
本発明の積層ソース／ドレインポリＳｉＴＦＴ構造は、少なくとも、基板と、ベース基板の上部に位置するソース／ドレイン層と、ポリＳｉチャネル、ゲート絶縁層、及びゲートから成るゲート導電体構造と、ソース／ドレインとゲート導電体構造をそれぞれ接合する金属導電線（１０）であって、パッシベーション酸化膜（０９）を有する絶縁層がそれらの間を被覆する金属導電線（１０）とを備え、積層ソース／ドレインポリＳｉＴＦＴ構造は、厚みが増加したソース／ドレイン領域（０７）及び薄いチャネルを有することを特徴とする。
本発明の積層ソース／ドレインポリＳｉＴＦＴ構造において、厚みが増加したソース／ドレインとは、従来のコプレーナ構造の厚さよりも比較的厚いソース／ドレインの厚さのことを言い、また薄いチャネルとは、５０ｎｍ以下のチャネル又は両側のソース／ドレインの厚さと比べてより薄い存在のチャネルのことを言う。
ソース／ドレインの厚さを増加させることにより、ソース／ドレイン自身のシート抵抗を下げることができ、それにより構成要素の直列抵抗が下がる。一方、薄いチャネルが反転すると、反転層の厚さが５０ｎｍよりも小さいので、チャネルは薄くなり、これにより構成要素ゲートはチャネルをより良好に制御することができる。ポリＳｉＴＦＴに関しては、構成要素の電気特性についてチャネル領域での欠陥の効果を減少させるために、チャネルの厚さを減らすべきである。
本発明は、上記のような交互に配置されたソース／ドレイン及び薄いチャネルのＴＦＴ構造及びその製造方法により、厚いソース／ドレイン構造を用いて、上記各工程の複雑さをなくして電流漏れ量を減らすことができ、特にＴＦＴ−ＬＣＤ製品の量産に応用可能となるという優れた効果を奏する。本発明によるＴＦＴはＴＦＴ−ＬＣＤパネルのスイッチ構成要素として機能し、その優れた電気特性はＴＦＴ−ＬＣＤパネルの表示品質を大いに高める。本発明の新規な積層され高さの増加したソース／ドレインと薄いチャネルの構造は、ａ−Ｓｉ及びポリＳｉＴＦＴ製品の製造において用いることができ、電子移動度を顕著に改良し、電流漏れを減らし、構成要素の信頼性を高めることが可能であり、それにより、コントラスト、解像度、及び表示速度が増加する。さらに、本発明の新規な積層され高さの増加したソース／ドレインと薄いチャネルの構造は、４つの従来の光学リソグラフィ段階のみが必要であり、レチクルとして既に形成されたゲートを用いてソース／ドレイン領域とチャネル領域の形成を連続して完了し、工程の複雑さが増加しない。従って、本発明の構造は、大型のＴＦＴ−ＬＣＤパネルの量産に使用するのに非常に適している。
本発明は、図面に関する以下の詳細な説明を参照することにより、より明確に理解できるであろう。上記ＴＦＴ構造を製造する本発明の方法を図１〜図３に示す。なお、図１は、本発明の積層ソース／ドレインＴＦＴ構造用の製造フローチャートであり、図１（ａ）は、ガラス基板上にａ−Ｓｉ層を積層し、それを再結晶化してポリＳｉを形成する図であり、図１（ａ'）は、ガラス基板上に２つの独立したａ−Ｓｉアイランドを形成し、ａ−Ｓｉ層をさらに積層してそれらを一緒にし、再結晶化してポリＳｉを形成する図であり、図１（ｂ）は前記ポリＳｉの形成段階を実施する図であり、図１（ｃ）はイオン注入段階を実施する図であり、図１（ｄ）は接合段階を実施する図である。また、図２は完成した構造の上面図であり、構成要素の重要なパラメータを示す。また、図３は、本発明のＴＦＴと従来のＴＦＴのＩＤ−ＶＧスイッチング曲線及び電界効果移動度の比較図である。
積層され厚みが増加したソース／ドレイン及び薄いチャネルを有する本発明のＴＦＴは、製造工程においてわずかに４段階、すなわち、結晶化段階、形成段階、注入段階、及び接合段階が必要なだけである。以下の実施例に基いて本発明をより詳細に説明する。
図１（ａ）に示すように、ＬＰＣＶＤ装置を用いて、装置パワーを３０〜６００Ｗに設定して、ガラス基板（１１）上にａ−Ｓｉ薄膜を１００〜５００ｎｍの厚さで積層する。動作条件は以下のとおりである。すなわち、処理温度は約１００〜６００℃、用いたシリコンソースはＳｉＨ４／Ｓｉ２Ｈ６ガスであり、その体積流量は約１０〜２００ｓｃｃｍ、またＯ２／Ｎ２ガスの体積流量は約１０〜２００ｓｃｃｍ、製造チャンバ内の圧力は５〜３００ｍＴｏｒｒに保持する。その後、一般的な光学露光を行い、ＲＩＥエッチング手法を用いることにより、所定の位置に所定の大きさの高い領域と低い領域とを有するａ−Ｓｉアイランドを形成し、エッチングされたａ−Ｓｉの薄いチャネル領域の厚さを５〜２００ｎｍに減らす。最後に、レーザアニールを用いて、ａ−Ｓｉ層を再結晶化してポリＳｉ層（０２）を形成する。
図１（ｂ）は形成段階の実施を示す。ここで、ＰＥＣＶＤとＬＰＣＶＤ装置をそれぞれ用いてゲート酸化物層とポリＳｉゲート領域（０５）を積層し、一般的な光学露光を行い、ＲＩＥエッチング手法を用い、ゲート領域（０５）を形成した後に、ゲートフォトレジスト（０３）を抵抗層として用いて、ソース／ドレイン領域（０７）及び薄いチャネル領域をエッチングして、構成要素間の分離領域を完成させる。
図１（ｃ）は注入段階の実施を示す。イオン注入を用いることにより自己整列した多量の不純物を添加したゲートとソース／ドレイン領域（０７）を完成し、高温加熱炉又はレーザを用いてイオン活性化を行う。
前記の形成及び注入段階に関しては、ＰＥＣＶＤ及びＬＰＣＶＤ技術を、ＥＣＲ−ＣＶＤやＩＣＰなどの高密度プラズマ装置技術に置き換えることができる。
図１（ｄ）は接合段階の実施を示す。ＰＥＣＶＤを用いてＳｉＯ２保護層を積層し、コンタクトホール（１４）を開け、アルミニウム導電線（１３）の接合を行い、それにより新規な積層ゲート酸化物層ＴＦＴの製造が完了する。図１（ｄ）において、ゲートフォトレジスト（０３）領域は、ソース／ドレイン領域（０７）とチャネル領域のオーバーエッチングに用いられ、この期間中に形成されたゲート領域（０５）の下側に同じ領域を有するチャネル領域ができる。このようにチャネルの分配領域は、所定のゲート領域により決まる。領域が限られている場合に、高度な空間利用性を有する性能の構成要素を製造する際には、この特性は非常に重要である。
図２は、完成した構造の上面図であり、また構成要素の重要なパラメータを示す。ここで、ゲート領域（０５）、ソース／ドレイン領域（０７）、及び薄いチャネル領域のパラメータは次のとおりである。
（１）Ｗ'（ゲート領域（０５）の幅）：０．１〜２００μｍ
（２）Ｗ（ソース／ドレイン領域（０７）の幅又は主チャネル領域）：０．１〜２００μｍ
（３）Ｌ（ゲート領域（０５）の長さ又はチャネル全長）：０．０６５〜２００μｍ
（４）ＬＭＣ（主チャネル領域の長さ）：０．０６５〜２００μｍ
（５）Ｌｏ．ｓ／Ｌｏ．ｄ（ゲートとソース／ドレイン領域（０７）のチャネルの長さ）：０．０６５〜１００μｍ
（１）Ｗ'（ゲート領域（０５）の幅）：０．１〜２００μｍ
（２）Ｗ（ソース／ドレイン領域（０７）の幅又は主チャネル領域）：０．１〜２００μｍ
（３）Ｌ（ゲート領域（０５）の長さ又はチャネル全長）：０．０６５〜２００μｍ
（４）ＬＭＣ（主チャネル領域の長さ）：０．０６５〜２００μｍ
（５）Ｌｏ．ｓ／Ｌｏ．ｄ（ゲートとソース／ドレイン領域（０７）のチャネルの長さ）：０．０６５〜１００μｍ
図１（ａ'）は本発明の実施例２の工程を示す。実施例１との主な相違は、図１（ａ'）の段階が終了すると、実施例１の段階図１（ｂ）〜図１（ｄ）を再度行うことである。ＬＰＣＶＤ装置を用いてガラス基板（１１）上にａ−Ｓｉ層を積層し、一般的な光学露光を行い、ＲＩＥエッチング手法を用いることにより所定の位置に所定の大きさの２つの独立したａ−Ｓｉアイランドを形成し、ＬＰＣＶＤ装置を用いてａ−Ｓｉ膜を積層することにより２つの独立したａ−Ｓｉアイランドを接合し、次にレーザアニールを用いてａ−Ｓｉ層を再結晶化してポリＳｉ層（０２）を形成する。
第１のａ−Ｓｉ層及び第２のａ−Ｓｉ薄膜層の厚さと動作条件は、以下のとおりである。
（１）ａ−Ｓｉ薄膜析出物の第１層の厚さ：１００〜５００ｎｍ
（２）ａ−Ｓｉ薄膜析出物の第２層の厚さ：５〜２００ｎｍ
（３）ＬＰＣＶＤの製造パワー：３０〜６００Ｗ
（４）ＬＰＣＶＤのＳｉＨ４／Ｓｉ２Ｈ６ガス流量体積：１０〜２００ｓｃｃｍ
（５）ＬＰＣＶＤのＯ２／Ｎ２ガス流量体積：１０〜２００ｓｃｃｍ
（６）ＬＰＣＶＤの製造チャンバの圧力：５〜３００ｍＴｏｒｒ
（７）ＬＰＣＶＤの製造温度：１００〜６００℃
（１）ａ−Ｓｉ薄膜析出物の第１層の厚さ：１００〜５００ｎｍ
（２）ａ−Ｓｉ薄膜析出物の第２層の厚さ：５〜２００ｎｍ
（３）ＬＰＣＶＤの製造パワー：３０〜６００Ｗ
（４）ＬＰＣＶＤのＳｉＨ４／Ｓｉ２Ｈ６ガス流量体積：１０〜２００ｓｃｃｍ
（５）ＬＰＣＶＤのＯ２／Ｎ２ガス流量体積：１０〜２００ｓｃｃｍ
（６）ＬＰＣＶＤの製造チャンバの圧力：５〜３００ｍＴｏｒｒ
（７）ＬＰＣＶＤの製造温度：１００〜６００℃
図３は、本発明のＴＦＴと従来のＴＦＴのＩＤ−ＶＧスイッチング曲線及び電界効果移動度の比較図である。本発明のＴＦＴは、従来のＴＦＴと比べて、電流スイッチング速度と電子移動度が高いことが図３からわかる。
０１ 熱酸化膜層
０２、０２'、０２''、１２、１２'、１２'' ポリＳｉ（層）
０３ フォトレジスト
０４ ゲート酸化物
０５ ゲート領域
０６ ソース領域
０７ ドレイン領域
０８ 注入ポリＳｉ
０９ パッシベーション酸化膜
１０ 金属導電線
１１ ガラス基板
１３ アルミニウム導電線
１４ コンタクトホール
０２、０２'、０２''、１２、１２'、１２'' ポリＳｉ（層）
０３ フォトレジスト
０４ ゲート酸化物
０５ ゲート領域
０６ ソース領域
０７ ドレイン領域
０８ 注入ポリＳｉ
０９ パッシベーション酸化膜
１０ 金属導電線
１１ ガラス基板
１３ アルミニウム導電線
１４ コンタクトホール
Claims (11)
- 積層ソース／ドレイン及び薄いチャネルから構成されるポリＳｉＴＦＴ構造の製造方法であって、
（１）最初にａ−Ｓｉ層を基板の上部に積層させ、次に一般的な露光リソグラフィを行い、エッチング手法を用いて高い領域と低い領域とを有するａ−Ｓｉアイランドを形成し、さらにａ−Ｓｉ層を再結晶化してポリＳｉ層（０２）を形成するためにアニーリングを行う、ａ−Ｓｉ層を再結晶化してポリＳｉ層を形成する段階と、
（２）ゲート酸化物層（０４）及びポリＳｉ薄膜をそれぞれ積層し、次に一般的なリソグラフィを行い、エッチング手法を用いてゲート領域（０５）、ソース／ドレイン領域（０７）、及びチャネル領域を形成する、ゲート領域、ソース／ドレイン領域、及びチャネル領域を形成する段階と、
（３）イオン注入手法を用いて多量の不純物を添加したゲート領域（０５）とソース／ドレイン領域（０７）を形成し、イオン活性化を行う、注入段階と、
（４）ＳｉＯ２保護層を積層してコンタクトホール（１４）を開け、導電線（１０）の接合を行う、接合段階と、
からなるポリＳｉＴＦＴ構造の製造方法。 - 積層ソース／ドレイン及び薄いチャネルから構成されるポリＳｉＴＦＴ構造の製造方法であって、
（１）最初にａ−Ｓｉ層を基板の上部に積層させ、次に一般的な露光リソグラフィを行い、エッチング手法を用いて２つの独立したａ−Ｓｉアイランドを形成し、別のａ−Ｓｉ層を積層させ、さらに一般的なリソグラフィを行い、エッチング手法を用いて２つのａ−Ｓｉアイランドを接合し、最後にａ−Ｓｉ層を再結晶化するためにアニーリングを行ってポリＳｉ層（０２）を形成する、ａ−Ｓｉ層を再結晶化してポリＳｉ層を形成する段階と、
（２）ゲート酸化物層（０４）及びポリＳｉ（０２）薄膜をそれぞれ積層し、次に一般的なリソグラフィを行い、エッチングを用いて、ゲート領域（０５）、ソース／ドレイン領域（０７）、及びチャネル領域を形成する、ゲート領域、ソース／ドレイン領域、及びチャネル領域を形成する段階と、
（３）イオン注入手法を用いて不純物を注入したゲート領域（０５）とソース／ドレイン領域（０７）を形成し、イオン活性化を行う、注入段階と、
（４）ＳｉＯ２保護層を積層してコンタクトホール（１４）を開け、導電線（１０）の接合を行う、接合段階と、
からなるポリＳｉＴＦＴ構造の製造方法。 - 前記基板はガラス基板（１１）である請求項１又は２に記載の製造方法。
- 前記段階（１）においてａ−Ｓｉ層を積層する際に、ＬＰＣＶＤ、ＰＥＣＶＤ、ＥＣＲ−ＣＶＤ、又はＩＣＰ装置を用いる請求項１又は２に記載の製造方法。
- 前記段階（１）と（２）で使用するエッチング手法は、ＲＩＥエッチング手法である請求項１又は２に記載の製造方法。
- 前記エッチング後のａ−Ｓｉの薄いチャネル領域の残存厚さは、約５〜２００ｎｍである請求項５に記載の製造方法。
- 前記段階（１）における再結晶方法は、固相再結晶法又はレーザアニール法である請求項１又は２に記載の製造方法。
- 前記ゲート酸化物層とポリＳｉゲート領域（０５）の積層を行うために、ＰＥＣＶＤ又はＬＰＣＶＤ装置を用いた請求項１又は２に記載の製造方法。
- 前記段階（４）におけるＳｉＯ２保護層の積層用としてＰＥＣＶＤ装置を使用した請求項１又は２に記載の製造方法。
- 少なくとも、基板と、基板の上部に位置するソース／ドレイン層と、ポリＳｉチャネル、ゲート絶縁層、及びゲートから成るゲート導電体構造と、ソース／ドレインとゲート導電体構造をそれぞれ接合する金属接合線であって、パッシベーション酸化膜（０９）絶縁層がそれらの間を被覆する金属接合線と、を備える積層ソース／ドレインポリＳｉ（０２）ＴＦＴ構造において、厚みが増加したソース／ドレイン及び薄いチャネルを有することを特徴とする積層ソース／ドレインポリＳｉ（０２）ＴＦＴ構造。
- 前記厚みが増加したソース／ドレインとは、従来のコプレーナ構造の厚さよりも比較的厚いソース／ドレインの厚さのことを言い、また薄いチャネルとは、５０ｎｍ以下のチャネルまたは両側のソース／ドレインよりも薄いチャネルのことを言う請求項１０に記載のポリＳｉＴＦＴ構造。
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