JP2007178725A - 半導体集積回路 - Google Patents
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Abstract
【課題】信号のハイレベル及びローレベルを拡張するレベル変換回路と、外部から供給さ
れる電源電圧を順次昇圧してレベル変換回路に供給する電源回路とを内蔵した半導体集積
回路において、電源投入時にレベル変換回路に貫通電流を流さないようにする。
【解決手段】半導体集積回路は、画像データを処理すると共にタイミング信号を生成する
ロジック回路と、外部から供給される電源電圧に基づいて第1の電源電圧、第2の電源電
圧、第3の電源電圧を順次生成し、第1の電源電圧と第3の電源電圧との間に接続された
ダイオードを含む電源回路と、第3の電源電圧を用いてタイミング信号のハイレベルを拡
張すると共に第2の電源電圧を用いてタイミング信号のローレベルを拡張するレベル変換
回路を含むコモンドライバ回路と、画像データに基づいてセグメント信号を生成するセグ
メントドライバ回路とを具備する。
【選択図】図2
れる電源電圧を順次昇圧してレベル変換回路に供給する電源回路とを内蔵した半導体集積
回路において、電源投入時にレベル変換回路に貫通電流を流さないようにする。
【解決手段】半導体集積回路は、画像データを処理すると共にタイミング信号を生成する
ロジック回路と、外部から供給される電源電圧に基づいて第1の電源電圧、第2の電源電
圧、第3の電源電圧を順次生成し、第1の電源電圧と第3の電源電圧との間に接続された
ダイオードを含む電源回路と、第3の電源電圧を用いてタイミング信号のハイレベルを拡
張すると共に第2の電源電圧を用いてタイミング信号のローレベルを拡張するレベル変換
回路を含むコモンドライバ回路と、画像データに基づいてセグメント信号を生成するセグ
メントドライバ回路とを具備する。
【選択図】図2
Description
本発明は、外部から供給される電源電圧を昇圧等することにより液晶駆動用の電源電圧
を生成する電源回路を内蔵し、該電源回路によって生成される液晶駆動用の電源電圧を用
いて液晶パネルを駆動する半導体集積回路(液晶ドライバIC)に関する。
を生成する電源回路を内蔵し、該電源回路によって生成される液晶駆動用の電源電圧を用
いて液晶パネルを駆動する半導体集積回路(液晶ドライバIC)に関する。
液晶ドライバにおいては、液晶パネルを駆動するために比較的高い電圧が必要となるの
で、システム等から供給される電源電圧を昇圧等することにより液晶駆動用の電源電圧を
生成する電源回路を内蔵し、該電源回路によって生成される液晶駆動用の電源電圧を用い
て、液晶パネルの電極に印加すべきコモン信号やセグメント信号を生成することが行われ
ている。
で、システム等から供給される電源電圧を昇圧等することにより液晶駆動用の電源電圧を
生成する電源回路を内蔵し、該電源回路によって生成される液晶駆動用の電源電圧を用い
て、液晶パネルの電極に印加すべきコモン信号やセグメント信号を生成することが行われ
ている。
図3は、従来の液晶ドライバにおける電源回路及びコモンドライバ回路の構成例を示す
ブロック図である。
電源回路100は、外部から供給される電源電圧VDD(例えば、3V)を昇圧して電
源電圧V1を発生すると共に、電源電圧VDDを安定化してコモン信号の中間電圧VCを
発生する昇圧・レギュレータ回路101と、昇圧・レギュレータ回路101から出力され
る電源電圧V1を逆極性で昇圧してコモン信号生成用の電源電圧MV2(例えば、−10
V)を発生するMV2発生用昇圧回路102と、MV2発生用昇圧回路102から出力さ
れる電源電圧MV2を逆極性で昇圧してコモン信号生成用の電源電圧V2を発生するV2
発生用昇圧回路103とを含んでいる。
ブロック図である。
電源回路100は、外部から供給される電源電圧VDD(例えば、3V)を昇圧して電
源電圧V1を発生すると共に、電源電圧VDDを安定化してコモン信号の中間電圧VCを
発生する昇圧・レギュレータ回路101と、昇圧・レギュレータ回路101から出力され
る電源電圧V1を逆極性で昇圧してコモン信号生成用の電源電圧MV2(例えば、−10
V)を発生するMV2発生用昇圧回路102と、MV2発生用昇圧回路102から出力さ
れる電源電圧MV2を逆極性で昇圧してコモン信号生成用の電源電圧V2を発生するV2
発生用昇圧回路103とを含んでいる。
コモンドライバ回路200は、電源回路100から電源電圧MV2及びV2が供給され
ることにより動作し、これらの電源電圧を用いて、液晶パネルにおける画像表示を制御す
るためのコモン信号を生成して液晶パネルに出力する。コモンドライバ回路200には、
入力されるタイミング信号(差動入力信号)VIN及びVINバーのレベルを変換するた
めのレベル変換回路201が設けられている。レベル変換回路201は、基準電位(本願
においては、接地電位GNDとする)と電源電圧VDDとの間の振幅を有する入力信号V
IN及びVINバーのレベルを変換して、電源電圧MV2と電源電圧V2との間の振幅を
有する出力信号VOUTを生成する。
ることにより動作し、これらの電源電圧を用いて、液晶パネルにおける画像表示を制御す
るためのコモン信号を生成して液晶パネルに出力する。コモンドライバ回路200には、
入力されるタイミング信号(差動入力信号)VIN及びVINバーのレベルを変換するた
めのレベル変換回路201が設けられている。レベル変換回路201は、基準電位(本願
においては、接地電位GNDとする)と電源電圧VDDとの間の振幅を有する入力信号V
IN及びVINバーのレベルを変換して、電源電圧MV2と電源電圧V2との間の振幅を
有する出力信号VOUTを生成する。
図3に示すように、電源電圧V2は、MV2発生用昇圧回路102が生成する電源電圧
MV2に基づいて、V2発生用昇圧回路103によって生成される。従って、電源投入時
において、電源電圧MV2が出力されたにもかかわらず電源電圧V2が十分に立ち上がっ
ていない状態が起こり得る。そのような状態においては、レベル変換回路201における
信号レベルが不定となって貫通電流が流れてしまうという問題があった。
MV2に基づいて、V2発生用昇圧回路103によって生成される。従って、電源投入時
において、電源電圧MV2が出力されたにもかかわらず電源電圧V2が十分に立ち上がっ
ていない状態が起こり得る。そのような状態においては、レベル変換回路201における
信号レベルが不定となって貫通電流が流れてしまうという問題があった。
図4は、コモンドライバ回路に設けられているレベル変換回路の構成を示す回路図であ
る。レベル変換回路201は、基準電位と電源電圧VDDとの間の振幅を有する入力信号
VIN及びVINバーのレベルを変換して、基準電位と電源電圧V2との間の振幅を有す
る差動信号VMID及びVMIDバーを生成する第1のレベルシフタ201aと、差動信
号VMID及びVMIDバーのレベルを変換して、電源電圧MV2と電源電圧V2との間
の振幅を有する出力信号VOUTを生成する第2のレベルシフタ201bとを含んでいる
。
る。レベル変換回路201は、基準電位と電源電圧VDDとの間の振幅を有する入力信号
VIN及びVINバーのレベルを変換して、基準電位と電源電圧V2との間の振幅を有す
る差動信号VMID及びVMIDバーを生成する第1のレベルシフタ201aと、差動信
号VMID及びVMIDバーのレベルを変換して、電源電圧MV2と電源電圧V2との間
の振幅を有する出力信号VOUTを生成する第2のレベルシフタ201bとを含んでいる
。
第1のレベルシフタ201aは、入力信号VIN及びVINバーをゲートに入力する1
対のNチャネルMOSトランジスタQN51及びQN52と、トランジスタQN51及び
QN52にそれぞれ直列に接続された1対のPチャネルMOSトランジスタQP51及び
QP52とによって構成され、差動信号VMID及びVMIDバーを出力する。
対のNチャネルMOSトランジスタQN51及びQN52と、トランジスタQN51及び
QN52にそれぞれ直列に接続された1対のPチャネルMOSトランジスタQP51及び
QP52とによって構成され、差動信号VMID及びVMIDバーを出力する。
第2のレベルシフタ201bは、差動信号VMID及びVMIDバーをゲートに入力す
る1対のPチャネルMOSトランジスタQP53及びQP54及び1対のNチャネルMO
SトランジスタQN53及びQN54と、トランジスタQN53及びQN54にそれぞれ
直列に接続された1対のNチャネルMOSトランジスタQN55及びQN56とによって
構成され、出力信号VOUTを出力する。
る1対のPチャネルMOSトランジスタQP53及びQP54及び1対のNチャネルMO
SトランジスタQN53及びQN54と、トランジスタQN53及びQN54にそれぞれ
直列に接続された1対のNチャネルMOSトランジスタQN55及びQN56とによって
構成され、出力信号VOUTを出力する。
第1のレベルシフタ201aにおいて、トランジスタQN51のゲートに入力される入
力信号VINがハイレベル(VDD)で、トランジスタQN52のゲートに入力される入
力信号VINバーがローレベル(0V)である場合には、トランジスタQN51がオンし
、トランジスタQN52がオフする。ここで、電源電圧V2が立ち上がっていれば、信号
VMIDはハイレベル(V2)に、信号VMIDバーはローレベル(0V)になるので、
第2のレベルシフタ201bは、ハイレベルの出力信号VOUTを出力する。しかしなが
ら、電源電圧V2が十分に立ち上がっていないと、信号VMIDのレベルが不定状態とな
り、トランジスタQP53、QN53、QN55の全てがオン状態となって貫通電流が流
れてしまうおそれがある。
力信号VINがハイレベル(VDD)で、トランジスタQN52のゲートに入力される入
力信号VINバーがローレベル(0V)である場合には、トランジスタQN51がオンし
、トランジスタQN52がオフする。ここで、電源電圧V2が立ち上がっていれば、信号
VMIDはハイレベル(V2)に、信号VMIDバーはローレベル(0V)になるので、
第2のレベルシフタ201bは、ハイレベルの出力信号VOUTを出力する。しかしなが
ら、電源電圧V2が十分に立ち上がっていないと、信号VMIDのレベルが不定状態とな
り、トランジスタQP53、QN53、QN55の全てがオン状態となって貫通電流が流
れてしまうおそれがある。
一方、トランジスタQN51のゲートに入力される入力信号VINがローレベル(0V
)で、トランジスタQN52のゲートに入力される入力信号VINバーがハイレベル(V
DD)である場合には、トランジスタQN51がオフし、トランジスタQN52がオンす
る。ここで、電源電圧V2が立ち上がっていれば、信号VMIDはローレベル(0V)に
、信号VMIDバーはハイレベル(V2)になるので、第2のレベルシフタ201bは、
ローレベルの出力信号VOUTを出力する。しかしながら、電源電圧V2が十分に立ち上
がっていないと、信号VMIDバーのレベルが不定状態となり、トランジスタQP54、
QN54、QN56の全てがオン状態となって貫通電流が流れてしまうおそれがある。
)で、トランジスタQN52のゲートに入力される入力信号VINバーがハイレベル(V
DD)である場合には、トランジスタQN51がオフし、トランジスタQN52がオンす
る。ここで、電源電圧V2が立ち上がっていれば、信号VMIDはローレベル(0V)に
、信号VMIDバーはハイレベル(V2)になるので、第2のレベルシフタ201bは、
ローレベルの出力信号VOUTを出力する。しかしながら、電源電圧V2が十分に立ち上
がっていないと、信号VMIDバーのレベルが不定状態となり、トランジスタQP54、
QN54、QN56の全てがオン状態となって貫通電流が流れてしまうおそれがある。
関連する技術として、特許文献1には、レベルシフト機能を備えたシフトレジスタを有
する液晶ドライバが開示されている。この液晶ドライバは、シフトレジスタにレベル変換
機能を持たせることにより、シフトレジスタの後段にレベルシフタを設ける必要が無く、
それによって液晶ドライバのチップサイズの縮小化を図ることができる。
する液晶ドライバが開示されている。この液晶ドライバは、シフトレジスタにレベル変換
機能を持たせることにより、シフトレジスタの後段にレベルシフタを設ける必要が無く、
それによって液晶ドライバのチップサイズの縮小化を図ることができる。
特許文献2には、電源投入時に液晶表示パネルに供給される駆動信号の不具合を改善し
、素子破壊、誤表示ならびに表示パネルの劣化を防止したLCDドライバが開示されてい
る。このLCDドライバは、nビット目の単位シフトレジスタの出力と、(n+1)ビッ
ト目の単位シフトレジスタの出力を反転した反転出力との論理をとり、その理論値に基づ
いて液晶駆動信号を生成するようにしたので、電源投入時に液晶駆信号がすべてローレベ
ルとなり、液晶駆動信号を生成出力する回路の素子が破壊されることを防止できる。
、素子破壊、誤表示ならびに表示パネルの劣化を防止したLCDドライバが開示されてい
る。このLCDドライバは、nビット目の単位シフトレジスタの出力と、(n+1)ビッ
ト目の単位シフトレジスタの出力を反転した反転出力との論理をとり、その理論値に基づ
いて液晶駆動信号を生成するようにしたので、電源投入時に液晶駆信号がすべてローレベ
ルとなり、液晶駆動信号を生成出力する回路の素子が破壊されることを防止できる。
しかしながら、特許文献1及び特許文献2には、信号のハイレベル及びローレベルの両
方を拡張するレベル変換回路と、外部から供給される電源電圧を順次昇圧してレベル変換
回路に複数種類の電源電圧を供給する電源回路とを内蔵した半導体集積回路において、電
源投入時にレベル変換回路に貫通電流を流さないようにすることに関しては、特に開示さ
れていない。
特開2001−127251号公報(第5頁、図1)
特開2002−91384号公報(第3−4頁、図1)
方を拡張するレベル変換回路と、外部から供給される電源電圧を順次昇圧してレベル変換
回路に複数種類の電源電圧を供給する電源回路とを内蔵した半導体集積回路において、電
源投入時にレベル変換回路に貫通電流を流さないようにすることに関しては、特に開示さ
れていない。
そこで、上記の点に鑑み、本発明は、信号のハイレベル及びローレベルの両方を拡張す
るレベル変換回路と、外部から供給される電源電圧を順次昇圧してレベル変換回路に複数
種類の電源電圧を供給する電源回路とを内蔵した半導体集積回路において、電源投入時に
レベル変換回路に貫通電流を流さないようにすることを目的とする。
るレベル変換回路と、外部から供給される電源電圧を順次昇圧してレベル変換回路に複数
種類の電源電圧を供給する電源回路とを内蔵した半導体集積回路において、電源投入時に
レベル変換回路に貫通電流を流さないようにすることを目的とする。
上記課題を解決するため、本発明の1つの観点に係る半導体集積回路は、液晶パネルを
駆動するための半導体集積回路であって、外部から供給される画像データを処理すると共
に、液晶パネルにおける画像表示を制御するためのタイミング信号を生成するロジック回
路と、外部から供給される電源電圧に基づいて第1の電源電圧を生成し、第1の電源電圧
に基づいて第2の電源電圧を生成し、第2の電源電圧に基づいて第3の電源電圧を生成す
る電源回路であって、第1の電源電圧と第3の電源電圧との間に接続されたダイオードを
含む電源回路と、ロジック回路から供給されるタイミング信号のレベルをシフトすること
によりコモン信号を生成して外部に出力するコモンドライバ回路であって、第3の電源電
圧を用いてタイミング信号のハイレベルを拡張すると共に第2の電源電圧を用いてタイミ
ング信号のローレベルを拡張するレベル変換回路を含むコモンドライバ回路と、ロジック
回路によって処理された画像データに基づいて、表示パネルに画像を表示するためのセグ
メント信号を生成して外部に出力するセグメントドライバ回路とを具備する。
駆動するための半導体集積回路であって、外部から供給される画像データを処理すると共
に、液晶パネルにおける画像表示を制御するためのタイミング信号を生成するロジック回
路と、外部から供給される電源電圧に基づいて第1の電源電圧を生成し、第1の電源電圧
に基づいて第2の電源電圧を生成し、第2の電源電圧に基づいて第3の電源電圧を生成す
る電源回路であって、第1の電源電圧と第3の電源電圧との間に接続されたダイオードを
含む電源回路と、ロジック回路から供給されるタイミング信号のレベルをシフトすること
によりコモン信号を生成して外部に出力するコモンドライバ回路であって、第3の電源電
圧を用いてタイミング信号のハイレベルを拡張すると共に第2の電源電圧を用いてタイミ
ング信号のローレベルを拡張するレベル変換回路を含むコモンドライバ回路と、ロジック
回路によって処理された画像データに基づいて、表示パネルに画像を表示するためのセグ
メント信号を生成して外部に出力するセグメントドライバ回路とを具備する。
ここで、電源回路が、外部から供給される正の電源電圧に基づいて、該電源電圧よりも
大きい正の第1の電源電圧を生成する第1の昇圧回路と、該第1の電源電圧に基づいて、
該第1の電源電圧よりも絶対値が大きい負の第2の電源電圧を生成する第2の昇圧回路と
、該第2の電源電圧に基づいて、該第2の電源電圧よりも絶対値が大きい正の第3の電源
電圧を生成する第3の昇圧回路と、第1の昇圧回路の第1の電源電圧を出力する端子に接
続されたアノード、及び、第3の昇圧回路の第3の電源電圧を出力する端子に接続された
カソードを有するダイオードとを含むようにしても良い。
大きい正の第1の電源電圧を生成する第1の昇圧回路と、該第1の電源電圧に基づいて、
該第1の電源電圧よりも絶対値が大きい負の第2の電源電圧を生成する第2の昇圧回路と
、該第2の電源電圧に基づいて、該第2の電源電圧よりも絶対値が大きい正の第3の電源
電圧を生成する第3の昇圧回路と、第1の昇圧回路の第1の電源電圧を出力する端子に接
続されたアノード、及び、第3の昇圧回路の第3の電源電圧を出力する端子に接続された
カソードを有するダイオードとを含むようにしても良い。
また、半導体集積回路が、外部から画像データを受信してロジック回路に供給するイン
タフェース回路と、ロジック回路から出力される画像データを一時的に格納してセグメン
トドライバ回路に供給する表示メモリとをさらに具備するようにしても良い。
タフェース回路と、ロジック回路から出力される画像データを一時的に格納してセグメン
トドライバ回路に供給する表示メモリとをさらに具備するようにしても良い。
本発明によれば、第1の電源電圧と第3の電源電圧との間にダイオードを接続して、第
3の電源電圧が立ち上がるまでの間は第1の電源電圧をレベル変換回路に供給することに
より、電源投入時にレベル変換回路に貫通電流を流さないようにすることができる。
3の電源電圧が立ち上がるまでの間は第1の電源電圧をレベル変換回路に供給することに
より、電源投入時にレベル変換回路に貫通電流を流さないようにすることができる。
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明す
る。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図1は、本発明の一実施形態に係る半導体集積回路(液晶ドライバ)及びその周辺回路
の構成を示すブロック図である。図1に示すように、液晶ドライバ20は、MPU(マイ
クロプロセッサ)10と、液晶パネル30とに接続されている。液晶ドライバ20は液晶
パネル30に実装されており、これらは液晶モジュールを構成する。MPU10は、画像
情報を表す画像データの演算及び制御を行い、演算によって得られた表示用の画像データ
と、画像データの記憶領域を制御するアドレスと、書き込み制御信号や読み出し制御信号
を含む各種の制御信号とを出力する。
る。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図1は、本発明の一実施形態に係る半導体集積回路(液晶ドライバ)及びその周辺回路
の構成を示すブロック図である。図1に示すように、液晶ドライバ20は、MPU(マイ
クロプロセッサ)10と、液晶パネル30とに接続されている。液晶ドライバ20は液晶
パネル30に実装されており、これらは液晶モジュールを構成する。MPU10は、画像
情報を表す画像データの演算及び制御を行い、演算によって得られた表示用の画像データ
と、画像データの記憶領域を制御するアドレスと、書き込み制御信号や読み出し制御信号
を含む各種の制御信号とを出力する。
液晶ドライバ20は、表示用の画像データ等をMPU10から受信するMPUインタフ
ェース21と、受信された画像データを処理すると共に、液晶パネルにおける画像表示を
制御するためのタイミング信号を生成するロジック回路22と、画像データを一時的に格
納するための表示メモリ23と、表示メモリ23に格納されている画像データに基づいて
、液晶パネル30を駆動するためのセグメント信号を生成するセグメントドライバ回路2
4と、ロジック回路22から供給されるタイミング信号のレベルをシフトすることにより
コモン信号を生成するコモンドライバ回路25と、外部から供給される電源電圧に基づい
て複数種類の電源電圧を発生し、これらの電源電圧をセグメントドライバ回路24及びコ
モンドライバ回路25に供給する電源回路26とを含んでいる。
ェース21と、受信された画像データを処理すると共に、液晶パネルにおける画像表示を
制御するためのタイミング信号を生成するロジック回路22と、画像データを一時的に格
納するための表示メモリ23と、表示メモリ23に格納されている画像データに基づいて
、液晶パネル30を駆動するためのセグメント信号を生成するセグメントドライバ回路2
4と、ロジック回路22から供給されるタイミング信号のレベルをシフトすることにより
コモン信号を生成するコモンドライバ回路25と、外部から供給される電源電圧に基づい
て複数種類の電源電圧を発生し、これらの電源電圧をセグメントドライバ回路24及びコ
モンドライバ回路25に供給する電源回路26とを含んでいる。
図2は、図1に示す電源回路及びコモンドライバ回路の構成を示すブロック図である。
図2に示すように、電源回路26は、外部から供給される電源電圧VDD(例えば、3V
)を昇圧してセグメント信号生成用の電源電圧V1(例えば、5V)を発生すると共に、
電源電圧VDDを安定化してコモン信号の中間電圧VC(例えば、2.5V)を発生する
昇圧・レギュレータ回路61と、昇圧・レギュレータ回路61から出力される電源電圧V
1を逆極性で昇圧してコモン信号生成用の電源電圧MV2(例えば、−10V)を発生す
るMV2発生用昇圧回路62と、MV2発生用昇圧回路62から出力される電源電圧MV
2を逆極性で昇圧してコモン信号生成用の電源電圧V2を発生するV2発生用昇圧回路6
3とを含んでいる。
図2に示すように、電源回路26は、外部から供給される電源電圧VDD(例えば、3V
)を昇圧してセグメント信号生成用の電源電圧V1(例えば、5V)を発生すると共に、
電源電圧VDDを安定化してコモン信号の中間電圧VC(例えば、2.5V)を発生する
昇圧・レギュレータ回路61と、昇圧・レギュレータ回路61から出力される電源電圧V
1を逆極性で昇圧してコモン信号生成用の電源電圧MV2(例えば、−10V)を発生す
るMV2発生用昇圧回路62と、MV2発生用昇圧回路62から出力される電源電圧MV
2を逆極性で昇圧してコモン信号生成用の電源電圧V2を発生するV2発生用昇圧回路6
3とを含んでいる。
本実施形態においては、昇圧・レギュレータ回路61の電源電圧V1を出力する端子に
接続されたアノードと、V2発生用昇圧回路63の電源電圧V2を出力する端子に接続さ
れたカソードとを有するダイオード64が、電源回路26に設けられている。ここで、昇
圧・レギュレータ回路61とV2発生用昇圧回路63とが正の電源電圧を発生し、MV2
発生用昇圧回路62が負の電源電圧を発生するように設定されている。なお、電源電圧の
極性は、本実施形態に於けるのと逆にしても良く、その場合には、ダイオード64の接続
も逆極性とする。
接続されたアノードと、V2発生用昇圧回路63の電源電圧V2を出力する端子に接続さ
れたカソードとを有するダイオード64が、電源回路26に設けられている。ここで、昇
圧・レギュレータ回路61とV2発生用昇圧回路63とが正の電源電圧を発生し、MV2
発生用昇圧回路62が負の電源電圧を発生するように設定されている。なお、電源電圧の
極性は、本実施形態に於けるのと逆にしても良く、その場合には、ダイオード64の接続
も逆極性とする。
いずれにしても、電源回路26は、昇圧動作を順次行うことにより複数種類の電源電圧
を発生するので、電源電圧V1の絶対値は電源電圧VDDの絶対値よりも大きく、電源電
圧MV2の絶対値は電源電圧V1の絶対値よりも大きく、電源電圧V2の絶対値は電源電
圧MV2の絶対値よりも大きくなる。
を発生するので、電源電圧V1の絶対値は電源電圧VDDの絶対値よりも大きく、電源電
圧MV2の絶対値は電源電圧V1の絶対値よりも大きく、電源電圧V2の絶対値は電源電
圧MV2の絶対値よりも大きくなる。
昇圧・レギュレータ回路61によって電源電圧VDDを昇圧して得られた電源電圧V1
は、MV2発生用昇圧回路62に供給されると共に、ダイオード64のアノードにも供給
される。MV2発生用昇圧回路62は、昇圧・レギュレータ回路61から供給される電源
電圧V1を昇圧して電源電圧MV2を発生すると、電源電圧MV2をV2発生用昇圧回路
63及びコモンドライバ回路25に供給する。V2発生用昇圧回路63は、MV2発生用
昇圧回路62から供給される電圧MV2を昇圧して電源電圧V2を発生すると、電源電圧
V2をコモンドライバ回路25に供給する。
は、MV2発生用昇圧回路62に供給されると共に、ダイオード64のアノードにも供給
される。MV2発生用昇圧回路62は、昇圧・レギュレータ回路61から供給される電源
電圧V1を昇圧して電源電圧MV2を発生すると、電源電圧MV2をV2発生用昇圧回路
63及びコモンドライバ回路25に供給する。V2発生用昇圧回路63は、MV2発生用
昇圧回路62から供給される電圧MV2を昇圧して電源電圧V2を発生すると、電源電圧
V2をコモンドライバ回路25に供給する。
コモンドライバ回路25は、電源回路26から供給される電源電圧MV2及びV2を用
いて、ロジック回路22から供給されるタイミング信号のレベルをシフトすることにより
コモン信号を生成し、液晶パネル30(図1)にコモン信号を出力する。コモンドライバ
回路25には、入力されるタイミング信号(差動入力信号)VIN及びVINバーのレベ
ルを変換するためのレベル変換回路201(図4参照)が設けられている。レベル変換回
路201は、基準電位(本願においては、接地電位GNDとする)と電源電圧VDDとの
間の振幅を有する入力信号VIN及びVINバーのレベルを変換して、電源電圧MV2と
電源電圧V2との間の振幅を有する出力信号VOUTを生成する。
いて、ロジック回路22から供給されるタイミング信号のレベルをシフトすることにより
コモン信号を生成し、液晶パネル30(図1)にコモン信号を出力する。コモンドライバ
回路25には、入力されるタイミング信号(差動入力信号)VIN及びVINバーのレベ
ルを変換するためのレベル変換回路201(図4参照)が設けられている。レベル変換回
路201は、基準電位(本願においては、接地電位GNDとする)と電源電圧VDDとの
間の振幅を有する入力信号VIN及びVINバーのレベルを変換して、電源電圧MV2と
電源電圧V2との間の振幅を有する出力信号VOUTを生成する。
図2に示すように、電源電圧V2は、MV2発生用昇圧回路62が生成する電圧MV2
に基づいて、V2発生用昇圧回路63によって生成される。従って、電源投入時において
、電源電圧MV2が出力されたにもかかわらず電源電圧V2が十分に立ち上がっていない
状態が起こり得る。そのような状態においては、レベル変換回路201における信号レベ
ルが不定となって貫通電流が流れてしまうという問題があった。
に基づいて、V2発生用昇圧回路63によって生成される。従って、電源投入時において
、電源電圧MV2が出力されたにもかかわらず電源電圧V2が十分に立ち上がっていない
状態が起こり得る。そのような状態においては、レベル変換回路201における信号レベ
ルが不定となって貫通電流が流れてしまうという問題があった。
そこで、本実施形態においては、電源回路26にダイオード64を設けたことにより、
電源投入直後にV2発生用昇圧回路63の出力電圧が昇圧・レギュレータ回路61の出力
電圧に追従して上昇するので、電源電圧V2の立ち上がりが遅れることによりレベル変換
回路201において発生する貫通電流を防止することができる。また、V2発生用昇圧回
路63の出力電圧が昇圧・レギュレータ回路61の出力電圧よりも上昇した際には、ダイ
オード64に逆バイアスがかかるので、V2発生用昇圧回路63から昇圧・レギュレータ
回路61に電流が流れるのを防止することができる。
電源投入直後にV2発生用昇圧回路63の出力電圧が昇圧・レギュレータ回路61の出力
電圧に追従して上昇するので、電源電圧V2の立ち上がりが遅れることによりレベル変換
回路201において発生する貫通電流を防止することができる。また、V2発生用昇圧回
路63の出力電圧が昇圧・レギュレータ回路61の出力電圧よりも上昇した際には、ダイ
オード64に逆バイアスがかかるので、V2発生用昇圧回路63から昇圧・レギュレータ
回路61に電流が流れるのを防止することができる。
次に、図2及び図4を参照しながら本実施形態に係る半導体集積回路の電源投入時の動
作について説明する。
図2に示す電源回路26において、昇圧・レギュレータ回路61から出力される電源電
圧V1が立ち上がり、V2発生用昇圧回路63から出力される電源電圧V2が十分に立ち
上がっていないときには、ダイオード64のアノード側の電位がカソード側の電位よりも
十分高いので、ダイオード64がオン状態となり、V2発生用昇圧回路63の出力端子の
電圧は(V1−VF)となる。ここで、VFは、ダイオード64の順方向電圧である。
作について説明する。
図2に示す電源回路26において、昇圧・レギュレータ回路61から出力される電源電
圧V1が立ち上がり、V2発生用昇圧回路63から出力される電源電圧V2が十分に立ち
上がっていないときには、ダイオード64のアノード側の電位がカソード側の電位よりも
十分高いので、ダイオード64がオン状態となり、V2発生用昇圧回路63の出力端子の
電圧は(V1−VF)となる。ここで、VFは、ダイオード64の順方向電圧である。
この状態においては、図4に示すレベル変換回路201において、電源電圧V2の替わ
りに、ダイオード64によって電圧(V1−VF)が印加される。ここで、V1>VDD
であるから、入力信号VINのレベルがVDDであり、入力信号VINバーのレベルが0
Vである場合には、信号VMIDがハイレベル(V1−VF)となり、信号VMIDバー
がローレベル(0V)となるので、従来の液晶ドライバにおいては不安定な状態にあった
トランジスタQP53がオフ状態となって、貫通電流が流れなくなる。
りに、ダイオード64によって電圧(V1−VF)が印加される。ここで、V1>VDD
であるから、入力信号VINのレベルがVDDであり、入力信号VINバーのレベルが0
Vである場合には、信号VMIDがハイレベル(V1−VF)となり、信号VMIDバー
がローレベル(0V)となるので、従来の液晶ドライバにおいては不安定な状態にあった
トランジスタQP53がオフ状態となって、貫通電流が流れなくなる。
一方、入力信号VINのレベルが0Vであり、入力信号VINバーのレベルがVDDで
ある場合には、信号VMIDがローレベル(0V)となり、信号VMIDバーがハイレベ
ル(V1−VF)となるので、従来の液晶ドライバにおいては不安定な状態にあったトラ
ンジスタQP54がオフ状態となって、貫通電流が流れなくなる。
ある場合には、信号VMIDがローレベル(0V)となり、信号VMIDバーがハイレベ
ル(V1−VF)となるので、従来の液晶ドライバにおいては不安定な状態にあったトラ
ンジスタQP54がオフ状態となって、貫通電流が流れなくなる。
その後、V2発生用昇圧回路63から出力される電源電圧V2が立ち上がると、ダイオ
ード64のカソード側の電位がアノード側の電位よりも十分高くなるので、ダイオード6
4はオフ状態となる。
ード64のカソード側の電位がアノード側の電位よりも十分高くなるので、ダイオード6
4はオフ状態となる。
以上説明したように、液晶ドライバの電源投入時において、V2発生用昇圧回路63か
ら出力される電源電圧V2が十分に立ち上がるまでの間は、昇圧・レギュレータ回路61
から出力される電源電圧V1がダイオード64を介してコモンドライバ回路25に供給さ
れるので、コモンドライバ回路25の不安定な動作を回避できる。また、ダイオードを挿
入するだけで安定動作を実現できるので、液晶ドライバに内蔵される電源回路やレベルシ
フタを、小さいサイズの回路構成で設計することが可能となる。
ら出力される電源電圧V2が十分に立ち上がるまでの間は、昇圧・レギュレータ回路61
から出力される電源電圧V1がダイオード64を介してコモンドライバ回路25に供給さ
れるので、コモンドライバ回路25の不安定な動作を回避できる。また、ダイオードを挿
入するだけで安定動作を実現できるので、液晶ドライバに内蔵される電源回路やレベルシ
フタを、小さいサイズの回路構成で設計することが可能となる。
10 MPU、 20 液晶ドライバ、 21 MPUインタフェース、 22 ロジ
ック回路、 23 表示メモリ、 24 セグメントドライバ回路、 25 コモンドラ
イバ回路、 26 電源回路、 30 液晶パネル、61 昇圧・レギュレータ回路、
62 MV2発生用昇圧回路、 63 V2発生用昇圧回路、 64 ダイオード、 Q
P51〜54 PチャネルMOSトランジスタ、 QN51〜QN56 NチャネルMO
Sトランジスタ
ック回路、 23 表示メモリ、 24 セグメントドライバ回路、 25 コモンドラ
イバ回路、 26 電源回路、 30 液晶パネル、61 昇圧・レギュレータ回路、
62 MV2発生用昇圧回路、 63 V2発生用昇圧回路、 64 ダイオード、 Q
P51〜54 PチャネルMOSトランジスタ、 QN51〜QN56 NチャネルMO
Sトランジスタ
Claims (3)
- 液晶パネルを駆動するための半導体集積回路であって、
外部から供給される画像データを処理すると共に、前記液晶パネルにおける画像表示を
制御するためのタイミング信号を生成するロジック回路と、
外部から供給される電源電圧に基づいて第1の電源電圧を生成し、第1の電源電圧に基
づいて第2の電源電圧を生成し、第2の電源電圧に基づいて第3の電源電圧を生成する電
源回路であって、第1の電源電圧と第3の電源電圧との間に接続されたダイオードを含む
前記電源回路と、
前記ロジック回路から供給されるタイミング信号のレベルをシフトすることによりコモ
ン信号を生成して外部に出力するコモンドライバ回路であって、第3の電源電圧を用いて
タイミング信号のハイレベルを拡張すると共に第2の電源電圧を用いてタイミング信号の
ローレベルを拡張するレベル変換回路を含む前記コモンドライバ回路と、
前記ロジック回路によって処理された画像データに基づいて、前記表示パネルに画像を
表示するためのセグメント信号を生成して外部に出力するセグメントドライバ回路と、
を具備する半導体集積回路。 - 前記電源回路が、
外部から供給される正の電源電圧に基づいて、該電源電圧よりも大きい正の第1の電源
電圧を生成する第1の昇圧回路と、
該第1の電源電圧に基づいて、該第1の電源電圧よりも絶対値が大きい負の第2の電源
電圧を生成する第2の昇圧回路と、
該第2の電源電圧に基づいて、該第2の電源電圧よりも絶対値が大きい正の第3の電源
電圧を生成する第3の昇圧回路と、
前記第1の昇圧回路の第1の電源電圧を出力する端子に接続されたアノード、及び、前
記第3の昇圧回路の第3の電源電圧を出力する端子に接続されたカソードを有する前記ダ
イオードと、
を含む、請求項1記載の半導体集積回路。 - 外部から画像データを受信して前記ロジック回路に供給するインタフェース回路と、
前記ロジック回路から出力される画像データを一時的に格納して前記セグメントドライ
バ回路に供給する表示メモリと、
をさらに具備する請求項1又は2記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005377152A JP2007178725A (ja) | 2005-12-28 | 2005-12-28 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005377152A JP2007178725A (ja) | 2005-12-28 | 2005-12-28 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007178725A true JP2007178725A (ja) | 2007-07-12 |
Family
ID=38303976
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005377152A Withdrawn JP2007178725A (ja) | 2005-12-28 | 2005-12-28 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007178725A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011203536A (ja) * | 2010-03-26 | 2011-10-13 | Kyocera Mita Corp | 電源制御装置および画像形成装置 |
-
2005
- 2005-12-28 JP JP2005377152A patent/JP2007178725A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011203536A (ja) * | 2010-03-26 | 2011-10-13 | Kyocera Mita Corp | 電源制御装置および画像形成装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070405 |
|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20090303 |