JP2007178725A - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP2007178725A JP2007178725A JP2005377152A JP2005377152A JP2007178725A JP 2007178725 A JP2007178725 A JP 2007178725A JP 2005377152 A JP2005377152 A JP 2005377152A JP 2005377152 A JP2005377152 A JP 2005377152A JP 2007178725 A JP2007178725 A JP 2007178725A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- circuit
- signal
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal (AREA)
Abstract
【課題】信号のハイレベル及びローレベルを拡張するレベル変換回路と、外部から供給さ
れる電源電圧を順次昇圧してレベル変換回路に供給する電源回路とを内蔵した半導体集積
回路において、電源投入時にレベル変換回路に貫通電流を流さないようにする。
【解決手段】半導体集積回路は、画像データを処理すると共にタイミング信号を生成する
ロジック回路と、外部から供給される電源電圧に基づいて第１の電源電圧、第２の電源電
圧、第３の電源電圧を順次生成し、第１の電源電圧と第３の電源電圧との間に接続された
ダイオードを含む電源回路と、第３の電源電圧を用いてタイミング信号のハイレベルを拡
張すると共に第２の電源電圧を用いてタイミング信号のローレベルを拡張するレベル変換
回路を含むコモンドライバ回路と、画像データに基づいてセグメント信号を生成するセグ
メントドライバ回路とを具備する。
【選択図】図２
れる電源電圧を順次昇圧してレベル変換回路に供給する電源回路とを内蔵した半導体集積
回路において、電源投入時にレベル変換回路に貫通電流を流さないようにする。
【解決手段】半導体集積回路は、画像データを処理すると共にタイミング信号を生成する
ロジック回路と、外部から供給される電源電圧に基づいて第１の電源電圧、第２の電源電
圧、第３の電源電圧を順次生成し、第１の電源電圧と第３の電源電圧との間に接続された
ダイオードを含む電源回路と、第３の電源電圧を用いてタイミング信号のハイレベルを拡
張すると共に第２の電源電圧を用いてタイミング信号のローレベルを拡張するレベル変換
回路を含むコモンドライバ回路と、画像データに基づいてセグメント信号を生成するセグ
メントドライバ回路とを具備する。
【選択図】図２
Description
本発明は、外部から供給される電源電圧を昇圧等することにより液晶駆動用の電源電圧
を生成する電源回路を内蔵し、該電源回路によって生成される液晶駆動用の電源電圧を用
いて液晶パネルを駆動する半導体集積回路（液晶ドライバＩＣ）に関する。
を生成する電源回路を内蔵し、該電源回路によって生成される液晶駆動用の電源電圧を用
いて液晶パネルを駆動する半導体集積回路（液晶ドライバＩＣ）に関する。
液晶ドライバにおいては、液晶パネルを駆動するために比較的高い電圧が必要となるの
で、システム等から供給される電源電圧を昇圧等することにより液晶駆動用の電源電圧を
生成する電源回路を内蔵し、該電源回路によって生成される液晶駆動用の電源電圧を用い
て、液晶パネルの電極に印加すべきコモン信号やセグメント信号を生成することが行われ
ている。
で、システム等から供給される電源電圧を昇圧等することにより液晶駆動用の電源電圧を
生成する電源回路を内蔵し、該電源回路によって生成される液晶駆動用の電源電圧を用い
て、液晶パネルの電極に印加すべきコモン信号やセグメント信号を生成することが行われ
ている。
図３は、従来の液晶ドライバにおける電源回路及びコモンドライバ回路の構成例を示す
ブロック図である。
電源回路１００は、外部から供給される電源電圧ＶＤＤ（例えば、３Ｖ）を昇圧して電
源電圧Ｖ１を発生すると共に、電源電圧ＶＤＤを安定化してコモン信号の中間電圧ＶＣを
発生する昇圧・レギュレータ回路１０１と、昇圧・レギュレータ回路１０１から出力され
る電源電圧Ｖ１を逆極性で昇圧してコモン信号生成用の電源電圧ＭＶ２（例えば、−１０
Ｖ）を発生するＭＶ２発生用昇圧回路１０２と、ＭＶ２発生用昇圧回路１０２から出力さ
れる電源電圧ＭＶ２を逆極性で昇圧してコモン信号生成用の電源電圧Ｖ２を発生するＶ２
発生用昇圧回路１０３とを含んでいる。
ブロック図である。
電源回路１００は、外部から供給される電源電圧ＶＤＤ（例えば、３Ｖ）を昇圧して電
源電圧Ｖ１を発生すると共に、電源電圧ＶＤＤを安定化してコモン信号の中間電圧ＶＣを
発生する昇圧・レギュレータ回路１０１と、昇圧・レギュレータ回路１０１から出力され
る電源電圧Ｖ１を逆極性で昇圧してコモン信号生成用の電源電圧ＭＶ２（例えば、−１０
Ｖ）を発生するＭＶ２発生用昇圧回路１０２と、ＭＶ２発生用昇圧回路１０２から出力さ
れる電源電圧ＭＶ２を逆極性で昇圧してコモン信号生成用の電源電圧Ｖ２を発生するＶ２
発生用昇圧回路１０３とを含んでいる。
コモンドライバ回路２００は、電源回路１００から電源電圧ＭＶ２及びＶ２が供給され
ることにより動作し、これらの電源電圧を用いて、液晶パネルにおける画像表示を制御す
るためのコモン信号を生成して液晶パネルに出力する。コモンドライバ回路２００には、
入力されるタイミング信号（差動入力信号）ＶＩＮ及びＶＩＮバーのレベルを変換するた
めのレベル変換回路２０１が設けられている。レベル変換回路２０１は、基準電位（本願
においては、接地電位ＧＮＤとする）と電源電圧ＶＤＤとの間の振幅を有する入力信号Ｖ
ＩＮ及びＶＩＮバーのレベルを変換して、電源電圧ＭＶ２と電源電圧Ｖ２との間の振幅を
有する出力信号ＶＯＵＴを生成する。
ることにより動作し、これらの電源電圧を用いて、液晶パネルにおける画像表示を制御す
るためのコモン信号を生成して液晶パネルに出力する。コモンドライバ回路２００には、
入力されるタイミング信号（差動入力信号）ＶＩＮ及びＶＩＮバーのレベルを変換するた
めのレベル変換回路２０１が設けられている。レベル変換回路２０１は、基準電位（本願
においては、接地電位ＧＮＤとする）と電源電圧ＶＤＤとの間の振幅を有する入力信号Ｖ
ＩＮ及びＶＩＮバーのレベルを変換して、電源電圧ＭＶ２と電源電圧Ｖ２との間の振幅を
有する出力信号ＶＯＵＴを生成する。
図３に示すように、電源電圧Ｖ２は、ＭＶ２発生用昇圧回路１０２が生成する電源電圧
ＭＶ２に基づいて、Ｖ２発生用昇圧回路１０３によって生成される。従って、電源投入時
において、電源電圧ＭＶ２が出力されたにもかかわらず電源電圧Ｖ２が十分に立ち上がっ
ていない状態が起こり得る。そのような状態においては、レベル変換回路２０１における
信号レベルが不定となって貫通電流が流れてしまうという問題があった。
ＭＶ２に基づいて、Ｖ２発生用昇圧回路１０３によって生成される。従って、電源投入時
において、電源電圧ＭＶ２が出力されたにもかかわらず電源電圧Ｖ２が十分に立ち上がっ
ていない状態が起こり得る。そのような状態においては、レベル変換回路２０１における
信号レベルが不定となって貫通電流が流れてしまうという問題があった。
図４は、コモンドライバ回路に設けられているレベル変換回路の構成を示す回路図であ
る。レベル変換回路２０１は、基準電位と電源電圧ＶＤＤとの間の振幅を有する入力信号
ＶＩＮ及びＶＩＮバーのレベルを変換して、基準電位と電源電圧Ｖ２との間の振幅を有す
る差動信号ＶＭＩＤ及びＶＭＩＤバーを生成する第１のレベルシフタ２０１ａと、差動信
号ＶＭＩＤ及びＶＭＩＤバーのレベルを変換して、電源電圧ＭＶ２と電源電圧Ｖ２との間
の振幅を有する出力信号ＶＯＵＴを生成する第２のレベルシフタ２０１ｂとを含んでいる
。
る。レベル変換回路２０１は、基準電位と電源電圧ＶＤＤとの間の振幅を有する入力信号
ＶＩＮ及びＶＩＮバーのレベルを変換して、基準電位と電源電圧Ｖ２との間の振幅を有す
る差動信号ＶＭＩＤ及びＶＭＩＤバーを生成する第１のレベルシフタ２０１ａと、差動信
号ＶＭＩＤ及びＶＭＩＤバーのレベルを変換して、電源電圧ＭＶ２と電源電圧Ｖ２との間
の振幅を有する出力信号ＶＯＵＴを生成する第２のレベルシフタ２０１ｂとを含んでいる
。
第１のレベルシフタ２０１ａは、入力信号ＶＩＮ及びＶＩＮバーをゲートに入力する１
対のＮチャネルＭＯＳトランジスタＱＮ５１及びＱＮ５２と、トランジスタＱＮ５１及び
ＱＮ５２にそれぞれ直列に接続された１対のＰチャネルＭＯＳトランジスタＱＰ５１及び
ＱＰ５２とによって構成され、差動信号ＶＭＩＤ及びＶＭＩＤバーを出力する。
対のＮチャネルＭＯＳトランジスタＱＮ５１及びＱＮ５２と、トランジスタＱＮ５１及び
ＱＮ５２にそれぞれ直列に接続された１対のＰチャネルＭＯＳトランジスタＱＰ５１及び
ＱＰ５２とによって構成され、差動信号ＶＭＩＤ及びＶＭＩＤバーを出力する。
第２のレベルシフタ２０１ｂは、差動信号ＶＭＩＤ及びＶＭＩＤバーをゲートに入力す
る１対のＰチャネルＭＯＳトランジスタＱＰ５３及びＱＰ５４及び１対のＮチャネルＭＯ
ＳトランジスタＱＮ５３及びＱＮ５４と、トランジスタＱＮ５３及びＱＮ５４にそれぞれ
直列に接続された１対のＮチャネルＭＯＳトランジスタＱＮ５５及びＱＮ５６とによって
構成され、出力信号ＶＯＵＴを出力する。
る１対のＰチャネルＭＯＳトランジスタＱＰ５３及びＱＰ５４及び１対のＮチャネルＭＯ
ＳトランジスタＱＮ５３及びＱＮ５４と、トランジスタＱＮ５３及びＱＮ５４にそれぞれ
直列に接続された１対のＮチャネルＭＯＳトランジスタＱＮ５５及びＱＮ５６とによって
構成され、出力信号ＶＯＵＴを出力する。
第１のレベルシフタ２０１ａにおいて、トランジスタＱＮ５１のゲートに入力される入
力信号ＶＩＮがハイレベル（ＶＤＤ）で、トランジスタＱＮ５２のゲートに入力される入
力信号ＶＩＮバーがローレベル（０Ｖ）である場合には、トランジスタＱＮ５１がオンし
、トランジスタＱＮ５２がオフする。ここで、電源電圧Ｖ２が立ち上がっていれば、信号
ＶＭＩＤはハイレベル（Ｖ２）に、信号ＶＭＩＤバーはローレベル（０Ｖ）になるので、
第２のレベルシフタ２０１ｂは、ハイレベルの出力信号ＶＯＵＴを出力する。しかしなが
ら、電源電圧Ｖ２が十分に立ち上がっていないと、信号ＶＭＩＤのレベルが不定状態とな
り、トランジスタＱＰ５３、ＱＮ５３、ＱＮ５５の全てがオン状態となって貫通電流が流
れてしまうおそれがある。
力信号ＶＩＮがハイレベル（ＶＤＤ）で、トランジスタＱＮ５２のゲートに入力される入
力信号ＶＩＮバーがローレベル（０Ｖ）である場合には、トランジスタＱＮ５１がオンし
、トランジスタＱＮ５２がオフする。ここで、電源電圧Ｖ２が立ち上がっていれば、信号
ＶＭＩＤはハイレベル（Ｖ２）に、信号ＶＭＩＤバーはローレベル（０Ｖ）になるので、
第２のレベルシフタ２０１ｂは、ハイレベルの出力信号ＶＯＵＴを出力する。しかしなが
ら、電源電圧Ｖ２が十分に立ち上がっていないと、信号ＶＭＩＤのレベルが不定状態とな
り、トランジスタＱＰ５３、ＱＮ５３、ＱＮ５５の全てがオン状態となって貫通電流が流
れてしまうおそれがある。
一方、トランジスタＱＮ５１のゲートに入力される入力信号ＶＩＮがローレベル（０Ｖ
）で、トランジスタＱＮ５２のゲートに入力される入力信号ＶＩＮバーがハイレベル（Ｖ
ＤＤ）である場合には、トランジスタＱＮ５１がオフし、トランジスタＱＮ５２がオンす
る。ここで、電源電圧Ｖ２が立ち上がっていれば、信号ＶＭＩＤはローレベル（０Ｖ）に
、信号ＶＭＩＤバーはハイレベル（Ｖ２）になるので、第２のレベルシフタ２０１ｂは、
ローレベルの出力信号ＶＯＵＴを出力する。しかしながら、電源電圧Ｖ２が十分に立ち上
がっていないと、信号ＶＭＩＤバーのレベルが不定状態となり、トランジスタＱＰ５４、
ＱＮ５４、ＱＮ５６の全てがオン状態となって貫通電流が流れてしまうおそれがある。
）で、トランジスタＱＮ５２のゲートに入力される入力信号ＶＩＮバーがハイレベル（Ｖ
ＤＤ）である場合には、トランジスタＱＮ５１がオフし、トランジスタＱＮ５２がオンす
る。ここで、電源電圧Ｖ２が立ち上がっていれば、信号ＶＭＩＤはローレベル（０Ｖ）に
、信号ＶＭＩＤバーはハイレベル（Ｖ２）になるので、第２のレベルシフタ２０１ｂは、
ローレベルの出力信号ＶＯＵＴを出力する。しかしながら、電源電圧Ｖ２が十分に立ち上
がっていないと、信号ＶＭＩＤバーのレベルが不定状態となり、トランジスタＱＰ５４、
ＱＮ５４、ＱＮ５６の全てがオン状態となって貫通電流が流れてしまうおそれがある。
関連する技術として、特許文献１には、レベルシフト機能を備えたシフトレジスタを有
する液晶ドライバが開示されている。この液晶ドライバは、シフトレジスタにレベル変換
機能を持たせることにより、シフトレジスタの後段にレベルシフタを設ける必要が無く、
それによって液晶ドライバのチップサイズの縮小化を図ることができる。
する液晶ドライバが開示されている。この液晶ドライバは、シフトレジスタにレベル変換
機能を持たせることにより、シフトレジスタの後段にレベルシフタを設ける必要が無く、
それによって液晶ドライバのチップサイズの縮小化を図ることができる。
特許文献２には、電源投入時に液晶表示パネルに供給される駆動信号の不具合を改善し
、素子破壊、誤表示ならびに表示パネルの劣化を防止したＬＣＤドライバが開示されてい
る。このＬＣＤドライバは、ｎビット目の単位シフトレジスタの出力と、（ｎ＋１）ビッ
ト目の単位シフトレジスタの出力を反転した反転出力との論理をとり、その理論値に基づ
いて液晶駆動信号を生成するようにしたので、電源投入時に液晶駆信号がすべてローレベ
ルとなり、液晶駆動信号を生成出力する回路の素子が破壊されることを防止できる。
、素子破壊、誤表示ならびに表示パネルの劣化を防止したＬＣＤドライバが開示されてい
る。このＬＣＤドライバは、ｎビット目の単位シフトレジスタの出力と、（ｎ＋１）ビッ
ト目の単位シフトレジスタの出力を反転した反転出力との論理をとり、その理論値に基づ
いて液晶駆動信号を生成するようにしたので、電源投入時に液晶駆信号がすべてローレベ
ルとなり、液晶駆動信号を生成出力する回路の素子が破壊されることを防止できる。
しかしながら、特許文献１及び特許文献２には、信号のハイレベル及びローレベルの両
方を拡張するレベル変換回路と、外部から供給される電源電圧を順次昇圧してレベル変換
回路に複数種類の電源電圧を供給する電源回路とを内蔵した半導体集積回路において、電
源投入時にレベル変換回路に貫通電流を流さないようにすることに関しては、特に開示さ
れていない。
特開２００１−１２７２５１号公報（第５頁、図１）
特開２００２−９１３８４号公報（第３−４頁、図１）
方を拡張するレベル変換回路と、外部から供給される電源電圧を順次昇圧してレベル変換
回路に複数種類の電源電圧を供給する電源回路とを内蔵した半導体集積回路において、電
源投入時にレベル変換回路に貫通電流を流さないようにすることに関しては、特に開示さ
れていない。
そこで、上記の点に鑑み、本発明は、信号のハイレベル及びローレベルの両方を拡張す
るレベル変換回路と、外部から供給される電源電圧を順次昇圧してレベル変換回路に複数
種類の電源電圧を供給する電源回路とを内蔵した半導体集積回路において、電源投入時に
レベル変換回路に貫通電流を流さないようにすることを目的とする。
るレベル変換回路と、外部から供給される電源電圧を順次昇圧してレベル変換回路に複数
種類の電源電圧を供給する電源回路とを内蔵した半導体集積回路において、電源投入時に
レベル変換回路に貫通電流を流さないようにすることを目的とする。
上記課題を解決するため、本発明の１つの観点に係る半導体集積回路は、液晶パネルを
駆動するための半導体集積回路であって、外部から供給される画像データを処理すると共
に、液晶パネルにおける画像表示を制御するためのタイミング信号を生成するロジック回
路と、外部から供給される電源電圧に基づいて第１の電源電圧を生成し、第１の電源電圧
に基づいて第２の電源電圧を生成し、第２の電源電圧に基づいて第３の電源電圧を生成す
る電源回路であって、第１の電源電圧と第３の電源電圧との間に接続されたダイオードを
含む電源回路と、ロジック回路から供給されるタイミング信号のレベルをシフトすること
によりコモン信号を生成して外部に出力するコモンドライバ回路であって、第３の電源電
圧を用いてタイミング信号のハイレベルを拡張すると共に第２の電源電圧を用いてタイミ
ング信号のローレベルを拡張するレベル変換回路を含むコモンドライバ回路と、ロジック
回路によって処理された画像データに基づいて、表示パネルに画像を表示するためのセグ
メント信号を生成して外部に出力するセグメントドライバ回路とを具備する。
駆動するための半導体集積回路であって、外部から供給される画像データを処理すると共
に、液晶パネルにおける画像表示を制御するためのタイミング信号を生成するロジック回
路と、外部から供給される電源電圧に基づいて第１の電源電圧を生成し、第１の電源電圧
に基づいて第２の電源電圧を生成し、第２の電源電圧に基づいて第３の電源電圧を生成す
る電源回路であって、第１の電源電圧と第３の電源電圧との間に接続されたダイオードを
含む電源回路と、ロジック回路から供給されるタイミング信号のレベルをシフトすること
によりコモン信号を生成して外部に出力するコモンドライバ回路であって、第３の電源電
圧を用いてタイミング信号のハイレベルを拡張すると共に第２の電源電圧を用いてタイミ
ング信号のローレベルを拡張するレベル変換回路を含むコモンドライバ回路と、ロジック
回路によって処理された画像データに基づいて、表示パネルに画像を表示するためのセグ
メント信号を生成して外部に出力するセグメントドライバ回路とを具備する。
ここで、電源回路が、外部から供給される正の電源電圧に基づいて、該電源電圧よりも
大きい正の第１の電源電圧を生成する第１の昇圧回路と、該第１の電源電圧に基づいて、
該第１の電源電圧よりも絶対値が大きい負の第２の電源電圧を生成する第２の昇圧回路と
、該第２の電源電圧に基づいて、該第２の電源電圧よりも絶対値が大きい正の第３の電源
電圧を生成する第３の昇圧回路と、第１の昇圧回路の第１の電源電圧を出力する端子に接
続されたアノード、及び、第３の昇圧回路の第３の電源電圧を出力する端子に接続された
カソードを有するダイオードとを含むようにしても良い。
大きい正の第１の電源電圧を生成する第１の昇圧回路と、該第１の電源電圧に基づいて、
該第１の電源電圧よりも絶対値が大きい負の第２の電源電圧を生成する第２の昇圧回路と
、該第２の電源電圧に基づいて、該第２の電源電圧よりも絶対値が大きい正の第３の電源
電圧を生成する第３の昇圧回路と、第１の昇圧回路の第１の電源電圧を出力する端子に接
続されたアノード、及び、第３の昇圧回路の第３の電源電圧を出力する端子に接続された
カソードを有するダイオードとを含むようにしても良い。
また、半導体集積回路が、外部から画像データを受信してロジック回路に供給するイン
タフェース回路と、ロジック回路から出力される画像データを一時的に格納してセグメン
トドライバ回路に供給する表示メモリとをさらに具備するようにしても良い。
タフェース回路と、ロジック回路から出力される画像データを一時的に格納してセグメン
トドライバ回路に供給する表示メモリとをさらに具備するようにしても良い。
本発明によれば、第１の電源電圧と第３の電源電圧との間にダイオードを接続して、第
３の電源電圧が立ち上がるまでの間は第１の電源電圧をレベル変換回路に供給することに
より、電源投入時にレベル変換回路に貫通電流を流さないようにすることができる。
３の電源電圧が立ち上がるまでの間は第１の電源電圧をレベル変換回路に供給することに
より、電源投入時にレベル変換回路に貫通電流を流さないようにすることができる。
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明す
る。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路（液晶ドライバ）及びその周辺回路
の構成を示すブロック図である。図１に示すように、液晶ドライバ２０は、ＭＰＵ（マイ
クロプロセッサ）１０と、液晶パネル３０とに接続されている。液晶ドライバ２０は液晶
パネル３０に実装されており、これらは液晶モジュールを構成する。ＭＰＵ１０は、画像
情報を表す画像データの演算及び制御を行い、演算によって得られた表示用の画像データ
と、画像データの記憶領域を制御するアドレスと、書き込み制御信号や読み出し制御信号
を含む各種の制御信号とを出力する。
る。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路（液晶ドライバ）及びその周辺回路
の構成を示すブロック図である。図１に示すように、液晶ドライバ２０は、ＭＰＵ（マイ
クロプロセッサ）１０と、液晶パネル３０とに接続されている。液晶ドライバ２０は液晶
パネル３０に実装されており、これらは液晶モジュールを構成する。ＭＰＵ１０は、画像
情報を表す画像データの演算及び制御を行い、演算によって得られた表示用の画像データ
と、画像データの記憶領域を制御するアドレスと、書き込み制御信号や読み出し制御信号
を含む各種の制御信号とを出力する。
液晶ドライバ２０は、表示用の画像データ等をＭＰＵ１０から受信するＭＰＵインタフ
ェース２１と、受信された画像データを処理すると共に、液晶パネルにおける画像表示を
制御するためのタイミング信号を生成するロジック回路２２と、画像データを一時的に格
納するための表示メモリ２３と、表示メモリ２３に格納されている画像データに基づいて
、液晶パネル３０を駆動するためのセグメント信号を生成するセグメントドライバ回路２
４と、ロジック回路２２から供給されるタイミング信号のレベルをシフトすることにより
コモン信号を生成するコモンドライバ回路２５と、外部から供給される電源電圧に基づい
て複数種類の電源電圧を発生し、これらの電源電圧をセグメントドライバ回路２４及びコ
モンドライバ回路２５に供給する電源回路２６とを含んでいる。
ェース２１と、受信された画像データを処理すると共に、液晶パネルにおける画像表示を
制御するためのタイミング信号を生成するロジック回路２２と、画像データを一時的に格
納するための表示メモリ２３と、表示メモリ２３に格納されている画像データに基づいて
、液晶パネル３０を駆動するためのセグメント信号を生成するセグメントドライバ回路２
４と、ロジック回路２２から供給されるタイミング信号のレベルをシフトすることにより
コモン信号を生成するコモンドライバ回路２５と、外部から供給される電源電圧に基づい
て複数種類の電源電圧を発生し、これらの電源電圧をセグメントドライバ回路２４及びコ
モンドライバ回路２５に供給する電源回路２６とを含んでいる。
図２は、図１に示す電源回路及びコモンドライバ回路の構成を示すブロック図である。
図２に示すように、電源回路２６は、外部から供給される電源電圧ＶＤＤ（例えば、３Ｖ
）を昇圧してセグメント信号生成用の電源電圧Ｖ１（例えば、５Ｖ）を発生すると共に、
電源電圧ＶＤＤを安定化してコモン信号の中間電圧ＶＣ（例えば、２．５Ｖ）を発生する
昇圧・レギュレータ回路６１と、昇圧・レギュレータ回路６１から出力される電源電圧Ｖ
１を逆極性で昇圧してコモン信号生成用の電源電圧ＭＶ２（例えば、−１０Ｖ）を発生す
るＭＶ２発生用昇圧回路６２と、ＭＶ２発生用昇圧回路６２から出力される電源電圧ＭＶ
２を逆極性で昇圧してコモン信号生成用の電源電圧Ｖ２を発生するＶ２発生用昇圧回路６
３とを含んでいる。
図２に示すように、電源回路２６は、外部から供給される電源電圧ＶＤＤ（例えば、３Ｖ
）を昇圧してセグメント信号生成用の電源電圧Ｖ１（例えば、５Ｖ）を発生すると共に、
電源電圧ＶＤＤを安定化してコモン信号の中間電圧ＶＣ（例えば、２．５Ｖ）を発生する
昇圧・レギュレータ回路６１と、昇圧・レギュレータ回路６１から出力される電源電圧Ｖ
１を逆極性で昇圧してコモン信号生成用の電源電圧ＭＶ２（例えば、−１０Ｖ）を発生す
るＭＶ２発生用昇圧回路６２と、ＭＶ２発生用昇圧回路６２から出力される電源電圧ＭＶ
２を逆極性で昇圧してコモン信号生成用の電源電圧Ｖ２を発生するＶ２発生用昇圧回路６
３とを含んでいる。
本実施形態においては、昇圧・レギュレータ回路６１の電源電圧Ｖ１を出力する端子に
接続されたアノードと、Ｖ２発生用昇圧回路６３の電源電圧Ｖ２を出力する端子に接続さ
れたカソードとを有するダイオード６４が、電源回路２６に設けられている。ここで、昇
圧・レギュレータ回路６１とＶ２発生用昇圧回路６３とが正の電源電圧を発生し、ＭＶ２
発生用昇圧回路６２が負の電源電圧を発生するように設定されている。なお、電源電圧の
極性は、本実施形態に於けるのと逆にしても良く、その場合には、ダイオード６４の接続
も逆極性とする。
接続されたアノードと、Ｖ２発生用昇圧回路６３の電源電圧Ｖ２を出力する端子に接続さ
れたカソードとを有するダイオード６４が、電源回路２６に設けられている。ここで、昇
圧・レギュレータ回路６１とＶ２発生用昇圧回路６３とが正の電源電圧を発生し、ＭＶ２
発生用昇圧回路６２が負の電源電圧を発生するように設定されている。なお、電源電圧の
極性は、本実施形態に於けるのと逆にしても良く、その場合には、ダイオード６４の接続
も逆極性とする。
いずれにしても、電源回路２６は、昇圧動作を順次行うことにより複数種類の電源電圧
を発生するので、電源電圧Ｖ１の絶対値は電源電圧ＶＤＤの絶対値よりも大きく、電源電
圧ＭＶ２の絶対値は電源電圧Ｖ１の絶対値よりも大きく、電源電圧Ｖ２の絶対値は電源電
圧ＭＶ２の絶対値よりも大きくなる。
を発生するので、電源電圧Ｖ１の絶対値は電源電圧ＶＤＤの絶対値よりも大きく、電源電
圧ＭＶ２の絶対値は電源電圧Ｖ１の絶対値よりも大きく、電源電圧Ｖ２の絶対値は電源電
圧ＭＶ２の絶対値よりも大きくなる。
昇圧・レギュレータ回路６１によって電源電圧ＶＤＤを昇圧して得られた電源電圧Ｖ１
は、ＭＶ２発生用昇圧回路６２に供給されると共に、ダイオード６４のアノードにも供給
される。ＭＶ２発生用昇圧回路６２は、昇圧・レギュレータ回路６１から供給される電源
電圧Ｖ１を昇圧して電源電圧ＭＶ２を発生すると、電源電圧ＭＶ２をＶ２発生用昇圧回路
６３及びコモンドライバ回路２５に供給する。Ｖ２発生用昇圧回路６３は、ＭＶ２発生用
昇圧回路６２から供給される電圧ＭＶ２を昇圧して電源電圧Ｖ２を発生すると、電源電圧
Ｖ２をコモンドライバ回路２５に供給する。
は、ＭＶ２発生用昇圧回路６２に供給されると共に、ダイオード６４のアノードにも供給
される。ＭＶ２発生用昇圧回路６２は、昇圧・レギュレータ回路６１から供給される電源
電圧Ｖ１を昇圧して電源電圧ＭＶ２を発生すると、電源電圧ＭＶ２をＶ２発生用昇圧回路
６３及びコモンドライバ回路２５に供給する。Ｖ２発生用昇圧回路６３は、ＭＶ２発生用
昇圧回路６２から供給される電圧ＭＶ２を昇圧して電源電圧Ｖ２を発生すると、電源電圧
Ｖ２をコモンドライバ回路２５に供給する。
コモンドライバ回路２５は、電源回路２６から供給される電源電圧ＭＶ２及びＶ２を用
いて、ロジック回路２２から供給されるタイミング信号のレベルをシフトすることにより
コモン信号を生成し、液晶パネル３０（図１）にコモン信号を出力する。コモンドライバ
回路２５には、入力されるタイミング信号（差動入力信号）ＶＩＮ及びＶＩＮバーのレベ
ルを変換するためのレベル変換回路２０１（図４参照）が設けられている。レベル変換回
路２０１は、基準電位（本願においては、接地電位ＧＮＤとする）と電源電圧ＶＤＤとの
間の振幅を有する入力信号ＶＩＮ及びＶＩＮバーのレベルを変換して、電源電圧ＭＶ２と
電源電圧Ｖ２との間の振幅を有する出力信号ＶＯＵＴを生成する。
いて、ロジック回路２２から供給されるタイミング信号のレベルをシフトすることにより
コモン信号を生成し、液晶パネル３０（図１）にコモン信号を出力する。コモンドライバ
回路２５には、入力されるタイミング信号（差動入力信号）ＶＩＮ及びＶＩＮバーのレベ
ルを変換するためのレベル変換回路２０１（図４参照）が設けられている。レベル変換回
路２０１は、基準電位（本願においては、接地電位ＧＮＤとする）と電源電圧ＶＤＤとの
間の振幅を有する入力信号ＶＩＮ及びＶＩＮバーのレベルを変換して、電源電圧ＭＶ２と
電源電圧Ｖ２との間の振幅を有する出力信号ＶＯＵＴを生成する。
図２に示すように、電源電圧Ｖ２は、ＭＶ２発生用昇圧回路６２が生成する電圧ＭＶ２
に基づいて、Ｖ２発生用昇圧回路６３によって生成される。従って、電源投入時において
、電源電圧ＭＶ２が出力されたにもかかわらず電源電圧Ｖ２が十分に立ち上がっていない
状態が起こり得る。そのような状態においては、レベル変換回路２０１における信号レベ
ルが不定となって貫通電流が流れてしまうという問題があった。
に基づいて、Ｖ２発生用昇圧回路６３によって生成される。従って、電源投入時において
、電源電圧ＭＶ２が出力されたにもかかわらず電源電圧Ｖ２が十分に立ち上がっていない
状態が起こり得る。そのような状態においては、レベル変換回路２０１における信号レベ
ルが不定となって貫通電流が流れてしまうという問題があった。
そこで、本実施形態においては、電源回路２６にダイオード６４を設けたことにより、
電源投入直後にＶ２発生用昇圧回路６３の出力電圧が昇圧・レギュレータ回路６１の出力
電圧に追従して上昇するので、電源電圧Ｖ２の立ち上がりが遅れることによりレベル変換
回路２０１において発生する貫通電流を防止することができる。また、Ｖ２発生用昇圧回
路６３の出力電圧が昇圧・レギュレータ回路６１の出力電圧よりも上昇した際には、ダイ
オード６４に逆バイアスがかかるので、Ｖ２発生用昇圧回路６３から昇圧・レギュレータ
回路６１に電流が流れるのを防止することができる。
電源投入直後にＶ２発生用昇圧回路６３の出力電圧が昇圧・レギュレータ回路６１の出力
電圧に追従して上昇するので、電源電圧Ｖ２の立ち上がりが遅れることによりレベル変換
回路２０１において発生する貫通電流を防止することができる。また、Ｖ２発生用昇圧回
路６３の出力電圧が昇圧・レギュレータ回路６１の出力電圧よりも上昇した際には、ダイ
オード６４に逆バイアスがかかるので、Ｖ２発生用昇圧回路６３から昇圧・レギュレータ
回路６１に電流が流れるのを防止することができる。
次に、図２及び図４を参照しながら本実施形態に係る半導体集積回路の電源投入時の動
作について説明する。
図２に示す電源回路２６において、昇圧・レギュレータ回路６１から出力される電源電
圧Ｖ１が立ち上がり、Ｖ２発生用昇圧回路６３から出力される電源電圧Ｖ２が十分に立ち
上がっていないときには、ダイオード６４のアノード側の電位がカソード側の電位よりも
十分高いので、ダイオード６４がオン状態となり、Ｖ２発生用昇圧回路６３の出力端子の
電圧は（Ｖ１−ＶＦ）となる。ここで、ＶＦは、ダイオード６４の順方向電圧である。
作について説明する。
図２に示す電源回路２６において、昇圧・レギュレータ回路６１から出力される電源電
圧Ｖ１が立ち上がり、Ｖ２発生用昇圧回路６３から出力される電源電圧Ｖ２が十分に立ち
上がっていないときには、ダイオード６４のアノード側の電位がカソード側の電位よりも
十分高いので、ダイオード６４がオン状態となり、Ｖ２発生用昇圧回路６３の出力端子の
電圧は（Ｖ１−ＶＦ）となる。ここで、ＶＦは、ダイオード６４の順方向電圧である。
この状態においては、図４に示すレベル変換回路２０１において、電源電圧Ｖ２の替わ
りに、ダイオード６４によって電圧（Ｖ１−ＶＦ）が印加される。ここで、Ｖ１＞ＶＤＤ
であるから、入力信号ＶＩＮのレベルがＶＤＤであり、入力信号ＶＩＮバーのレベルが０
Ｖである場合には、信号ＶＭＩＤがハイレベル（Ｖ１−ＶＦ）となり、信号ＶＭＩＤバー
がローレベル（０Ｖ）となるので、従来の液晶ドライバにおいては不安定な状態にあった
トランジスタＱＰ５３がオフ状態となって、貫通電流が流れなくなる。
りに、ダイオード６４によって電圧（Ｖ１−ＶＦ）が印加される。ここで、Ｖ１＞ＶＤＤ
であるから、入力信号ＶＩＮのレベルがＶＤＤであり、入力信号ＶＩＮバーのレベルが０
Ｖである場合には、信号ＶＭＩＤがハイレベル（Ｖ１−ＶＦ）となり、信号ＶＭＩＤバー
がローレベル（０Ｖ）となるので、従来の液晶ドライバにおいては不安定な状態にあった
トランジスタＱＰ５３がオフ状態となって、貫通電流が流れなくなる。
一方、入力信号ＶＩＮのレベルが０Ｖであり、入力信号ＶＩＮバーのレベルがＶＤＤで
ある場合には、信号ＶＭＩＤがローレベル（０Ｖ）となり、信号ＶＭＩＤバーがハイレベ
ル（Ｖ１−ＶＦ）となるので、従来の液晶ドライバにおいては不安定な状態にあったトラ
ンジスタＱＰ５４がオフ状態となって、貫通電流が流れなくなる。
ある場合には、信号ＶＭＩＤがローレベル（０Ｖ）となり、信号ＶＭＩＤバーがハイレベ
ル（Ｖ１−ＶＦ）となるので、従来の液晶ドライバにおいては不安定な状態にあったトラ
ンジスタＱＰ５４がオフ状態となって、貫通電流が流れなくなる。
その後、Ｖ２発生用昇圧回路６３から出力される電源電圧Ｖ２が立ち上がると、ダイオ
ード６４のカソード側の電位がアノード側の電位よりも十分高くなるので、ダイオード６
４はオフ状態となる。
ード６４のカソード側の電位がアノード側の電位よりも十分高くなるので、ダイオード６
４はオフ状態となる。
以上説明したように、液晶ドライバの電源投入時において、Ｖ２発生用昇圧回路６３か
ら出力される電源電圧Ｖ２が十分に立ち上がるまでの間は、昇圧・レギュレータ回路６１
から出力される電源電圧Ｖ１がダイオード６４を介してコモンドライバ回路２５に供給さ
れるので、コモンドライバ回路２５の不安定な動作を回避できる。また、ダイオードを挿
入するだけで安定動作を実現できるので、液晶ドライバに内蔵される電源回路やレベルシ
フタを、小さいサイズの回路構成で設計することが可能となる。
ら出力される電源電圧Ｖ２が十分に立ち上がるまでの間は、昇圧・レギュレータ回路６１
から出力される電源電圧Ｖ１がダイオード６４を介してコモンドライバ回路２５に供給さ
れるので、コモンドライバ回路２５の不安定な動作を回避できる。また、ダイオードを挿
入するだけで安定動作を実現できるので、液晶ドライバに内蔵される電源回路やレベルシ
フタを、小さいサイズの回路構成で設計することが可能となる。
１０ ＭＰＵ、 ２０ 液晶ドライバ、 ２１ ＭＰＵインタフェース、 ２２ ロジ
ック回路、 ２３ 表示メモリ、 ２４ セグメントドライバ回路、 ２５ コモンドラ
イバ回路、 ２６ 電源回路、 ３０ 液晶パネル、６１ 昇圧・レギュレータ回路、
６２ ＭＶ２発生用昇圧回路、 ６３ Ｖ２発生用昇圧回路、 ６４ ダイオード、 Ｑ
Ｐ５１〜５４ ＰチャネルＭＯＳトランジスタ、 ＱＮ５１〜ＱＮ５６ ＮチャネルＭＯ
Ｓトランジスタ
ック回路、 ２３ 表示メモリ、 ２４ セグメントドライバ回路、 ２５ コモンドラ
イバ回路、 ２６ 電源回路、 ３０ 液晶パネル、６１ 昇圧・レギュレータ回路、
６２ ＭＶ２発生用昇圧回路、 ６３ Ｖ２発生用昇圧回路、 ６４ ダイオード、 Ｑ
Ｐ５１〜５４ ＰチャネルＭＯＳトランジスタ、 ＱＮ５１〜ＱＮ５６ ＮチャネルＭＯ
Ｓトランジスタ
Claims (3)
- 液晶パネルを駆動するための半導体集積回路であって、
外部から供給される画像データを処理すると共に、前記液晶パネルにおける画像表示を
制御するためのタイミング信号を生成するロジック回路と、
外部から供給される電源電圧に基づいて第１の電源電圧を生成し、第１の電源電圧に基
づいて第２の電源電圧を生成し、第２の電源電圧に基づいて第３の電源電圧を生成する電
源回路であって、第１の電源電圧と第３の電源電圧との間に接続されたダイオードを含む
前記電源回路と、
前記ロジック回路から供給されるタイミング信号のレベルをシフトすることによりコモ
ン信号を生成して外部に出力するコモンドライバ回路であって、第３の電源電圧を用いて
タイミング信号のハイレベルを拡張すると共に第２の電源電圧を用いてタイミング信号の
ローレベルを拡張するレベル変換回路を含む前記コモンドライバ回路と、
前記ロジック回路によって処理された画像データに基づいて、前記表示パネルに画像を
表示するためのセグメント信号を生成して外部に出力するセグメントドライバ回路と、
を具備する半導体集積回路。 - 前記電源回路が、
外部から供給される正の電源電圧に基づいて、該電源電圧よりも大きい正の第１の電源
電圧を生成する第１の昇圧回路と、
該第１の電源電圧に基づいて、該第１の電源電圧よりも絶対値が大きい負の第２の電源
電圧を生成する第２の昇圧回路と、
該第２の電源電圧に基づいて、該第２の電源電圧よりも絶対値が大きい正の第３の電源
電圧を生成する第３の昇圧回路と、
前記第１の昇圧回路の第１の電源電圧を出力する端子に接続されたアノード、及び、前
記第３の昇圧回路の第３の電源電圧を出力する端子に接続されたカソードを有する前記ダ
イオードと、
を含む、請求項１記載の半導体集積回路。 - 外部から画像データを受信して前記ロジック回路に供給するインタフェース回路と、
前記ロジック回路から出力される画像データを一時的に格納して前記セグメントドライ
バ回路に供給する表示メモリと、
をさらに具備する請求項１又は２記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005377152A JP2007178725A (ja) | 2005-12-28 | 2005-12-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005377152A JP2007178725A (ja) | 2005-12-28 | 2005-12-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2007178725A true JP2007178725A (ja) | 2007-07-12 |
Family
ID=38303976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005377152A Withdrawn JP2007178725A (ja) | 2005-12-28 | 2005-12-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2007178725A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011203536A (ja) * | 2010-03-26 | 2011-10-13 | Kyocera Mita Corp | 電源制御装置および画像形成装置 |
-
2005
- 2005-12-28 JP JP2005377152A patent/JP2007178725A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011203536A (ja) * | 2010-03-26 | 2011-10-13 | Kyocera Mita Corp | 電源制御装置および画像形成装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4576652B2 (ja) | 液晶表示装置 | |
| US7079617B2 (en) | Shift register and driving method thereof | |
| JP5057828B2 (ja) | 表示装置 | |
| US6989810B2 (en) | Liquid crystal display and data latch circuit | |
| US7564297B2 (en) | Power supply circuit and electronic device equipped with same | |
| US8106703B2 (en) | Booster circuit | |
| US20060061385A1 (en) | Level conversion circuit, power supply voltage generation circuit, shift circuit, shift register circuit, and display apparatus | |
| EP1030288A2 (en) | Power generator circuit, power generating method and liquid crystal display device using the circuit and/or the method | |
| CN110264971B (zh) | 防闪屏电路及方法、驱动电路、显示装置 | |
| JP2009015286A (ja) | 画像表示装置及び駆動回路 | |
| JP2008061323A (ja) | 電圧変換回路およびその電圧変換回路を備えた表示装置 | |
| JP2008243281A (ja) | 電源電圧発生回路 | |
| JP4969322B2 (ja) | 電圧発生回路およびそれを備える画像表示装置 | |
| JP4199793B2 (ja) | 半導体装置 | |
| JP2007086391A (ja) | 階調電圧発生回路 | |
| JP2006148269A (ja) | ブートストラップ回路及びその駆動方法並びにシフトレジスタ回路、論理演算回路、半導体装置 | |
| JP2008205767A (ja) | レベルシフト回路および電気光学装置 | |
| JP6216129B2 (ja) | ゲートドライバ回路及び表示装置 | |
| JP2000347614A (ja) | 半導体装置並びにそれを用いた液晶装置及び電子機器 | |
| JP5236435B2 (ja) | 表示パネルの駆動電圧出力回路 | |
| JP2010122587A (ja) | 表示パネルの駆動電圧出力回路 | |
| JP7089268B2 (ja) | レベルシフト回路及び表示装置駆動ドライバ | |
| JP2007178725A (ja) | 半導体集積回路 | |
| JP2011135150A (ja) | Ｄ／ａコンバータ回路及びその電圧供給制御方法 | |
| JP2005311790A (ja) | 信号レベル変換回路および該回路を用いた液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070405 |
|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20090303 |