JP2007166788A - 昇圧回路 - Google Patents

Abstract

【課題】省電力化を図ることができ、しかも、安定した回路動作を行うことができる昇圧回路を提供する。
【解決手段】昇圧回路は、基準電位を出力する基準電位回路と、基準電位と出力電圧に対応する電圧とを比較する比較器と、電源電圧を昇圧して出力電圧として出力する昇圧手段であって、比較器の出力によって動作／不動作が制御される昇圧手段とから構成される。そして、比較器が、基準電位と前記出力電圧に対応する電圧とを比較し比較結果を昇圧手段へ出力する差動増幅手段（Ｐ８、Ｐ９）と、差動増幅手段の駆動電流を流す定電流回路であって、昇圧手段が動作の時駆動電流をオン、不動作の時駆動電流をオフとする定電流回路（Ｎ５、Ｎ６）と、昇圧手段が不動作の時差動増幅手段へ駆動電流より小さい電流を流す電流回路（Ｐ２１，Ｎ２１、Ｎ２２）とから構成される。
【選択図】図１

Description

本発明は、主としてＬＳＩ（大規模集積回路）の内部に用いられる昇圧回路に関する。

近年のＬＳＩ（大規模集積回路）においては、回路内部において３Ｖ、５Ｖ、１０Ｖというような異なる電位値を持つ多値電源が要求される場合が多い。従来、このような多値電源が要求される場合、ＬＳＩ外部において複数の電源を生成してＬＳＩへ供給するようになっていた。しかし、最近は、ＬＳＩへ供給する電源は単一電源であり、ＬＳＩ内部において多値電源を生成することが要求されている。さらに、近年は、持ち運びが便利なモバイル用途のため、ＬＳＩに対してバッテリー駆動の要求が強く、低電圧化、低消費電力化の要求が強くなってきている。このような要求を受け、近年、低電圧、低消費電力の昇圧回路が開発されている。

図５はＬＳＩ内部に形成される昇圧回路の構成例を示すブロック図である。この図において、符号１−１、１−２、・・・１−ｋは内部昇圧回路であり、直流電位Ｖinを昇圧して内部電位Ｖ1、Ｖ2、・・・Ｖkを生成する。２は内部昇圧回路１−１〜１−ｋへ基準電位を与える基準電位回路である。図６はこの基準電位回路２の構成を示す回路図であり、ＢＧＲ（Band Gap Reference）回路と呼ばれる。この回路は、差動増幅を行うＮｃｈ（Ｎチャネル）トランジスタ３、４と、トランジスタ３、４の負荷となるＰｃｈ（Ｐチャネル）トランジスタ５、６と、差動出力がゲートへ加えられるＰｃｈトランジスタ７と、定電流源８と、抵抗９〜１１と、ダイオード１２と、複数のダイオードをシリーズ接続して構成されたダイオードユニット１３から構成され、温度補償された基準電位Ｖrefを出力する。

次に、内部昇圧回路１−１の構成を説明する。なお、内部昇圧回路１−２〜１ーｋの構成も同様である。
内部昇圧回路１−１において、符号２１は発振器であり、比較器２２の出力が”Ｈ（ハイ）”レベルの時クロックパルスＣＬＫ１、ＣＬＫ２を生成し、ポンプ回路２３へ出力する。ここで、クロックパルスＣＬＫ２はクロックパルスＣＬＫ１を反転したパルスである。ポンプ回路２３は、チャージポンプ回路と言われるもので、入力電位Ｖinを昇圧して内部電位Ｖ１として出力する。図７はその詳細を示す回路図であり、この図において、２４−１〜２４−ｍはダイオード、２５−１〜２５−（ｍ−１）はコンデンサである。

この回路において、クロックパルスＣＬＫ２が”Ｌ（ロー）”（０Ｖ）の時、コンデンサ２５−１にダイオード２４−１を介して電圧Ｖinが充電され、クロックパルスＣＬＫ２が”Ｈ”（電圧Ｖin）、ＣＬＫ１が”Ｌ”になると、コンデンサ２５−１のダイオード側電圧が２Ｖinとなり、この電圧２Ｖinによってコンデンサ２５−２が充電される。次に、クロックパルスＣＬＫ１が”Ｈ”、クロックパルスＣＬＫ１が”Ｌ”になると、コンデンサ２５−２のダイオード側電圧が３Ｖinになり、この電圧３Ｖinによってコンデンサ２５−３が充電される。以下、同様の動作が繰り返され、これにより、内部電位Ｖ１として（ｍ−１）Ｖinなる電位が出力される。

次に、図５に示すデバイダ２７は、ポンプ回路２３の出力電位Ｖ１を分圧した電圧ＶmonAを比較器２２へ出力する。比較器２２は、デバイダ２７の出力電圧ＶmonAと基準電位回路２から出力される基準電位Ｖrefとを比較し、電圧ＶmonAが電圧Ｖrefより小の場合に”Ｈ”を、大の場合に”Ｌ”を発振器２１へ出力する。

図８は比較器２２の構成を示す回路図である。この図において、Ｐ１〜Ｐ１１はＰｃｈトランジスタ、Ｎ１〜Ｎ８はＮｃｈトランジスタ、３１は抵抗、３２はインバータである。トランジスタＰ１〜Ｐ４、Ｎ１〜Ｎ４、抵抗３１はウイルソンバイアス回路を構成し、バイアス電圧OpbiasをトランジスタＮ５およびＮ７へ出力する。トランジスタＰ５〜Ｐ９、Ｎ５、Ｎ６は、電圧ＶmonAと基準電位Ｖrefとを比較する差動回路を構成している。トランジスタＰ１０、Ｎ７、Ｎ８は差動回路の出力を増幅する増幅回路を構成している。また、トランジスタＰ１１およびインバータ３２が波形成形回路を構成している。また、トランジスタＰ１、Ｐ５、Ｎ１の各ゲートには、信号Disableが加えられ、トランジスタＮ４、Ｎ６、Ｎ８、Ｐ１１の各ゲートには信号Enableが加えられる。ここで、信号Enableはポンプ回路２３が動作中において”Ｈ”、不動作中において”Ｌ”となる信号であり、また、信号Disableは信号Enableを反転した信号である。

図９は上述した内部昇圧回路１−１の各部の波形図である。デバイダ２７の出力電圧ＶmonAが基準電位Ｖrefより低い時は、比較器２２の出力が”Ｈ”となり（図９（ｂ）、（ｃ）参照）、発振器２１がクロックパルスＣＬＫ１、ＣＬＫ２をポンプ回路２３へ出力する。これにより、ポンプ回路２３の出力電圧Ｖ１が逐次上昇し（図９（ａ）参照）、これに伴い、デバイダ２７の出力電圧ＶmonAが徐々に上昇する（図９（ｂ））。そして、電圧ＶmonAが基準電位Ｖrefを越えると、比較器２２の出力が”Ｌ”となり（図９（ｃ））、発振器２１のクロックパルスＣＬＫ１、２がオフとなる（図９（ｄ））。クロックパルスＣＬＫ１、２がオフとなると、ポンプ回路２３における昇圧動作が停止し、その出力電圧Ｖ１が徐々に下降し、それに伴い、デバイダ２７の出力電圧ＶmonAも徐々に下降する。そして、電圧ＶmonAが基準電圧Ｖrefより小になると、再び、比較器２２の出力が”Ｈ”となり、ポンプ回路２３の昇圧動作が行われ、以下、上述した動作が繰り返される。

また、上述した動作の過程において、ポンプ回路２３の昇圧動作が停止すると、図８に示す信号Enableが”Ｌ”、信号Disableが”Ｈ”となる。これにより、比較器２２のトランジスタＰ１、Ｐ５、Ｎ４、Ｎ６、Ｎ８がオフとなり（×印参照）、これらのトランジスタが挿入されているラインがオフとなる。これにより、ポンプ回路２３の昇圧動作停止時に比較器２２において無駄な電力が消費されるのを防止している。

ところで、上述した昇圧回路には次の問題がある。
すなわち、上述した比較器２２のトランジスタＰ１、Ｐ５、Ｎ４、Ｎ６、Ｎ８をポンプ回路２３の昇圧／停止動作の繰り返しに合わせてオン／オフすると、比較器２２の差動対トランジスタＰ８、Ｐ９の入力電圧Ｖref、ＶmonAがトランジスタのしきい値Ｖthより大きいので、差動対トランジスタＰ８、Ｐ９が導通したままとなる。これにより、差動対トランジスタＰ８、Ｐ９の各ソースの接続点ＮＯの電圧が図１０（ａ）に波形Ａ１で示すように大きく変動する。なお、図１０（ａ）において、波形Ａ２はトランジスタＰ１、Ｐ５、Ｎ４、Ｎ６、Ｎ８のオン／オフを行わない場合（常時オンの場合）の接続点ＮＯの波形である。

そして、接続点ＮＯの変動は寄生容量などを通して基準電位回路２の出力電圧Ｖrefに影響を与える。図１０（ｂ）は基準電位Ｖrefの変動を示す波形図であり、トランジスタＰ１、Ｐ５、Ｎ４、Ｎ６、Ｎ８のオン／オフ動作周期が短いとき、同図に波形Ｂ１で示すように、基準電位Ｖrefの電位変動が大きい。なお、図１０（ｂ）における波形Ｂ２はトランジスタＰ１、Ｐ５、Ｎ４、Ｎ６、Ｎ８のオン／オフを行わない場合である。

次に、このような現象が起きる理由を図１１、図１２を参照して説明する。
図１１は比較器２２の要部と基準電位回路２の接続関係を示す図である。この図に示すように、比較器２２のトランジスタＰ９のソース−ゲート間には浮遊容量Ｃ１が存在し、また、比較器２２の入力端と基準電位回路２の出力端とを結ぶラインと接地間には浮遊容量Ｃ２が存在する。これらの容量を考慮し、比較器２２と基準電位回路２とを接続する回路を等価的に表すと、図１１下部に示す回路となる。この回路において、抵抗Ｒａと定電流回路Ｔは基準電位回路２のトランジスタ７を等価的に表しており、また、抵抗Ｒ２は基準電位回路２の抵抗９〜１１と、ダイオード１２、１３を等価的に表している。

そして、この回路はさらに図１２（ａ）に示す等価回路によって表すことができる。この等価回路におけるコンデンサＣ１、Ｃ２のインピーダンスＺ１、Ｚ２はそれぞれ、
Ｚ１＝１／ωＣ１
Ｚ２＝１／ωＣ２
であり、また、インピーダンスＺ２と抵抗Ｒ２の並列回路のインピーダンスＫは、
Ｋ＝Ｒ２‖Ｚ２
と表すことができる。図１２（ｂ）に、これらのインピーダンスによる等価回路を示す。

次に、図１２（ｂ）を用いて基準電位Ｖrefの変動の理由を説明する。
まず、トランジスタＰ１、Ｐ５、Ｎ４、Ｎ６、Ｎ８のオン／オフ動作がない場合は、コンデンサＣ１、Ｃ２がオープンと考えられることから、基準電位Ｖrefは、
Ｖref＝Ｒ２×ＶDD／（Ｒ１＋Ｒ２）・・・（１）
なる式によって表される。一方、トランジスタＰ１、Ｐ５、Ｎ４、Ｎ６、Ｎ８のオン／オフ動作が繰り返される時は、基準電位Ｖrefは、コンデンサＣ１、Ｃ２の影響を受けるので、
Ｖref＝Ｋ×ＶDD／（Ｒ１＋Ｋ）＋Ｋ×Ｖn／（Ｋ＋Ｚ１）・・・（２）
なる式によって表される。なお、Ｖnは接続点ＮＯの電圧である。

トランジスタＰ１、Ｐ５、Ｎ４、Ｎ６、Ｎ８のオン／オフ動作が繰り返される場合、
Ｋ＝（Ｒ２‖Ｚ２）＜Ｒ２
であり、
式（２）の第１項＜式（１）の第１項
となる。また、コンデンサＣ２の容量はコンデンサＣ１の容量よりはるかに大きく、約１００倍と考えられることから、
Ｃ２＝１００・Ｃ１
なる式が得られ、この式から
Ｚ２＝０．０１・Ｚ１
なる式が得られる。この式から、
Ｋ≦０．０１・Ｚ１
なる関係が得られる。
さらに、Ｖn≒ＶDD／２であるので、式（２）の第２項は、
第２項≒０．００５・ＶDD
となり、無視することができる。

以上の結果、トランジスタＰ１、Ｐ５、Ｎ４、Ｎ６、Ｎ８のオン／オフ動作が繰り返される時は、コンデンサＣ１、Ｃ２の働きによって、基準電位Ｖrefがトランジスタのオン／オフがない時より大きく変動する（図１０（ｂ）の符号Ｂ１参照）。この変動は、コンデンサＣ２の容量が大きくなれば、インピーダンスＫが小さくなることから、さらに顕著になる。図１３はコンデンサＣ２の容量による変動の違いを示す図であり、符号Ｄ１は容量が大きい場合、Ｄ２は容量がそれより小さい場合である。
なお、この種の昇圧回路が記載された従来の文献として特許文献１が知られている。
特開平１０−３０２４９２号公報

上述したように、ＬＳＩの省電力化のため、内部昇圧回路の比較器のトランジスタをオン／オフ制御すると、基準電位Ｖrefが変動してしまう。ＬＳＩの中には多くの内部昇圧回路が含まれ、これら内部電位回路の基準電位は同一の基準電位回路によることから、一系統の内部昇圧回路のトランジスタのオン／オフによる基準電位Ｖrefの変動は、他系統の内部電位値に大きな影響を与え、これにより、多数の内部昇圧回路の動作が不安定になる問題がある。
本発明は上記事情を考慮してなされたもので、その目的は、省電力化を図ることができ、しかも、安定した回路動作を行うことができる昇圧回路を提供することにある。

この発明は上述した課題を解決するためになされたもので、請求項１に記載の発明は、基準電位を出力する基準電位回路と、前記基準電位と出力電圧に対応する電圧とを比較する比較器と、電源電圧を昇圧して前記出力電圧として出力する昇圧手段であって、前記比較器の出力によって動作／不動作が制御される昇圧手段とを具備する昇圧回路において、前記比較器が、前記基準電位と前記出力電圧に対応する電圧とを比較し比較結果を前記昇圧手段へ出力する差動増幅手段と、前記差動増幅手段の駆動電流を流す定電流回路であって、前記昇圧手段が動作の時駆動電流をオン、不動作の時駆動電流をオフとする定電流回路と、前記昇圧手段が不動作の時前記差動増幅手段へ前記駆動電流より小さい電流を流す電流回路とからなることを特徴とする昇圧回路である。

請求項２に記載の発明は、基準電位を出力する基準電位回路と、前記基準電位と出力電圧に対応する電圧とを比較する比較器と、電源電圧を昇圧して前記出力電圧として出力する昇圧手段であって、前記比較器の出力によって動作／不動作が制御される昇圧手段とを具備する昇圧回路において、前記比較器が、対となる第１、第２の増幅素子を具備し、前記基準電位と前記出力電圧に対応する電圧とを比較し比較結果を前記昇圧手段へ出力する差動増幅手段と、前記差動増幅手段の駆動電流を流す定電流回路であって、前記昇圧手段が動作の時駆動電流をオン、不動作の時駆動電流をオフとする定電流回路と、 前記昇圧手段が不動作の時前記差動増幅手段の一方の増幅素子へ前記駆動電流より小さい電流を流す電流回路とからなることを特徴とする昇圧回路である。

請求項３に記載の発明は、基準電位を出力する基準電位回路と、前記基準電位と出力電圧に対応する電圧とを比較する比較器と、電源電圧を昇圧して前記出力電圧として出力する昇圧手段であって、前記比較器の出力によって動作／不動作が制御される昇圧手段とを具備する昇圧回路において、前記比較器が、前記基準電位と前記出力電圧に対応する電圧とを比較し比較結果を前記昇圧手段へ出力する差動増幅手段と、前記差動増幅手段の駆動電流を流す定電流回路であって、前記昇圧手段が動作の時駆動電流をオン、不動作の時駆動電流をオフとする定電流回路と、前記定電流回路へバイアス電圧を供給するラインを、前記昇圧手段が不動作の時オフとするスイッチ手段と、前記定電流回路と前記差動増幅手段との接続点の電位を前記昇圧手段が不動作となった後一定時間保持するコンデンサとからなることを特徴とする昇圧回路である。

この発明による昇圧回路は、省電力化を図ることができ、かつ、基準電位の変動が少なく、安定した回路動作を行うことができる。

以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の第１の実施の形態による昇圧回路において用いられる比較器の構成を示すブロック図である。この第１の実施形態による昇圧回路のブロック構成は図５と同じであり、比較器の構成のみが従来の昇圧回路と異なっている。
図１に示す回路が図８に示す従来の比較器と異なる点は、次の点である。
（１）トランジスタＰ５と並列にＰｃｈトランジスタＰ２１を設けている。このトランジスタＰ２１は、そのゲートへ接地電位が加えられており、抵抗として機能する。
（２）トランジスタＰ７のソースとトランジスタＰ１０のソースとの接続を除き、トランジスタＰ１０のソースと電源電圧ＶDDの間にＰｃｈトランジスタＰ２２を挿入している。このトランジスタＰ２２のゲートへ信号Disableが加えられ、これにより、このトランジスタＰ２２はポンプ回路の動作時にオン、不動作時にオフとなる。
（３）接続点ＮＯと接地ラインとの間に、ＮｃｈトランジスタＮ２１、Ｎ２２のシリーズ接続回路を挿入している。この場合、トランジスタＮ２１のゲートへはバイアス電圧Opbiasが加えられる。また、トランジスタ２２は、そのゲートへ電源電圧ＶDDが加えられ、抵抗として機能する。

このような構成において、ポンプ回路動作時の動作は、トランジスタＰ１０の電流がトランジスタＰ２２を介して供給される点を除き、図８の回路とほぼ同じである。一方、ポンプ回路の不動作時においては、すべての定電流パスが停止するのではなく、待機電流要求値に対し、その許される範囲内で差動対のトランジスタＰ８、Ｐ９のみに、トランジスタＰ２１、Ｎ２１、Ｎ２２のルートを介して定格電流の約１／１０の定電流を流す。これにより、接続点ＮＯの電位変動を減少させている。

次に、この発明の第２の実施形態について説明する。図２は第２の実施形態による昇圧回路において用いられる比較器の構成を示すブロック図である。なお、比較器以外の構成は従来のものと同様である。図２に示す比較器が図１に示す比較器と異なる点は、図１におけるトランジスタＰ６、Ｐ７の各ソース間を接続する線が除去され、トランジスタＰ５のドレインがトランジスタＰ７のソースに接続されている点である。

この回路においても、第１の実施形態と同様に、ポンプ回路の停止時にトランジスタＰ２１、Ｎ２１、Ｎ２２のルートを介して定格電流の約１／１０の定電流を流す。これにより、接続点ＮＯの電位変動を減少させている。但し、接続点ＮＯの電位保持の観点から、差動対は片側動作すればよいので、ポンプ回路停止時にはトランジスタＰ６、Ｐ８のラインにのみ電流を流し、トランジスタＰ７、Ｐ９のラインの電流をトランジスタＰ５によってオフとしている。

次に、この発明の第３の実施形態について説明する。図３は第３の実施形態による昇圧回路において用いられる比較器の構成を示すブロック図である。なお、比較器以外の構成は従来のものと同様である。図３に示す比較器が図８に示す従来の比較器と異なる点は、次の点である。

（１）トランジスタＰ７のソースとトランジスタＰ１０のソースとの接続を除き、トランジスタＰ１０のソースと電源電圧ＶDDの間にＰｃｈトランジスタＰ２５を挿入している。このトランジスタＰ２５のゲートへ信号Disableが加えられ、これにより、このトランジスタＰ２２はポンプ回路の動作時にオン、不動作時にオフとなる。
（２）トランジスタＮ３、Ｐ４の接続点とトランジスタＮ５のゲートとの間に半導体スイッチ４０を挿入している。この半導体スイッチ４０は、ポンプ回路の動作時にオン、不動作時にオフとなる。
（３）トランジスタＮ５のゲートと接地間およびトランジスタＮ５のソースと接地間にそれぞれコンデンサ４１、４２を追加している。
この実施形態においては、ポンプ回路の停止時において、差動段の定電流パスを完全にシャットダウンする。但し、定電流源用トランジスタＮ５のオン／オフ前後の電位関係を保持するため、半導体スイッチ４０、電位保持用のコンデンサ４１、４２を設けている。

図４は上述した第１〜第３の実施形態の効果を示す図である。この図において、波形Ｅ４は従来の回路（図８）における基準電位Ｖrefの変動を示し、波形Ｅ１〜Ｅ３はそれぞれ第１〜第３の実施形態における基準電位Ｖrefの変動を示している。この図から明らかなように、第１〜第３の実施形態によれば、いずれの回路も基準電位Ｖrefの変動が従来の回路より少ない。特に、第１の実施形態の回路の変動が少なく、変動抑制の効果が大きい。

この発明は、主としてＬＳＩ内部の電源回路に用いられる。

この発明の第１の実施形態による昇圧回路において用いられる比較器の構成を示す回路図である。 この発明の第２の実施形態による昇圧回路において用いられる比較器の構成を示す回路図である。 この発明の第３の実施形態による昇圧回路において用いられる比較器の構成を示す回路図である。 この発明の第１〜第３の実施形態の効果を説明するための波形図である。 従来の昇圧回路の構成を示すブロック図である。 同昇圧回路における基準電位回路２の構成を示す回路図である。 同昇圧回路におけるポンプ回路２３の構成を示す回路図である。 同昇圧回路における比較器２２の構成を示す回路図である。 同昇圧回路の各部の波形を示す波形図である。 同昇圧回路の問題点を説明するための波形図である。 同昇圧回路における比較器２２の要部と基準電位回路２の接続関係を示す図である。 同昇圧回路における比較器２２の要部と基準電位回路２の接続部の等価回路図である。 同昇圧回路の問題点を説明するための波形図である。

符号の説明

Ｐ１〜Ｐ１１、Ｐ２１、Ｐ２２、Ｐ２５…Ｐｃｈトランジスタ
Ｎ１〜Ｎ８、Ｎ２１、Ｎ２２…Ｎｃｈトランジスタ
４０…半導体スイッチ
４１、４２…コンデンサ

Claims (3)

1. 基準電位を出力する基準電位回路と、
   前記基準電位と出力電圧に対応する電圧とを比較する比較器と、
   電源電圧を昇圧して前記出力電圧として出力する昇圧手段であって、前記比較器の出力によって動作／不動作が制御される昇圧手段と、
   を具備する昇圧回路において、
   前記比較器が、
   前記基準電位と前記出力電圧に対応する電圧とを比較し比較結果を前記昇圧手段へ出力する差動増幅手段と、
   前記差動増幅手段の駆動電流を流す定電流回路であって、前記昇圧手段が動作の時駆動電流をオン、不動作の時駆動電流をオフとする定電流回路と、
   前記昇圧手段が不動作の時前記差動増幅手段へ前記駆動電流より小さい電流を流す電流回路と、
   からなることを特徴とする昇圧回路。
2. 基準電位を出力する基準電位回路と、
   前記基準電位と出力電圧に対応する電圧とを比較する比較器と、
   電源電圧を昇圧して前記出力電圧として出力する昇圧手段であって、前記比較器の出力によって動作／不動作が制御される昇圧手段と、
   を具備する昇圧回路において、
   前記比較器が、
   対となる第１、第２の増幅素子を具備し、前記基準電位と前記出力電圧に対応する電圧とを比較し比較結果を前記昇圧手段へ出力する差動増幅手段と、
   前記差動増幅手段の駆動電流を流す定電流回路であって、前記昇圧手段が動作の時駆動電流をオン、不動作の時駆動電流をオフとする定電流回路と、
   前記昇圧手段が不動作の時前記差動増幅手段の一方の増幅素子へ前記駆動電流より小さい電流を流す電流回路と、
   からなることを特徴とする昇圧回路。
3. 基準電位を出力する基準電位回路と、
   前記基準電位と出力電圧に対応する電圧とを比較する比較器と、
   電源電圧を昇圧して前記出力電圧として出力する昇圧手段であって、前記比較器の出力によって動作／不動作が制御される昇圧手段と、
   を具備する昇圧回路において、
   前記比較器が、
   前記基準電位と前記出力電圧に対応する電圧とを比較し比較結果を前記昇圧手段へ出力する差動増幅手段と、
   前記差動増幅手段の駆動電流を流す定電流回路であって、前記昇圧手段が動作の時駆動電流をオン、不動作の時駆動電流をオフとする定電流回路と、
   前記定電流回路へバイアス電圧を供給するラインを、前記昇圧手段が不動作の時オフとするスイッチ手段と、
   前記定電流回路と前記差動増幅手段との接続点の電位を前記昇圧手段が不動作となった後一定時間保持するコンデンサと、
   からなることを特徴とする昇圧回路。

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