JP2005237164A

JP2005237164A - 電源回路

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Publication number: JP2005237164A
Application number: JP2004045921A
Authority: JP
Inventors: Yoichi Hida; 洋一飛田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2004-02-23
Filing date: 2004-02-23
Publication date: 2005-09-02

Abstract

【課題】電圧レベル判定用の演算増幅器のオフセット電圧の影響を抑制して、所望の電圧レベルの内部電源電圧を生成する。
【解決手段】基準電圧用チャージポンプ回路（１）からの比較基準電圧（ＶＣＰ）に対応する電圧と出力用チャージポンプ回路（３）が生成する出力電圧（Ｖｏ）とを演算増幅器（２）で比較し、その比較結果に従って出力用チャージポンプ回路（３）のチャージポンプ動作を制御する。この出力電圧を負荷回路（５）に対する動作電源電圧として供給する。
【選択図】図１

Description

この発明は、電源回路に関し、特に、外部から与えられる電源電圧と電圧レベルが異なる内部電源電圧を生成する内部電源回路に関する。より特定的には、この発明は容量素子のチャージポンプ動作を利用して内部電源電圧を生成する電源回路に関する。

半導体装置においては、外部から供給されるシステム電源電圧などの外部電源電圧と異なる電圧レベルの電圧を必要とすることが多い。たとえば、不揮発性半導体記憶装置においては、メモリセルに対するデータの書込および消去に、電源電圧よりも絶対値の大きな書込／消去電圧が必要とされる。また、液晶表示装置においては、液晶素子を交流駆動する必要があり、また、画素データに対応する電圧を液晶画素素子に確実に印加するために、正および負の高電圧が必要とされる。

このようなレベルの異なる電圧を、半導体装置外部で生成して供給する場合、外部の電源回路の規模が大きくなり、システムの規模が増大し、また、半導体装置の端子数が増大し、半導体装置の規模が増大する。さらに、外部で生成される必要電圧を転送する外部配線における電力損失などにより、消費電力が増大する。

上述のような問題を解消するために、一般に、半導体装置内で外部電源電圧から所望のレベルの内部電圧を生成して内部電源電圧として利用する手法が用いられる。負電圧および外部電源電圧よりも高い正の電圧を生成する場合、通常、容量素子のチャージポンプ動作を利用するチャージポンプ回路が用いられる。内部電源は、内部電源電圧を使用する内部回路の誤動作を防止しかつ安定動作を保証するために、所望の電圧レベルの電圧を正確にかつ安定に生成することが要求され、このような要求を満たすために種々の回路構成が提案されている。

特許文献１（特開平７−６７３２４号公報）は、第１および第２の容量素子間で電荷を転送し、この第２の容量素子の充電電極と対向する電極に、所定の電圧レベルの電圧を供給することにより、この第２の容量素子の充電電圧を上昇させて、出力電圧を得る構成が示されている。すなわち、第１の容量素子を電源電圧レベルに充電し、この第１の容量素子の充電電圧を第２の容量素子へ伝達する。第２の容量素子の第１および第２の電極間に、転送された電荷に応じた電位差が生じる。レギュレータにより、第２の容量素子の第１の電極電位が基準電位よりも低いときに、内部電圧出力ノードに第２の容量素子の第１電極から電荷を転送させる。このレギュレータは、オペアンプ（演算増幅器）を含み、基準電圧と出力電位とを比較して、第２の容量素子から出力ノードへの電荷の転送を制御する。出力ノードの電圧を、電圧フォロアを介して第２の容量素子の第２の電極へ伝達する。これにより、第２の容量素子の第１の電極には、基準電圧と電源電圧の和に等しい電圧が生成される。

この特許文献１においては、負電圧を発生することも記載されているものの、正の高電圧を生成する回路をどのように修正して負電圧を生成するかについては具体的に何ら示していない。また、基準電圧をどのようにして生成するかについては具体的には何ら示していない。

特許文献２（特開２００１−２３８４３５号公報）は、容量素子のチャージポンプ動作を利用するチャージポンプ回路の出力電圧のレベルを検出し、その検出結果に従ってチャージポンプ動作を選択的に活性化する電圧変換回路を開示する。このレベル検出回路は、チャージポンプ回路が生成する昇圧電圧を抵抗分圧回路によりレベルシフトし、基準電圧とレベルシフト電圧とを演算増幅器（差動増幅器）により比較し、その比較結果に従ってクロック信号を選択的にチャージポンプ回路へ伝達する。

特許文献３（特開２０００−１０５６１１号公報）は、容量素子を含むチャージポンプ回路の生成する昇圧電圧を演算増幅器（差動増幅器）の動作電源電圧として使用し、この演算増幅器で、基準電圧と内部電源線上の電圧とを比較し、その比較結果に従って内部電源線を駆動する構成を示す。この演算増幅器は、内部電源線上の電圧を抵抗分圧回路により分圧した電圧と基準電圧とを比較し、その比較結果に従ってチャージポンプ回路からの供給電荷を内部電源線上に供給する。チャージポンプ回路は、複数段の縦続接続されるダイオード接続されたＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）と、各ダイオードの接続ノードに結合されて隣接段で相補クロック信号を受ける容量素子とで構成される。

特許文献４（特開平１１−２１９５９６号公報）は、負電圧を発生するチャージポンプと、基準電圧に従って正の電圧を生成する正電圧発生回路と、この正電圧発生回路の生成する正電圧とチャージポンプの生成する負電圧とを分圧して第２の正電圧を生成する分圧回路と、この分圧回路の出力電圧と第２の基準電圧とを比較してチャージポンプのチャージポンプ動作を制御する制御回路とを含む。

正電圧発生回路は、正電圧を抵抗分圧回路により分圧して参照電位を生成し、その参照電位と第１の基準電位とを比較し、その比較結果に従って正電圧の電圧レベルを調整する。分圧回路は、正電圧発生回路からの正電圧をソースフォロアモードで伝達するソースフォロアトランジスタと、このソースフォロアトランジスタのソースとチャージポンプの出力ノードの間に接続される抵抗直列体とを含む。

上述の特許文献１から４に示される構成においては、基本的に、内部電源電圧を容量素子のチャージポンプ動作に基づいて生成し、そのチャージポンプ動作を、生成された内部電圧レベルに応じて制御する。

特許文献５（特開２００１−１１１４１９号公報）は、ＰＬＬ（位相ロックループ）において、チャージポンプ回路の出力電圧の高周波成分を除去するループフィルタとして、演算増幅器で構成される積分回路を利用する構成が示されている。この特許文献５においては、ＰＬＬにおける誤差信号に応じてローパスフィルタの容量素子の充放電をスイッチ回路で構成されるチャージポンプ回路で行い、この充放電電流を生成するカレントミラー回路の参照電位（カレントマスタトランジスタのドレインノードの電位）を、ループフィルタを構成する演算増幅器の基準電圧として利用し、容量素子の充電電圧に応じた内部電圧（制御信号）を生成する構成が示される。
特開平７−６７３２４号公報特開２００１−２３８４３５号公報特開２０００−１０５６１１号公報特開平１１−２１９５９６号公報特開２００１−１１１４１９号公報

比較動作を行う演算増幅器（差動増幅器）は、入力部は、差動段のトランジスタ対と、この差動段のトランジスタ対の駆動電流量を設定するカレントミラー型負荷とで構成される。差動トランジスタ対が、ＭＯＳトランジスタで構成される場合、ゲート−ソース間電圧によりそれぞれの駆動電流量が設定され、この駆動電流量の差に応じて入力信号（電圧）の差に応じた出力信号を生成することができる。このＭＯＳトランジスタのしきい値電圧に製造条件の変動により、差が生じた場合、この差動トランジスタ対の駆動電流量を、入力信号（電圧）の差に応じて設定することができず、出力誤差が生じる。このような差動トランジスタ対のしきい値電圧の差を主要因とする演算増幅器の出力誤差は、オフセット電圧と呼ばれている。

上述の特許文献２から４に示されるように、抵抗分圧した内部電圧を演算増幅器により基準電圧と比較して内部電圧のレベルを判定し、その判定結果に従って内部電圧の電圧レベルを判定する場合、以下に説明するように、演算増幅器のオフセット電圧の影響が大きくなる。

いま、抵抗分圧回路により、内部電圧Ｖｉが、Ｖｉ／Ｋの電圧レベルに変換されて、演算増幅器負入力に印加され、また、基準電圧Ｖｒｅｆがこの演算増幅器の正入力に印加された場合を考える。この場合、演算増幅器の差動入力はオフセット電圧ΔＶを考慮すると、等価的に次式で表される。

（Ｖｒｅｆ＋ΔＶ）−Ｖｉ／Ｋ・・・（１）
演算増幅器の出力信号に従って内部電圧生成動作を制御する場合、上述の等価差動入力がゼロとなるように、演算増幅器の出力信号に従って内部電圧生成動作が制御される。従って、上術の関係式（１）から次式（２）が得られる。

Ｖｉ／Ｋ＝Ｖｒｅｆ＋ΔＶ
Ｖｉ＝Ｋ・Ｖｒｅｆ＋Ｋ・ΔＶ・・・（２）
したがって、たとえば基準電圧が電源電圧レベルの３Ｖで、内部電圧Ｖｉとしてたとえば９Ｖを生成する場合、Ｋ＝３であり、抵抗比２：１の抵抗素子で、このレベル変換用の分圧回路を構成した場合、オフセット電圧ΔＶが３倍に増幅され、必要とされる内部電圧Ｖｉの電圧レベルが、目標値のＫ・Ｖｒｅｆよりも大きくずれる。

特に、液晶表示装置などにおいては表示画素素子がガラス基板上に形成され、熱処理温度に制限を受けるため、一般に、ＭＯＳトランジスタは、低温ポリシリコンＴＦＴ（薄膜トランジスタ）で形成される。この低温ポリシリコンＴＦＴにより、画素以外の部分の回路も構成される。このような低温ポリシリコンＴＦＴを用いた場合、不十分な熱処理温度のために、不純物の活性化および結晶性の回復が不十分となりしきい値電圧のばらつきなどが大きくなり、オフセット電圧ΔＶは数百ｍＶ程度の無視することのできない電圧レベルとなる。このような大きなオフセット電圧がさらに増幅された場合、内部電圧の目標値からのずれが大きくなり、内部電圧を利用する回路の動作マージンを大きく減少させる。

上述の特許文献１から４においては、演算増幅器のオフセット電圧が電圧レベル判定に対して及ぼす影響については全く考慮していない。特に、特許文献２から４においては、比較対象電圧を抵抗素子の分圧回路によりレベルシフトして、演算増幅器で比較しており、そのオフセット電圧の影響が大きくなるものの、そのオフセット電圧の増幅による制御誤差については何ら考慮していない。

また、特許文献５においては、ＰＬＬ回路において、誤差信号に応じて容量素子を充電し、この容量素子の充電電圧を演算増幅器で構成されるループフィルタを用いてローパス処理して制御信号を生成しているものの、ループフィルタを構成する演算増幅器のオフセット電圧については全く考慮しておらず、制御誤差の問題については、全く考慮していない。

個別素子の場合、通常、このような演算増幅器のオフセット電圧は、負入力にオフセット抵抗を接続し、その抵抗値を調整することにより、オフセット電圧を相殺することが行われる。この場合、極めて煩雑な工程となる。半導体装置内部に設けられる演算増幅器においては、基準電圧レベルの調整またはオフセット用抵抗素子の抵抗値のトリミングなどにより、この演算増幅器の出力信号にオフセット電圧成分の影響が現われないようにする必要がある。このようなトリミング工程では、このオフセット抵抗素子または基準電圧発生用の抵抗素子に対応してヒューズ素子を溶断（プログラミング）する必要があり、このオフセット調整のための工程が必要となり、応じて、この工程増加のために、コストが増大するという問題が生じる。

それゆえ、この発明の目的は、差動増幅器（演算増幅器）のオフセット電圧の影響を抑制して所望の電圧レベルの内部電圧を生成することのできる電源回路を提供することである。

この発明の第１の観点に係る電源回路は、繰返し信号に従って容量素子のチャージポンプ動作を行なって参照電圧を生成する第１のチャージポンプ回路と、活性化時、容量素子によるチャージポンプ動作を行なって内部電圧を生成する第２のチャージポンプ回路と、参照電圧に対応する電圧と内部電圧とを比較し、その比較結果に従って第２のチャージポンプ回路を選択的に活性化する制御回路を含む。

この発明の第２の観点に係る電源回路は、繰返し信号に従って容量素子のチャージポンプ動作により第１の電源電圧から第１の電源電圧とレベルの異なる参照電圧を生成するチャージポンプ回路と、この参照電圧に対応する電圧を入力として受け、電圧フォロアモードで動作して参照電圧に対応する電圧に従って内部電源線を駆動して内部電源線に内部電源電圧を生成する差動増幅器とを含む。

第１の観点に係る電源回路においては、第１のチャージポンプ回路により参照電位の元となる電圧を生成しており、内部電源電圧の電圧レベルが電源電圧以上または負電圧であっても、第２のチャージポンプ回路が生成する電圧に対応する電圧レベルの電圧を生成することができ、内部電圧の抵抗分圧によるレベル変換が不要となる。従って、第２のチャージポンプ回路が生成する電圧をレベル変換することなく制御回路へ与えて第１のチャージポンプ回路の生成する参照電圧に対応する電圧と比較することができる。制御回路において差動増幅器または演算増幅器においてオフセット電圧が存在しても、そのオフセット電圧がレベル変換回路の分圧比で増幅されず、差動増幅器（演算増幅器）のオフセット電圧が内部電源電圧に及ぼす影響を抑制することができ、この差動増幅器（演算増幅器）の出力信号に従って第２のチャージポンプ回路の動作を制御することにより、安定にレベル判定を行なって内部電源電圧を生成することができる。応じて、内部電源電圧のずれを低減でき、内部電源電圧を使用する回路の動作マージンを拡大することができる。

また、第２の観点に従う電源回路においては、電圧フォロアモードで差動増幅器を動作させて、チャージポンプ回路の出力電圧に応じた電圧を内部電源電圧として生成しており、内部電源電圧比較のためのレベルシフトが不要となり、この差動増幅器のオフセット電圧の影響を抑制して、変動成分の少ない内部電源電圧を生成でき、応じて、この内部電源電圧を利用する回路の動作マージンを拡大することができる。

［実施の形態１］
図１は、この発明の実施の形態１に従う電源回路の構成を概略的に示す図である。図１において、電源回路は、基準電圧ＶＣＰを生成する基準電圧用チャージポンプ回路１と、出力電圧Ｖｏを生成する出力用チャージポンプ回路３と、基準電圧ＶＣＰと出力電圧Ｖｏとを比較し、その比較結果に基づいて出力信号を生成する演算増幅器（差動増幅器）２と、この差動増幅器２の出力信号に従って繰返し信号ＣＬＫを出力用チャージポンプ回路３へ伝達するスイッチ回路４を含む。出力用チャージポンプ回路３からの出力電圧Ｖｏは、負荷回路５の動作電源電圧として供給される。

基準電圧用チャージポンプ回路１は、基準電位ノードの電源ノードＰＷに供給される電源電圧ＶＤＤを受け、クロック入力ノードＣＮ１に供給される繰返し信号ＣＬＫに従って図示しない容量素子のチャージポンプ動作により基準電圧ＶＣＰを生成する。この基準電圧用チャージポンプ回路１は、その構成は、後に詳細に説明するが、次式（３）で示される電圧ＶＣＰを生成する。

ＶＣＰ＝ＶＤＤ＋ｎ・ＶＣＬＫ・・・（３）
上式（３）において、ｎは自然数であり、ＶＣＬＫは、繰返し信号ＣＬＫの電圧振幅を示す。この繰返し信号ＣＬＫの電圧振幅が、電源電圧ＶＤＤであり、また係数ｎが２の場合、基準電圧用チャージポンプ回路１が生成する電圧ＶＣＰは、次式（４）で表わされる。

ＶＣＰ＝３・ＶＤＤ・・・（４）
基準電圧用チャージポンプ回路１が生成する電圧ＶＣＰは、その内部に含まれるＭＯＳトランジスタのしきい値電圧と独立の電圧レベルであり、電源電圧ＶＤＤに依存する電圧レベルとなり、製造工程時のしきい値電圧の変動などの影響を受けることなく、正確に、意図する電圧レベルの電圧ＶＣＰを設定することができる。

また、基準電圧用チャージポンプ回路１を利用することにより、出力電圧Ｖｏの目標電圧レベルの電圧を生成することができ、抵抗分圧回路により出力電圧Ｖｏを分圧する必要がなくなり、比較回路２のオフセット電圧が抵抗分圧比により増幅される状態が生じるのを避けることができる。

比較回路２は、差動増幅回路で構成され、ハイ側電源ノードＰＨに供給されるハイ側電源電圧ＶＨとロー側電源ノードＰＬに供給されるロー側電源電圧ＶＬを動作電源電圧として受け、正入力ノードＮＤ１と負入力ノードＮＤ２にそれぞれ与えられる信号を差動的に増幅し、その増幅結果を示す信号を２値信号として出力ノードＮＤ３に生成する。ハイ側電源電圧ＶＨおよびロー側電源電圧ＶＬは、基準電圧用チャージポンプ回路１の生成する基準電圧ＶＣＰが、最も感度のよい領域の電圧となるような電圧レベルに設定される。出力電圧Ｖｏと基準電圧ＶＣＰの差に応じた２値信号を、比較回路２が生成することができる限り（好ましくは、差動段トランジスタが線形領域で動作する）、ハイおよびロー側の電源電圧ＶＨおよびＶＬは、それぞれ、電源電圧ＶＤＤおよび接地電圧ＧＮＤであってもよい。

この比較回路２は、基準電圧用チャージポンプ回路１からの基準電圧ＶＣＰが出力用チャージポンプ回路３の生成する出力電圧Ｖｏよりも高いときには、Ｈレベル（論理ハイレベル）の信号を生成し、基準電圧ＶＣＰが出力電圧Ｖｏよりも低い場合には、Ｌレベル（論理ローレベル）の信号を生成する。

スイッチ回路４は、比較回路２の出力信号がＨレベルの時には導通状態となり、クロック入力ノードＣＮ２に与えられた繰返し信号ＣＬＫを出力用チャージポンプ回路３へ伝達し、一方、比較回路２の出力信号がＬレベルの時には非導通状態となり、出力用チャージポンプ回路３への繰返し信号ＣＬＫの伝達を禁止し、出力用チャージポンプ回路３のチャージポンプ動作を停止させる。

スイッチ回路４は、ＣＭＯＳトランスミッションゲートなどのスイッチゲートで構成されてもよく、また、比較回路２の出力信号と繰返し信号ＣＬＫとを受ける論理ゲートで構成されてもよい。スイッチゲートでスイッチ回路４が構成される場合、スイッチ回路４の非導通時、出力用チャージポンプ回路３へは、繰返し信号ＣＬＫに代えて、その論理レベルがＨレベルまたはＬレベルに固定された信号が供給される（スイッチ回路４の出力ノードがフローティング状態となる（出力用チャージポンプ回路３のチャージポンプ動作が不安定となる）のを防止するため）。

出力用チャージポンプ回路３は、基準電圧用チャージポンプ回路１と同様の構成を有し、繰返し信号ＣＬＫが伝達されたときに容量素子によるチャージポンプ動作を行なって、その出力ノードに正電荷を供給して出力電圧Ｖｏの電圧レベルを上昇させる。

なお、クロック入力ノードＣＮ１およびＣＮ２には、同じ繰返し信号ＣＬＫが与えられている。しかしながら、基準電圧用チャージポンプ回路１および出力用チャージポンプ回路３へは、それぞれ別々の繰返し信号（クロック信号）が与えられてもよい。基準電圧用チャージポンプ回路１は、単に基準電圧ＶＣＰを生成して比較回路２へ与えることが要求されるだけであり、電荷供給能力はそれほど要求されず、一方、出力用チャージポンプ回路３は、その出力電圧Ｖｏを負荷回路５の動作電源電圧として供給するため、大きな電荷供給能力を要求される。従って、それぞれの要求される電荷供給能力に応じて、チャージポンプ回路１および３それぞれのチャージポンプ動作のクロック周波数および／または電圧振幅が設定されてもよい。

図１に示す電源回路において、比較回路２は、基準電圧ＶＣＰが出力電圧Ｖｏよりも高い場合には、スイッチ回路４を導通状態とする。応じて、出力用チャージポンプ回路３がチャージポンプ動作を行ない、出力電圧Ｖｏの電圧レベルを上昇させる。一方、基準電圧ＶＣＰが出力電圧Ｖｏの電圧レベルよりも低い場合には、比較回路２の出力信号に従ってスイッチ回路４が非導通状態となり、出力用チャージポンプ回路３は、チャージポンプ動作を停止する。この動作を繰返すことにより、出力用チャージポンプ回路３の出力電圧Ｖｏは、基準電圧用チャージポンプ回路１からの基準電圧ＶＣＰの電圧レベルに等しい電圧レベルに設定される。したがって、理想的には、基準電圧ＶＣＰが３・ＶＤＤの場合、出力電圧Ｖｏは、次式（５）で表わされる。

Ｖｏ＝ＶＣＰ＝３・ＶＤＤ・・・（５）
比較回路２は差動増幅回路または演算増幅器で構成されており、オフセット電圧が存在する。このオフセット電圧がΔＶの場合、比較回路１は、出力電圧Ｖｏが、基準電圧ＶＣＰとオフセット電圧ΔＶの電圧レベルが等しくなるように、その出力信号の論理レベルを設定する。すなわち、オフセット電圧ΔＶが存在する場合、基準電圧ＶＣＰが正入力に印加されており、比較回路１は、正入力に電圧ＶＣＰ＋ΔＶが印加され、負入力に電圧Ｖｏが印加されたとして判定動作を行い、電圧ＶＣＰ＋ΔＶが出力電圧Ｖｏよりも高いときにはＨレベルの信号を出力し、低いときにＬレベルの信号を出力する。したがって、出力電圧Ｖｏは、このオフセット電圧を考慮すると、次式（６）で表わされる。

Ｖｏ＝ＶＣＰ＋ΔＶ
＝３・ＶＤＤ＋ΔＶ・・・（６）
この出力電圧Ｖｏの電圧レベルを決定する電圧成分においては、オフセット電圧ΔＶは増幅されない。したがって、抵抗分圧回路を利用して出力電圧Ｖｏをレベルシフトして基準電圧と比較する構成と比べて、目標電圧３・ＶＤＤからのずれは小さくすることができる。

この図１に示すように、負荷回路５へ動作電源電圧として供給される電圧Ｖｏをレベル変換することなく、比較回路２へ与え、チャージポンプ回路１により昇圧された基準電圧ＶＣＰと比較することにより、比較回路２のオフセット電圧の影響を抑制して、出力電圧Ｖｏの電圧レベルの目標電圧レベルからのずれを小さくすることができ、負荷回路５の動作マージンを改善することができる。

図２は、図１に示す比較回路２の構成の一例を示す図である。図２において、比較回路２は、ハイ側電源ノードＰＨと内部ノードＢ１の間に接続されかつそのゲートが内部ノードＢ２に接続されるＰチャネルＭＯＳトランジスタＱ１と、ハイ側電源ノードＰＨと内部ノードＢ２の間に接続されかつそのゲートが内部ノードＢ２に接続されるＰチャネルＭＯＳトランジスタＱ２と、内部ノードＢ１と内部ノードＢ３の間に接続されかつそのゲートが正入力ノードＮＤ１に接続されるＮチャネルＭＯＳトランジスタＱ３と、内部ノードＢ２と内部ノードＢ３の間に接続されかつそのゲートが負入力ノードＮＤ２に接続されるＮチャネルＭＯＳトランジスタＱ４と、内部ノードＢ３とロー側電源ノードＰＬの間に接続される定電流源ＩＳ１と、ハイ側電源ノードＰＨと出力ノードＮＤ３の間に接続されかつそのゲートが内部ノードＢ１に接続されるＰチャネルＭＯＳトランジスタＱ５と、出力ノードＮＤ３とロー側電源ノードＰＬ１の間に接続される定電流源ＩＳ２を含む。

この図２に示す比較回路２においては、正入力ノードＮＤ１の電圧レベルが負入力ノードＮＤ２の電圧のレベルよりも高い場合には、ＭＯＳトランジスタＱ３の電力駆動量が、ＭＯＳトランジスタＱ４の電流駆動量よりも大きくなる。ＭＯＳトランジスタＱ４へは、ＭＯＳトランジスタＱ２から電流が供給される。ＭＯＳトランジスタＱ１およびＱ２は、ＭＯＳトランジスタＱ２をマスタトランジスタとするカレントミラー回路を構成し、これらのＭＯＳトランジスタＱ１およびＱ２には同じ大きさの電流が流れる（ＭＯＳトランジスタＱ１およびＱ２のサイズが同じ）。したがって、ＭＯＳトランジスタＱ４およびＱ３へは同じ大きさの電流が、ＭＯＳトランジスタＱおよびＱ２から供給され、ＭＯＳトランジスタＱ３が、このＭＯＳトランジスタＱ１からの供給電流を放電し、内部ノードＢ１の電圧レベルが低下する。応じて、ＭＯＳトランジスタＱ５のコンダクタンスが上昇し、出力ノードＬＤ３へ供給する電流量が増大し、この出力ノードＮＤ３の電圧レベルがＨレベルとなる（ＭＯＳトランジスタＱ５の供給電流が定電流源ＩＳ２の駆動電流よりも大きくなる）。

一方、正入力ノードＮＤ１の電圧レベルが、負入力ノードＮＤ２の電圧レベルよりも低い場合には、ＭＯＳトランジスタＱ４の駆動電流量が、ＭＯＳトランジスタＱ３の駆動電流減よりも大きくなる。したがって、ＭＯＳトランジスタＱ３へは、ＭＯＳトランジスタＱ１からＭＯＳトランジスタＱ４が駆動する電流と同じ大きさの電流が供給されるため、内部ノードＢ１の電圧レベルが上昇し、ＭＯＳトランジスタＱ５のコンダクタンスが低下し、その駆動電流量が低下する。応じて、出力ノードＮＤ３の電圧レベルがＬレベルとなる（ＭＯＳトランジスタＱ５の供給電流量よりも定電流源ＩＳ２の駆動電流量が大きくなる）。

したがって、この図２に示す比較回路２を利用することにより、正入力ノードＮＤ１および負入力ノードＮＤ２にそれぞれ与えられる電圧ＶＣＰおよびＶｏに従って、２値の信号を生成して、スイッチ回路４の導通／非導通を制御することができる。

図２に示す比較回路２は、アナログ的に差動増幅動作を行って、その出力信号を基準電圧ＶＣＰと出力電圧Ｖｏとの差に応じてアナログ的に変化させてもよい。この場合には、スイッチ回路４をＡＮＤゲートなどの論理ゲートで構成し、比較回路２の出力するアナログ信号をその論理ゲートの入力論理しきい値電圧で２値処理して、繰返し信号ＣＬＫの転送を選択的に実行する。

図３は、この発明に従う電源回路が適用される液晶表示装置の構成の一例を示す図である。図３において、液晶表示装置は、入力に与えられる各種信号ＩＮに従って繰返し信号ＣＬＫおよび各種制御信号を生成する液晶制御用ＬＳＩ（大規模集積回路チップ）１０と、液晶制御用ＬＳＩ１０からの出力に従って液晶パネル１４を駆動する信号を生成する液晶駆動用ＬＳＩ１２とを含む。この液晶駆動用ＬＳＩ１２は、繰返し信号ＣＬＫに従って出力電圧Ｖｏを生成する電源回路１３を含む。液晶パネル１４には、行列状に液晶表示画素素子が配置される。

液晶制御用ＬＳＩ１０は、入力に与えられる入力信号ＩＮ（各種動作モード指示信号などの制御信号）に従って繰返し信号ＣＬＫ、および水平同期信号および垂直同期信号および画素データ転送クロック信号などの各種タイミング信号を生成する。

液晶駆動用ＬＳＩ１２は、液晶制御用ＬＳＩ１０からの各種制御信号に従って液晶パネル１４に含まれるゲート線（液晶素子画素素子に選択トランジスタが接続される信号線）を駆動し、また液晶パネル１４の各データ線に画素データを転送するスイッチ制御信号を生成し、また共通電極電圧などを生成する。

液晶駆動用ＬＳＩ１２および液晶制御用ＬＳＩ１０へは、外部からのシステム電源電圧ＶＤＤが、動作電源電圧として供給される。液晶駆動用ＬＳＩ１２において、電源回路１３を配置し、繰返し信号ＣＬＫに従って電源電圧ＶＤＤよりも絶対値の大きな出力電圧Ｖｏを生成し、液晶パネル１４を駆動するために必要な電圧を生成する。したがって、液晶駆動用ＬＳＩ１２は、電源回路１３からの電圧（Ｖｏ）に従ってゲート線駆動信号などの信号を生成する回路を図１に示す負荷回路として含む。

この図３に示す液晶表示装置においては、液晶制御用ＬＳＩ１０から供給される繰返し信号ＣＬＫの電圧振幅は、電源電圧ＶＤＤに等しく、たとえば、３Ｖである。したがって、たとえば、出力電圧Ｖｏとして、９Ｖの電圧が電源回路１３により生成され、この９Ｖの電圧に従って液晶パネル１４のたとえばゲート線が水平同期タイミング信号に従って駆動される。

なお、液晶駆動ＬＳＩ１２と表示パネル１４とは、同一のチップ上に集積化されてもよい。

以上のように、この発明の実施の形態１に従えば、基準電圧用のチャージポンプ回路で基準電圧を生成し、また基準電圧と出力用チャージポンプ回路から生成された出力電圧とを比較し、その比較結果に従って出力用チャージポンプ回路のチャージポンプ動作を制御しており、演算増幅器（比較回路）のオフセット電圧の影響を抑制し、負荷回路５へ供給される電源電圧のばらつきを抑制でき、動作マージンを改善することができる。

［実施の形態２］
図４は、この発明の実施の形態２に従う電源回路の構成を概略的に示す図である。図４に示される電源回路は、以下の点で、図１に示す電源回路とその構成が異なる。すなわち、基準電圧用チャージポンプ回路１からの基準電圧ＶＣＰを分圧する抵抗素子Ｒ１およびＲ２で構成される抵抗分圧回路が設けられる。この抵抗分圧回路により基準電圧ＶＣＰから分圧電圧ＶＣＰＤを生成して、比較回路２の正入力ノードＮＤ１へ供給する。図４に示す電源回路の他の構成は、図１に示す電源回路の構成と同じであり、対応する部分には同一参照番号を付し、詳細説明は省略する。

図４に示す電源回路において、比較回路２の正入力ノードＮＤ１へ供給される分圧電圧ＶＣＰＤは、次式（７）で表わされる。

ＶＣＰＤ＝ＶＣＰ・Ｒ２／（Ｒ１＋Ｒ２）・・・（７）
上式（7）において、抵抗素子Ｒ１およびＲ２の抵抗値を、同一の符号Ｒ１およびＲ２で示す。比較回路２は、分圧電圧ＶＣＰＤと出力電圧Ｖｏの電圧レベルが等しくなるように、スイッチ回路４の導通／非導通（繰返し信号ＣＬＫの伝達／非伝達）を制御する。したがって、この場合、出力電圧Ｖｏは、次式（８）で表わされる。

Ｖｏ＝ＶＣＰ・Ｒ２／（Ｒ１＋Ｒ２）＋ΔＶ・・・（８）
上式（８）に見られるように、抵抗分圧回路を利用しても、基準電圧ＶＣＰが分圧されるだけであり、比較回路２のオフセット電圧ΔＶは増幅されないため、出力電圧Ｖｏの電圧レベルの目標値からのずれを小さくすることができる。また、抵抗素子Ｒ１およびＲ２で構成される分圧回路を利用する場合、抵抗分圧回路の分圧比により、出力電圧Ｖｏの電圧レベルを任意の電圧レベルに設定することができる。この場合、基準電圧用チャージポンプ回路１は、その出力電圧ＶＣＰが、出力電圧Ｖｏよりも高い電圧レベルとなるように構成される。これは、後に詳細に説明するように、たとえば、基準電圧用チャージポンプ回路１の電荷転送段の段数を、出力用チャージポンプ回路３のそれよりも多くすることにより、容易に実現される。

以上のように、この発明の実施の形態２に従えば、基準電圧を抵抗分圧回路で分圧して参照電位を生成して出力電圧と比較しており、出力電圧Ｖｏに対しては、比較回路２のオフセット電圧ΔＶが誤差成分として現われるだけであり、抵抗素子Ｒ１およびＲ２の抵抗分圧比が何らオフセット電圧に影響を及ぼさない。したがって、この比較回路２のオフセット電圧ΔＶの影響を抑制して、必要とされる電圧レベルの内部電圧Ｖｏを生成することができる。

［実施の形態３］
図５は、この発明の実施の形態３に従う基準電圧発生用チャージポンプ回路１の構成の一例を示す図である。この基準電圧用チャージポンプ回路１は、電源ノードＰＷに供給される電源電圧ＶＤＤを基準電位として、電源電圧ＶＣＣよりも、制御クロック信号ＣＬＫ１−ＣＬＫ４の電圧振幅ＶＣＣの２倍高い高電圧ＶＤＤ＋２・ＶＣＣを、基準電圧ＶＣＰとして生成する。

図５において、基準電圧用チャージポンプ回路１は、電源ノード（基準ノード）ＰＷと内部ノード（第１の内部ノード）ＮＤ１１の間に接続されかつそのゲートが内部ノード（第２の内部ノード）ＮＤ１２に接続されるＮチャネルＭＯＳトランジスタＮＱ１１と、電源ノードＰＷと内部ノードＮＤ１２の間に接続されかつそのゲートが内部ノードＮＤ１１に接続されるＮチャネルＭＯＳトランジスタＮＱ１２と、第１の制御クロック信号ＣＬＫ１を受けるクロック信号入力ノード（第１のクロック入力ノード）Ｓ１１と内部ノードＮＤ１１の間に接続される容量素子（第１の容量素子）Ｃ１１と、第２の制御クロック信号ＣＬＫ２を受けるクロック入力ノード（第２のクロック入力ノード）Ｓ１２と内部ノードＮＤ１２の間に接続される容量素子（第２の容量素子）Ｃ１２を含む。

ＭＯＳトランジスタＮＱ１１およびＮＱ１２は、エンハンスメント型トランジスタであり、ゲート−ソース間電圧がしきい値電圧よりも高くなったときに導通状態となる。

基準電圧用チャージポンプ回路１は、さらに、内部ノードＮＤ１２と内部出力ノードＯＤ１１の間に接続されかつそのゲートが内部ノード（第３の内部ノード）ＮＤ１３に接続されるＰチャネルＭＯＳトランジスタ（第３のトランジスタ）ＰＱ１１と、内部ノードＮＤ１３と内部出力ノードＯＤ１１の間に接続されかつそのゲートが内部ノードＮＤ１２に接続されるＰチャネルＭＯＳトランジスタ（第４のトランジスタ）ＰＱ１２と、制御クロック信号ＣＬＫ３を受けるクロック入力ノード（第３のクロック入力ノード）Ｓ１３と内部ノードＮＤ１３の間に接続される容量素子（第３のより素子）Ｃ１３を含む。

ＭＯＳトランジスタＰＱ１１およびＰＱ１２もエンハンスメント型トランジスタであり、ゲート−ソース間電圧が、しきい値電圧よりも低くなったときに導通状態となる（しきい値電圧は負の電圧である）。

交差結合されるＮチャネルＭＯＳトランジスタＮＱ１１およびＮＱ１２により電圧昇圧用の電荷が生成され、ＭＯＳトランジスタＰＱ１１およびＰＱ１２により、この生成された昇圧用電荷を内部出力ノードＯＤ１１へ転送する電荷転送段が構成される。

基準電圧用チャージポンプ回路１は、さらに、内部出力ノードＯＤ１１の電荷を最終出力ノードＦＯＤへ、制御クロック信号ＣＬＫ１およびＣＬＫ４に従って伝達する電圧駆動段２０を備える。

この電圧駆動段２０は、制御クロック信号ＣＬＫ１に従って内部出力ノードＯＤ１１に対してチャージポンプ動作を行なう容量素子ＣＣと、内部出力ノードＯＤ１１の充電電荷を、制御クロック信号ＣＬＫ４に従って最終出力ノードＦＯＤへ伝達する電荷転送段ＸＦＰを含む。

電荷転送段ＸＦＰは、内部出力ノードＯＤ１１と最終出力ノードＦＯＤの間に接続されかつそのゲートが内部ノードＮＤＢに接続されるＰチャネルＭＯＳトランジスタＰＱａと、内部ノードＮＤＢと最終出力ノードＦＯＤの間に接続されかつそのゲートが内部出力ノードＯＤ１１に接続されるＰチャネルＭＯＳトランジスタＰＱｂと、制御クロック信号ＣＬＫ４を受けるクロック入力ノードＳ１５と内部ノードＮＤＢの間に接続される容量素子Ｃｂを含む。電荷転送段ＸＦＰの入力ノードＰＤＩが、内部出力ノードＯＢ１１に接続され、その出力ノードＰＤＯが最終出力ノードＦＯＤに接続される。

最終出力ノードＦＯＤには、基準電圧ＶＣＰを安定化するための安定化容量Ｃ１４が設けられる。しかしながら、この基準電圧用チャージポンプ回路１は、単に演算増幅器で構成される比較回路に対する比較基準電圧を生成して、この比較回路の差動段のトランジスタのゲート容量を充電することが要求されるだけであり、その負荷変動は小さいため、この安定化容量Ｃ１４は、特に設けられなくてもよい。

まず、この図５に示す基準電圧用チャージポンプ回路１の動作について、内部出力ノードＯＤ１１に電圧昇圧用の電荷を伝達する動作について説明し、次いで、電圧駆動段５０の電荷転送による昇圧動作について説明する。

図６は、この図５に示す基準電圧用チャージポンプ回路１のＭＯＳトランジスタＮＱ１１、ＮＱ１２、ＰＱ１１およびＰＱ１２により構成される部分の動作を示すタイミング図である。図６においては、説明を簡単にするために、電圧駆動段２０の動作については考慮せず、内部出力ノードＯＤ１１の電圧レベルがＶＤＤ＋ＶＣＣの電圧レベルにある安定状態時の信号波形を示す。内部出力ノードＯＤ１１が、電圧駆動段２０の容量素子ＣＣによるチャージポンプ動作によりその電圧レベルが電圧ＶＤＤ＋ＶＣＣと電圧ＶＤＤ＋２・ＶＣＣとの間で変化するときの動作については、後に図７を参照して詳細に説明する。ここでは、昇圧用の電荷の生成および電荷の内部出力ノードＯＤ１１への転送動作について説明する。

また、制御クロック信号ＣＬＫ１−ＣＬＫ４は、電圧振幅が電圧ＶＣＣであればよく、交流信号であってもよいが、図６においては、これらの制御クロック信号ＣＬＫ１からＣＬＫ４（３）は、説明を簡単にするために、接地電圧ＧＮＤと電圧ＶＣＣとの間で変化する信号として示す。

時刻ｔ０において、制御クロック信号ＣＬＫ１が電圧ＶＣＣレベル、制御クロック信号ＣＬＫ２が接地電圧ＧＮＤレベル、また、制御クロック信号ＣＬＫ３が、電圧ＶＣＣレベルであり、この状態においては、内部ノードＮＤ１１が、容量素子Ｃ１１のチャージポンプ動作による電荷供給により電圧ＶＤＤ＋ＶＣＣの電圧レベルにあり、内部ノードＮＤ１２が、ＭＯＳトランジスタＮＱ１２により電源電圧ＶＤＤレベルである。ＭＯＳトランジスタＮＱ１１は、ソースが電源ノードＰ１で接続されており、そのゲートおよびソース電圧が等しいため、非導通状態にある。

ＭＯＳトランジスタＮＱ１２は、ゲート電位が、電圧ＶＤＤ＋ＶＣＣであっても、内部ノードＮＤ１２および電源ノードＰＷの電圧レベルが等しいため、ＭＯＳトランジスタＮＱ１２のドレイン−ソース間には電流は流れない。

内部ノードＮＤ１３は、制御クロック信号ＣＬＫ３による容量素子Ｃ１３のチャージポンプ動作により、電圧ＶＤＤ＋ＶＣＣレベルであり、ＭＯＳトランジスタＰＱ１１は、そのゲート電位がソースおよびドレイン電位以上であり、非導通状態を維持する。内部出力ノードＯＤ１１の電圧の安定状態時、内部ノードＮＤ１２が電源電圧ＶＤＤレベルであり、ＭＯＳトランジスタＰＱ１２は、導通状態とされる。しかしながら、内部ノードＮＤ１３と内部出力ノードＯＤ１１の電圧レベルが等しいため、このＭＯＳトランジスタＰＱ１２においても、電流は流れない。

チャージポンプ動作開始時の過渡状態時において、内部出力ノードＯＤ１１の電圧が電圧ＶＤＤ＋ＶＣＣレベルよりも低い場合において、内部ノードＮＤ１２の電圧レベルが内部ノードＮＤ１３および内部出力ノードＯＤ１１の電圧レベルよりも低くなる状態となると、ＭＯＳトランジスタＰＱ１２が導通状態となり、内部ノードＮＤ１３と内部出力ノードＯＤ１１とを電気的に接続する。しかしながら、この場合、内部出力ノードＯＤ１１の電圧レベルを上昇させる方向に電流が流れ、内部出力ノードＯＤ１１の電圧と内部ノードＮＤ１３の電圧レベルが等しくなった状態で、ＭＯＳトランジスタＰＱ１２を流れる電流が停止する。この状態においては、ＭＯＳトランジスタＰＱ１１は、内部出力ノードＯＤ１１がソースとして作用するため、ゲートおよびソースの電位が等しく、非導通状態を維持する。従って、過渡状態時においても、正確に電荷転送用トランジスタＰＱ１１を被導通状態に維持することができる。

時刻ｔ１において、制御クロック信号ＣＬＫ１を電圧ＶＣＣレベルから接地電圧ＧＮＤレベルへ低下させる。ＭＯＳトランジスタＮＱ１１は非導通状態であり、容量素子Ｃ１１のチャージポンプ動作により、内部ノードＮＤ１１の電圧レベルが電圧ＶＤＤ＋ＶＣＣから電源電圧ＶＤＤレベルに低下する。内部ノードＮＤ１２は、電源電圧ＶＤＤレベルであり、ＭＯＳトランジスタＮＱ１２が非導通状態となる。この状態では、内部ノードＮＤ１２の電圧レベルは何ら変化しない。

時刻ｔ２において、制御クロック信号ＣＬＫ２が、接地電圧ＧＮＤレベルから電圧ＶＣＣレベルに上昇すると、内部ノードＮＤ１２の電圧レベルが、電源電圧ＶＤＤから電圧ＶＤＤ＋ＶＣＣレベルに上昇する。この状態において、ＭＯＳトランジスタＮＱ１１が導通状態となっても、内部ノードＮＤ１１と電源ノードＰＷの電圧レベルは等しく電源電圧ＶＤＤレベルであり、電流は流れない。

内部ノードＮＤ１２の電圧レベルが、電圧ＶＤＤ＋ＶＣＣとなると、ＭＯＳトランジスタＰＱ１２は、そのゲート電位がソースおよびドレイン電位以上となり、確実に非導通状態に設定される。ＭＯＳトランジスタＰＱ１１は、そのゲート電位が、電圧ＶＤＤ＋ＶＣＣであり、内部ノードＮＤ１２の電圧レベルが電圧ＶＤＤ＋ＶＣＣレベルの高電圧に上昇しても、この内部ノードＮＤ１２がソースとして機能し、ゲートおよびソース電位が等しくなるだけであり、非導通状態を維持する。

過渡状態時において、内部出力ノードＯＤ１１の電圧が、電圧ＶＤＤ＋ＶＣＣよりも低い場合においても、内部ノードＮＤ１２の電位上昇により、ＭＯＳトランジスタＰＱ１２が非導通状態となる。既に、内部出力ノードＯＤ１１と内部ノードＮＤ１３とが、先に電気的に接続されて同一電圧レベルに設定されており、ＭＯＳトランジスタＰＱ１１は、この状態においては、そのゲート−ソース間電圧は、自身のしきい値電圧以上であり、非導通状態を維持する。

時刻ｔ３において、制御クロック信号ＣＬＫ３を、電圧ＶＣＣレベルから接地電圧ＧＮＤレベルに低下させる。この制御クロック信号ＣＬＫ３の立下がりに従って、容量素子Ｃ１３のチャージポンプ動作により、内部ノードＮＤ１３の電圧レベルが電圧ＶＤＤ＋ＶＣＣから電源電圧ＶＤＤレベルにまで低下し、ＭＯＳトランジスタＰＱ１１のゲート電位がソース電位よりもしきい値電圧の絶対値以上低くなり、ＭＯＳトランジスタＰＱ１１が導通し、内部ノードＮＤ１２と内部出力ノードＯＤ１１とが電気的に結合される。

内部出力ノードＯＤ１１の電圧レベルが、最終目標電圧ＶＤＤ＋ＶＣＣレベルよりも低い場合には、内部ノードＮＤ１２から内部出力ノードＯＤ１１に正電荷が供給され、内部出力ノードＯＤ１１の電圧レベルが上昇する。この内部出力ノードＯＤ１１への電荷供給動作時において、ＭＯＳトランジスタＰＱ１２のゲート電位はソース電位以上であり、非導通状態を維持し、無効電流は流れない。この状態においては、すでに、電圧駆動段２０の容量素子ＣＣが、時刻ｔ１における制御クロック信号ＣＬＫ１の立下りに従って内部出力ノードＯＤ１１を電圧ＶＣＣ＋ＶＤＤレベルに低下させている（安定動作時）。

時刻ｔ４において、制御クロック信号ＣＬＫ３が、接地電圧ＧＮＤレベルから電圧ＶＣＣレベルに上昇すると、容量素子Ｃ１３のチャージポンプ動作により、内部ノードＮＤ１３の電圧レベルが、電源電圧ＶＤＤから、電圧ＶＤＤ＋ＶＣＣレベルに上昇する。応じて、ＭＯＳトランジスタＰＱ１１のゲート電位がソース電位以上となり、ＭＯＳトランジスタＰＱ１１が非導通状態となる。

このとき、過渡状態時において内部出力ノードＯＤ１１の電圧レベルが電圧ＶＤＤ＋ＶＣＣよりも低いとき、ＭＯＳトランジスタＰＱ１２が導通状態となることが考えられる。しかしながら、この場合でも、内部ノードＮＤ１３から内部出力ノードＯＤ１１へ正電荷が供給され、この内部出力ノードＯＤ１１の電圧レベルを上昇させ、正電荷は有効に消費される。

特に、チャージポンプ動作初期時の過渡状態時、内部出力ノードＯＤ１１の電圧レベルが、高電圧ＶＤＤ＋ＶＣＣよりも低い時には（電圧駆動段２０による内部出力ノードＯＤ１１のチャージポンプ動作を無視する）、通常、内部ノードＮＤ１２の電圧レベルは、高電圧ＶＤＤ＋ＶＣＣよりも低い電圧レベルであり、内部ノードＮＤ１３の電圧も、内部出力ノードＯＤ１１と同程度の電圧レベルである（先に、内部ノードＮＤ１３の電圧レベルが、電荷転送前に内部出力ノードと同一電圧レベルに設定されている）。したがって、エンハンスメント型のＭＯＳトランジスタＰＱ１２は、この状態においては、そのゲート−ソース間電圧がしきい値電圧の絶対値以下であり、非導通状態を維持する。

この過渡時においても、ＭＯＳトランジスタＰＱ１１は、そのゲート電位が、ソース（内部出力ノードＯＤ１１）の電位以上であるため、非導通状態を維持し、内部出力ノードＯＤ１１から内部ノードＮＤ１２への逆電流は流れず、無効電流は何ら生じない。

時刻ｔ５において、制御クロック信号ＣＬＫ２が、電圧ＶＣＣレベルから接地電圧ＧＮＤレベルに低下する。容量素子Ｃ１２のチャージポンプ動作により、内部ノードＮＤ１２の電圧レベルが、電圧ＶＤＤ＋ＶＣＣから電源電位ＶＤＤレベルに低下する。内部ノードＮＤ１１が、電源電圧ＶＤＤレベルである。従って、ＭＯＳトランジスタＮＱ１２は、そのソースおよびゲートの電位が等しいため、非導通状態を維持する。

一方、ＭＯＳトランジスタＰＱ１２のゲート電位がソース（内部出力ノードＯＤ１１）の電圧レベルよりも低くなり、導通状態となり、内部出力ノードＯＤ１１と内部ノードＮＤ１３とを電気的に接続する。この内部ノードＮＤ１３と内部出力ノードＯＤ１１とを結合することにより、ＭＯＳトランジスタＰＱ１１を、そのゲートおよびソース電位を等しくして非導通状態に維持する。したがって、内部ノードＮＤ１３の充電が行われても、この内部出力ノードＯＤ１１への電荷転送を正確に行なうために必要な電流が流れるだけであり、正電荷は有効に消費される。

また、過渡時において、制御クロック信号ＣＬＫ２による内部ノードＮＤ１２の昇圧時、内部ノードＮＤ１３の電圧レベルが内部ノードＮＤ１２の電圧レベルよりも低い状態となっても、ＭＯＳトランジスタＰＱ１１を非導通状態に維持する（ゲート−ソース間電圧を、そのしきい値電圧の絶対値以下に維持する）。

過渡状態時において、内部出力ノードＯＤ１１の電圧が目標電圧レベル（ＶＤＤ＋ＶＣＣ）に到達していないときに、内部ノードＮＤ１２が、電源電圧ＶＤＤよりも低い電圧レベルに低下することが考えられる。この場合、内部ノードＮＤ１１の電圧が電源電圧ＶＤＤレベルであり、内部ノードＮＤ１２は、ＭＯＳトランジスタＮＱ１２のしきい値電圧だけ電源電圧ＶＤＤよりも低い電圧レベルに維持される。このときに流れる電流は、電源ノードＰＷからＭＯＳトランジスタＮＱ１２を介して供給されるだけであり、単に、電圧レベルの補償が行われており、有効に電荷が消費される。

時刻ｔ６において、制御クロック信号ＣＬＫ１を、接地電圧ＧＮＤレベルから電圧ＶＣＣレベルに上昇させる。容量素子Ｃ１１のチャージポンプ動作により、内部ノードＮＤ１１の電圧レベルが電源電圧ＶＤＤから電圧ＶＤＤ＋ＶＣＣレベルに上昇し、ＭＯＳトランジスタＮＱ１２が導通し、内部ノードＮＤ１２は、確実に、電源電圧ＶＤＤレベルに設定される。

上述の動作を、時刻ｔ０から時刻ｔ８の期間を１周期Ｔとして繰返し行う。この昇圧動作において、制御クロック信号ＣＬＫ１からＣＬＫ３により、電荷蓄積ノードとして機能する内部ノードＮＤ１２の電源電圧レベルへのプリチャージ、高電圧ＶＤＤ＋ＶＣＣレベルへの充電およびこの充電電荷の内部出力ノードＯＤ１１への転送を行なう期間、何ら無効電流は流れず、効率的に電荷を利用して、目標電圧ＶＤＤ＋ＶＣＣを生成することができる。

これらの制御クロック信号ＣＬＫ１からＣＬＫ３の振幅ＶＣＣが、電源電圧ＶＤＤのとき、電圧駆動段２０の動作を無視すると、このＭＯＳトランジスタＮＱ１１、ＮＱ１２、ＰＱ１１およびＰＱ１２により、内部出力ノードＯＤ１１には、２・ＶＤＤの電圧が生成される。

この最終目標電圧のレベルに応じて、これらの制御クロック信号ＣＬＫ１からＣＬＫ３の振幅を決定する。制御クロック信号ＣＬＫ１からＣＬＫ３のハイレベルおよびローレベルの電圧レベルは特に等しくすることは要求されない。内部ノードＮＤ１２へのプリチャージ、電荷供給および電荷転送を、上述のＭＯＳトランジスタＮＱ１１、ＮＱ１２、ＰＱ１１およびＰＱ１２の導通／非導通状態を確実に設定することができる条件を満たす限り、これらの制御クロック信号ＣＬＫ１からＣＬＫ３は、それらのハイレベル電圧およびローレベル電圧は互いに異なっていてもよい。制御クロック信号ＣＬＫ２の振幅Ｖφにより、この内部出力ノードＯＤ１１に、電圧ＶＤＤ＋Ｖφの電圧を生成することができる。

次に、図７に示すタイミング図を参照して、図５に示す基準電圧用チャージポンプ回路１の電圧駆動段２０を含む回路の動作について説明する。

前述のように、内部ノードＮＤ１２は、制御クロック信号ＣＬＫ２に従って容量素子Ｃ１２により、その電圧レベルは電源電圧ＶＤＤと電圧ＶＤＤ＋ＶＣＣの間で変化する。安定化時、内部出力ノードＯＤ１１における電圧変化は、内部ノードＮＤ１１およびＮＤ１２に対しては影響を及ぼさない。従って、これらの内部ノードＮＤ１１およびＮＤ１２の電圧変化は、図６に示すタイミング図における電圧変化と同様である。

内部出力ノードＯＤ１１は、容量素子ＣＣのチャージポンプ動作により、制御クロック信号ＣＬＫ１に従ってその電圧レベルが変化する。したがって、内部出力ノードＯＤ１１の電圧レベルは、電圧ＶＤＤ＋ＶＣＣと電圧２・ＶＣＣ＋ＶＤＤの間で変化する。この内部出力ノードＯＤ１１の電圧レベルが２・ＶＣＣ＋ＶＤＤまで変化するため、内部ノードＮＤ１３の電圧レベルも、電源電圧ＶＤＤ、電圧ＶＣＣ＋ＶＤＤおよび２・ＶＣＣ＋ＶＤＤの間で変化する。

時刻ｔ１１において、制御クロック信号ＣＬＫ１が電圧ＶＣＣから接地電圧ＧＮＤレベルに低下すると、内部出力ノードＯＤ１１は、容量素子ＣＣのチャージポンプ動作により、電圧ＶＤＤ＋ＶＣＣのレベルに設定される。このとき、内部ノードＮＤ１２は、電源電圧ＶＤＤレベルであり、ＭＯＳトランジスタＰＱ１２が導通状態にあるため、内部ノードＮＤ１３の電圧レベルも、内部出力ノードＯＤ１１と同様、電圧ＶＤＤ＋ＶＣＣのレベルとなる。応じて、ＭＯＳトランジスタＰＱ１１は、そのゲートおよびソースが同一電位となり、非導通状態となる。

時刻ｔ１２において、制御クロック信号ＣＬＫ２が電圧ＶＣＣレベルに上昇すると、内部ノードＮＤ１２の電圧レベルが、電圧ＶＣＣ＋ＶＤＤレベルとなる。応じてＭＯＳトランジスタＰＱ１２が非導通状態となる。ＭＯＳトランジスタＰＱ１１は、ゲート、ドレインおよびソースがすべて同じ電圧レベルであり、非導通状態を維持する。

電圧駆動段２０においては、制御クロック信号ＣＬＫ４の電圧レベルは、電圧ＶＣＣレベルであり、内部ノードＮＤＢは、２・ＶＣＣ＋ＶＤＤの電圧レベルであり、ＭＯＳトランジスタＰＱａは非導通状態にある。ＭＯＳトランジスタＰＱｂは、内部出力ノードＯＤ１１が、電圧ＶＣＣ＋ＶＤＤレベルであり、導通状態を維持するものの、内部ノードＮＤＢおよび最終出力ノードＦＯＤが同一電圧レベルであり、ＭＯＳトランジスタＰＱｂを介しては電流は流れない。

時刻ｔ１３において、制御クロック信号ＣＬＫ３が電圧ＶＣＣから接地電圧ＧＮＤレベルに低下すると、内部ノードＮＤ１３の電圧レベルが、電圧ＶＣＣ＋ＶＤＤから電源電圧ＶＤＤレベルに低下する。応じて、ＭＯＳトランジスタＰＱ１１が導通し、内部出力ノードＯＤ１１と内部ノードＮＤ１２の間で電荷が転送される。この電荷転送動作は、内部ノードＮＤ１２と内部出力ノードＯＤ１１の電圧レベルが等しくなると完了する。

この電荷転送時においては、ＭＯＳトランジスタＰＱ１２は、ゲートおよびソースが同一電圧レベルに設定されるため、非導通状態を維持する。また、このとき、内部ノードＮＤＢの電圧レベルは２・ＶＣＣ＋ＶＤＤであり、内部出力ノードＯＤ１１の電圧がＶＤＤ＋ＶＣＣであり、電荷転送用のＰチャネルＭＯＳトランジスタＰＱａは、非導通状態を維持する。

時刻ｔ１４において、制御クロック信号ＣＬＫ２が、接地電圧から電圧ＶＣＣレベルに上昇し、応じて内部ノードＮＤ１３の電圧レベルが、電源電圧ＶＤＤから電圧ＶＤＤ＋ＶＣＣレベルに上昇し、ＭＯＳトランジスタＰＱ１１が非導通状態となる。このとき、ＭＯＳトランジスタＰＱ１２は、内部ノードＮＤ１２の電圧レベルがＶＤＤ＋ＶＣＣであり、そのしきい値電圧により、非導通状態を維持する。

時刻ｔ１５において、制御クロック信号ＣＬＫ２が電圧ＶＣＣから接地電圧ＧＮＤに低下すると、容量素子Ｃ１２のチャージポンプ動作により、内部ノードＮＤ１２の電圧レベルが、電圧ＶＣＣ＋ＶＤＤから電源電圧ＶＤＤレベルに低下する。

内部ノードＮＤ１２の電圧レベルが電源電圧ＶＤＤレベルに低下し、ＭＯＳトランジスタＰＱ１２が導通して内部ノードＮＤ１３および内部出力ノードＯＤ１１が電気的に接続されても、それらの電圧レベルは等しくＶＤＤ＋ＶＣＣレベルであり、安定状態時においてはＭＯＳトランジスタＰＱ１２を介して電流は流れない。ＭＯＳトランジスタＰＱ１１は、ゲートおよびソースが同一電位となり、非導通状態に維持される。

時刻ｔ１６において、制御クロック信号ＣＬＫ１が接地電圧ＧＮＤから電圧ＶＣＣレベルに上昇すると、内部ノードＮＤ１１の電圧レベルが、電圧ＶＣＣ＋ＶＤＤレベルに上昇し、内部ノードＮＤ１２が、確実に電源電圧ＶＤＤレベルにプリチャージされる。

電圧駆動段２０においては、制御クロック信号ＣＬＫ１の立上がりに従って、容量素子ＣＣがチャージポンプ動作を行ない、内部出力ノードＯＤ１１の電圧レベルを、電圧ＶＣＣ＋ＶＤＤから電圧２・ＶＣＣ＋ＶＤＤレベルに上昇させる。内部出力ノードＯＤ１１の電圧レベルが、２・ＶＣＣ＋ＶＤＤレベルに上昇すると、内部ノードＮＤ１２の電圧レベルが電源電圧ＶＤＤレベルであり、ＭＯＳトランジスタＰＱ１２が導通し、内部ノードＮＤ１３の電圧レベルも、電圧２・ＶＣＣ＋ＶＤＤレベルに上昇し、ＭＯＳトランジスタＰＱ１１が非導通状態に維持される。

時刻ｔ１７において、制御クロック信号ＣＬＫ４を電圧ＶＣＣレベルから接地電圧ＧＮＤレベルに低下させると、容量素子Ｃｂのチャージポンプ動作により、内部ノードＮＤＢの電圧レベルが２・ＶＣＣ＋ＶＤＤから電圧ＶＣＣ＋ＶＤＤレベルに低下し、ＭＯＳトランジスタＰＱａが導通し、内部出力ノードＯＤ１１から最終出力ノードＦＯＤへ電荷が転送され、この最終出力ノードＦＯＤの電圧レベルが、確実に、２・ＶＣＣ＋ＶＤＤレベルに維持される。

この電荷転送動作中において、内部ノードＮＤＢは、電圧ＶＣＣ＋ＶＤＤレベルであり、また内部出力ノードＯＤ１１および最終出力ノードＦＯＤは同一電圧レベルであり、内部ノードＮＤＢよりもその電圧レベルが高いため、ＭＯＳトランジスタＰＱＢは非導通状態を維持する。

時刻ｔ１８において、制御クロック信号ＣＬＫ４を再び接地電圧ＧＮＤから電圧ＶＣＣレベルに上昇させると、内部ノードＮＤＢの電圧レベルが、容量素子Ｃｂのチャージポンプ動作により上昇し、その電圧レベルが２・ＶＣＣ＋ＶＤＤとなり、ＭＯＳトランジスタＰＱａが非導通状態となる。

時刻ｔ１９において、制御クロック信号ＣＬＫ１が電圧ＶＣＣから接地電圧ＧＮＤレベルに低下すると、内部出力ノードＯＤ１１の電圧レベルが低下し、ＶＣＣ＋ＶＤＤとなる。このとき、ＭＯＳトランジスタＰＱ１２は導通状態にあるため、内部ノードＮＤ１３の電圧レベルが、２・ＶＣＣから電圧ＶＣＣ＋ＶＤＤに低下する。以降、時刻ｔ１１から時刻ｔ１９の動作が繰返し実行される。

したがって、電圧駆動段２０を１段設け、その内部ノードのプリチャージ動作期間中に、前段の電荷転送段から電圧駆動段の入力ノードへ電荷を転送することにより、その出力ノードの電圧を、制御クロック信号ＣＬＫ１の電圧振幅ＶＣＣだけ高くすることができ、最終出力ノードＦＯＤに、２・ＶＣＣ＋ＶＤＤの電圧を発生することができる。

なお、上述の説明においては、説明を簡単にするために、チャージポンプ動作期間の過渡時の動作については特に説明していない。しかしながら、エンハンスメント型トランジスタのしきい値電圧を利用して、無効電流の発生を防止し、最終出力電圧ＶＣＰの電圧レベルを徐々に上昇させることができる。これは、ＭＯＳトランジスタＮＱ１１およびＮＱ１２およびＰＱ１１およびＰＱ１２の過渡時の動作と同様である。

また、上述の説明においては、制御クロック信号ＣＬＫ１からＣＬＫ４は、接地電圧ＧＮＤと電圧ＶＣＣの間で変化するとして説明している。しかしながら、これらの制御クロック信号ＣＬＫ１からＣＬＫ４は、振幅電圧がＶＣＣであれば、正電圧と負電圧の間で変化する交流信号であってもよい。これらの制御クロック信号ＣＬＫ１からＣＬＫ４の振幅電圧が、ＶＣＣであれば、同様の動作が行なわれ、電圧ＶＤＤ＋２・ＶＣＣを生成することができる。

図８は、図５に示す基準電圧発生用チャージポンプ回路１に用いられる制御クロック信号を発生する回路の構成の一例を概略的に示す図である。図８において、制御クロック信号発生回路は、繰返し信号ＣＬＫ（φ０）を受ける４段の縦続接続される遅延回路３０ａ−３０ｄと、繰返し信号ＣＬＫを反転して制御クロック信号ＣＬＫ１を生成するインバータ３１と、遅延回路３０ａの出力信号φ１を受けるインバータ３２ａと、遅延回路３０ｃの出力信号を受けるインバータ３２ｂと、インバータ３２ａの出力信号と遅延回路３０ｄの出力信号φ４とを受けて制御クロック信号ＣＬＫ２を生成するＮＯＲ回路３３と、遅延回路３０ｄの出力信号とインバータ３２ｂの出力信号とを受けて制御クロック信号ＣＬＫ３を生成するＮＡＮＤ回路３４と、遅延回路３０ｄの出力信号φ４とインバータ３２ｂの出力信号を受けて制御クロック信号ＣＬＫ４を生成するＮＡＮＤ回路３５を含む。

遅延回路３０ａ−３０ｄは、それぞれ、たとえば偶数段の縦続接続されるインバータで構成され、遅延時間ＤＴを有する。繰返し信号ＣＬＫ（φ０）は、先の図３に示すように、一定の周期を有する信号であり、その反転信号が、プリチャージ用の制御クロック信号ＣＬＫ１として利用される。

図９は、図８に示す制御クロック信号発生回路の動作を示すタイミング図である。以下、図９を参照して、図８に示す制御クロック信号発生回路の動作について説明する。

遅延回路３０ａ−３０ｄは、それぞれ、与えられた信号を所定時間ＤＴ遅延して遅延信号φ１−φ４をそれぞれ生成する。

ＮＯＲ回路３３は、インバータ３２ａの出力信号と遅延回路３０ｄの出力信号φ４とを受けて電荷蓄積用の制御クロック信号ＣＬＫ２を生成する。したがって、制御クロック信号ＣＬＫ２がＨレベルとなる期間は、遅延回路３０ｄの出力信号φ４がＬレベルでありかつ遅延回路３０ａの出力信号φ１がＨレベルでありインバータ３２ａの出力信号がＬレベルである期間である。すなわち、制御クロック信号ＣＬＫ２は、遅延回路３０ａの出力信号φ１がＨレベルに立上がるとＨレベルに立上がり、遅延回路３０ｄの出力信号φ４がＨレベルに立上がるとＬレベルに立下がる。従って、制御クロック信号ＣＬＫ２は、期間３・ＤＴの間Ｈレベルとなる。

ＮＡＮＤ回路３４からの電荷転送用の制御クロック信号ＣＬＫ３は、遅延回路３０ｂの出力信号φ２がＨレベルでありかつインバータ３２ｂの出力信号がＨレベルのときにＬレベルとなる。したがって、この制御クロック信号ＣＬＫ３は、遅延回路３０ｂの出力信号φ２がＨレベルに立上がるとＬレベルとなり、遅延回路３０ｃの出力信号φ３がＨレベルとなるとＨレベルとなる。この制御クロック信号ＣＬＫ３は、期間ＤＴの間、Ｌレベルとなる。

ＮＡＮＤ回路３５は、遅延回路３０ｄの出力信号φ４がＨレベルでありかつインバータ３２ｂの出力信号がＨレベルのときに、制御クロック信号ＣＬＫ４をＬレベルに設定する。したがって、制御クロック信号ＣＬＫ４は、遅延回路３０ｃの出力信号φ３がＬレベルに立下がるとＬレベルとなり、遅延回路３０ｄの出力信号がＬレベルに立下がると、Ｈレベルに立上がる。この転送制御クロック信号ＣＬＫ４は、期間ＤＴの間Ｌレベルとなる。

この図８に示す制御クロック信号発生回路を利用することにより、各電荷転送段において入力ノードに正電荷が供給され、電荷転送の準備ができたときに、電荷転送用の制御クロック信号を与えて、その蓄積された電荷をその出力ノードに転送することができ、また電流の逆流も防止することができる。

なお、これらの制御クロック信号ＣＬＫ１からＣＬＫ４は、繰返し信号ＣＬＫと同一の振幅を有するように示す。しかしながら、これらの制御クロック信号ＣＬＫ１からＣＬＫ４は、遅延回路３０ａから３０ｄおよび各ゲート回路３３−３５の動作電源電圧を適当な電圧レベルに設定することにより、正および負の電圧の間で変化する交流信号として生成することもでき、またハイレベルおよびローレベルも適当な電圧レベルに設定することができる。

［変更例］
図１０は、図１に示す基準電圧用チャージポンプ回路１の変更例を示す図である。この図１０に示す基準電圧用チャージポンプ回路１においては、内部ノードＮＤ１２と最終出力ノードＦＯＤの間に、電荷転送段ＸＦＰ１からＸＦＰｎが縦続接続される。これらの電荷転送段ＸＦＰ１からＸＦＰｎは、それぞれ、図５に示す電荷転送段ＸＦＰと同一構成を有する。

電荷転送段ＸＦＰ２からＸＦＰｎの入力ノード（電荷転送段ＸＦＰ１からＸＦＰｎ−１の出力ノード）ＯＤＰ１からＯＤＰｎ−１それぞれに対応して、容量素子ＣＣ１からＣＣｎ−１が配置される。これらの容量素子ＣＣ１からＣＣｎ−１には、制御クロック信号ＣＬＫ１およびＣＬＫ２が交互に与えられる。

電荷転送段ＸＦＰ１からＸＦＰｎそれぞれに対しても、制御クロック信号ＣＬＫ３およびＣＬＫ４が交互に与えられる。したがって、奇数段の電荷転送段ＸＦＰ１、ＸＦＰ３、…に対しては、制御クロック信号ＣＬＫ３が与えられて電荷転送が行なわれ、偶数段の電荷転送段ＸＦＰ２、…に対しては、制御クロック信号ＣＬＫ４が与えられて、電荷の転送が行われる。

これらの電荷転送段ＸＦＰ１からＸＦＰｎは、それぞれ、これらの制御クロック信号の電圧振幅ＶＣＣだけ、与えられた電圧を昇圧する。したがって、最終出力ノードＦＯＤには、電圧ｎ・ＶＣＣ＋ＶＤＤが生成される。

内部ノードＮＤ１２に対する電荷蓄積動作を制御するために、交差結合されるＮチャネルＭＯＳトランジスタＮＱ１１およびＮＱ１２と、内部ノードＮＤ１１およびＮＤ１２に、制御クロック信号ＣＬＫ１およびＣＬＫ２に従ってそれぞれチャージポンプ動作を行なう容量素子Ｃ１１およびＣ１２が設けられる。この内部ノードＮＤ１２に対するチャージポンプ動作を行なって電荷を蓄積する回路部分は、先の図５に示す構成と同じであり、内部ノードＮＤ１２は、電源電圧ＶＤＤと電圧ＶＣＣ＋ＶＤＤの間で変化する。

図１１は、図１０に示す基準電圧用チャージポンプ回路の安定状態時の動作を示すタイミング図である。以下、図１１を参照して、この図１０に示す基準電圧用チャージポンプ回路１の安定時の動作を、電荷転送段の構成および動作について図５を併せて参照して説明する。

図１１においては、電荷転送段ＸＦＰｉ−１、ＸＦＰｉ、およびＸＦＰｉ＋１の入力ノードおよび内部ノードの電圧波形を示す。電荷転送段ＸＦＰｉ−１およびＸＦＰｉ＋１には、制御クロック信号ＣＬＫ４が与えられ、電荷転送段ＸＦＰｉには、制御クロック信号ＣＬＫ３が与えられる。電荷転送段ＸＦＰｊ（ｊ＝１−ｎ−１）の入力ノードＮＤＩｊは、前段の電荷転送段ＸＦＰｊ−１の内部出力ノードＯＤＢｊ−１に接続される。図１０においては、入力ノードＮＤＩｉおよびＮＤＩｉ＋１に対応する内部出力ノードＯＤＰｉ−１およびＯＤＰｉを示す。以下の説明においては、図５を参照するため、各電荷転送段の入力ノードの電位について説明する。

制御クロック信号ＣＬＫ１がＬレベルに低下すると、電荷転送段ＸＦＰｉ−１の入力ノードＮＤＩｉ−１は、電圧（ｉ−１）・ＶＣＣ＋ＶＤＤから、電圧（ｉ−２）・ＶＣＣ＋ＶＤＤに低下する。同様、電荷転送段ＸＦＰｉ＋１においても、その入力ノードＮＤＩｉ＋１の電圧が、電圧（ｉ＋１）・ＶＣＣ＋ＶＤＤから電圧ｉ・ＶＣＣ＋ＶＤＤに低下する。これらの電荷転送段ＸＦＰｉ−１およびＸＦＰｉ＋１において、ＭＯＳトランジスタＰＱｂが導通状態にあり、内部ノードＮＤＢｉ−１およびＮＤＢｉ＋１の電圧レベルは、それぞれの次段の電荷転送ゲートＸＦＰｉおよびＸＦＰｉ＋２の入力ノードの電圧レベルに応じた電圧レベルに設定される。

一方、電荷転送段ＸＦＰｉにおいては、次段の電荷転送段ＸＦＰｉ＋１の入力ノードＮＤＩｉ＋１の電圧レベルがｉ・ＶＣＣ＋ＶＤＤに低下すると、電荷転送用のＭＯＳトランジスタＰＱａが導通状態にあるため、その入力ノードＮＤＩｉの電圧レベルは（ｉ＋１）・ＶＣＣ＋ＶＤＤから、電圧ｉ・ＶＣＣ＋ＶＤＤに低下する。

制御クロック信号ＣＬＫ２がＨレベルに上昇し、電圧振幅ＶＣＣだけ、その電圧レベルが上昇すると、電荷転送段ＸＦＰｉにおいて、その入力ノードＮＤＩｉの電圧レベルが対応の容量素子ＣＣｉのチャージポンプ動作により、電圧（ｉ−１）・ＶＣＣ＋ＶＤＤから電圧ｉ・ＶＣＣ＋ＶＤＤに上昇する。この入力ノードＮＤＩｉの電圧上昇により、電荷転送段ＸＦＰｉ−１において、ＭＯＳトランジスタＰＱｂが導通状態にあるため、ノードＮＤＢｉ−１の電圧レベルがｉ・ＶＣＣ＋ＶＤＤに上昇し、対応のＭＯＳトランジスタＰＱａが非導通状態に維持される。

同様、電荷転送段ＸＦＰｉ＋１においても、その内部ノードＮＤＢｉ＋１の電圧レベルが電圧（ｉ＋２）・ＶＣＣ＋ＶＤＤに上昇し、対応のＰチャネルＭＯＳトランジスタＰＱａが非導通状態に維持される。

制御クロック信号ＣＬＫ３がＬレベルに低下し、電圧振幅ＶＣＣの電圧変化を生じると、電荷転送段ＸＦＰｉにおいて、内部ノードＮＤＢｉが電圧（ｉ−１）・ＶＣＣ＋ＶＤＤとなり、ＭＯＳトランジスタＰＱａが導通し、その入力ノードＮＤＩｉの電圧ｉ・ＶＣＣ＋ＶＤＤが、次段の電荷転送段ＸＦＰｉ＋１の入力ノードＮＤＩｉ＋１に伝達される。この電荷転送時、電荷転送段ＸＦＰｉ−１およびＸＦＰｉ＋１においては、ＭＯＳトランジスタＰＱａは非導通状態にあるため、電荷の逆流は防止される。

制御クロック信号ＣＬＫ２がＨレベルに上昇し、電圧振幅ＶＣＣの電圧変化を生じると、電荷転送段ＸＦＰｉにおいては、内部ノードＮＤＢｉの電圧レベルが、電圧（ｉ−１）・ＶＣＣ＋ＶＤＤから電圧ｉ・ＶＣＣ＋ＶＤＤに上昇し、対応のＰチャネルＭＯＳトランジスタＰＱａのゲート電位がソース電位以上となり、このＭＯＳトランジスタＰＱａが非導通状態となる。

次いで、制御クロック信号ＣＬＫ１が、Ｈレベルに上昇し、電圧振幅ＶＣＣの電圧上昇を生じると、電荷転送段ＸＦＰｉ−１およびＸＦＰｉ＋１それぞれにおいて、対応の容量素子ＣＣｉ−１およびＣＣｉ＋１によるチャージポンプ動作により、それぞれの入力ノードの電圧レベルが、電圧ＶＣＣだけ上昇する。すなわち、電荷転送段ＸＦＰｉ−１の入力ノードＮＤＩｉ−１の電圧レベルが（ｉ−１）・ＶＣＣ＋ＶＤＤとなり、一方、電荷転送段ＸＦＰｉ＋１の入力ノードＮＤＩｉ＋１の電圧レベルが（ｉ＋１）・ＶＣＣ＋ＶＤＤとなる。

この状態において、電荷転送段ＸＦＰｉにおいて、ＭＯＳトランジスタＰＱｂが、そのゲート電位がソース電位よりも低いため、導通状態となり、内部ノードＮＤＢｉが、電荷転送段ＸＦＰｉ＋１の入力ノードＮＤＩｉ＋１と同じ電圧（ｉ＋１）・ＶＣＣ＋ＶＤＤレベルに上昇し、ＭＯＳトランジスタＰＱａが非導通状態に維持される。

この状態で、制御クロック信号ＣＬＫ４をＬレベルに立下げ、電圧振幅ＶＣＣの電圧低下を生じさせることにより、電荷転送段ＸＦＰｉ−１およびＸＦＰｉ＋１において、内部ノードＮＤＢｉ−１およびＮＤＢｉ＋１のそれぞれの電圧レベルが、電圧ＶＣＣだけ低下し、対応のＭＯＳトランジスタＰＱａが導通する。応じて、電荷転送段ＸＦＰｉ−１において、入力ノードＮＤＩｉ−１から出力ノードＯＤＢｉ−１（入力ノードＮＤＩｉ）への電荷転送が行なわれ、同様、電荷転送段ＸＦＰｉ＋１においても、その入力ノードＮＤＩｉ＋１からその出力ノードに対する電荷供給が行なわれる。

以降、上述の動作を繰返すことにより、各電荷転送段ＸＦＰ１−ＸＦＰｎにおいて交互にチャージポンプ動作および電荷転送を行なって電圧ＶＣＣの昇圧動作を行ない、最終出力ノードＦＯＤに、電圧ｎ・ＶＣＣ＋ＶＤＤを生成することができる。

図１０に示す基準電圧用チャージポンプ回路１の構成においても、そのチャージポンプ動作開始初期の過渡時においては、ＭＯＳトランジスタのしきい値電圧を利用して非導通状態の設定が行なわれ、無効電流の発生を防止しつつ各ノードの電位が徐々に上昇して最終的な安定電圧レベルに到達する。

なお、この変更例においても、制御クロック信号ＣＬＫ１からＣＬＫ４は、電圧振幅がＶＣＣであれば、それぞれのＨレベル電圧およびＬレベル電圧は互いに等しくなくてもよい。

図１０に示す基準電圧用チャージポンプ回路１の構成の場合、制御クロック信号ＣＬＫ１からＣＬＫ４の電圧振幅ＶＣＣが電源電圧ＶＤＤに等しい場合には、最終電圧として、電圧（ｎ＋１）・ＶＤＤを得ることができる。

図１０に示す基準電圧用チャージポンプ回路１を利用することにより、分圧回路を用いて基準電圧ＶＣＰをレベル変換（抵抗分割）して出力電圧Ｖｏと比較する構成においても、出力電圧Ｖｏよりも高い電圧を容易に生成することができ、正確に、出力電圧Ｖｏのレベル判定動作を行なうことができる。

なお、出力電圧Ｖｏを生成する出力電圧用チャージポンプ回路３は、この基準電圧用チャージポンプ回路１と同様の構成を用いて構成されてもよく、また、この基準電圧用チャージポンプ回路と異なる回路構成のチャージポンプ回路が利用されてもよい。

以上のように、この発明の実施の形態３に従えば、基準電圧用チャージポンプ回路として、ＭＯＳトランジスタのしきい値電圧に依存しない電圧を生成する回路で構成しており、低温ポリシリコンＴＦＴでチャージポンプ回路のＭＯＳトランジスタが構成される場合においても、しきい値電圧の影響を受けることなく、正確に所望の電圧レベルの基準電圧を生成することができる。

また、この出力電圧生成用のチャージポンプ回路として、この基準電圧用チャージポンプ回路と同様の構成を利用することにより、昇圧電圧生成時において無効電流を生じさせることなく効率的に電荷を利用して、所望の電圧レベルの出力電圧（内部電源電圧）を得ることができる。

［実施の形態４］
図１２は、この発明の実施の形態４に従う電源回路の構成を概略的に示す図である。この図１２に示す電源回路は、出力電圧Ｖｎｏとして、負の電圧を生成する。たとえば液晶表示装置の場合、負荷回路４８は、この負の電圧Ｖｎｏを受けて動作し、ゲート線を負電圧レベルに駆動する。

図１２において、電源回路は、クロック入力ノードＣＮ４に与えられる繰返し信号ＣＬＫに従って容量素子のチャージポンプ動作により基準電圧ＶＣＮを生成する基準電圧用チャージポンプ回路４０と、出力電圧Ｖｎｏを正入力ノードＮＤ２２に受け、かつ基準電圧ＶＣＮを負入力ノードＮＤ２１に受け、その電位差に応じた信号を出力ノードＮＤ２３に生成する差動増幅器または演算増幅器で構成される比較回路４２と、活性化時、容量素子のチャージポンプ動作により負の出力電圧Ｖｎｏを生成する出力用チャージポンプ回路４４と、比較回路４２の出力信号に従ってクロック入力ノードＣＮ６へ与えられる繰返し信号ＣＬＫを出力用チャージポンプ回路４４へ伝達するスイッチ回路４６を含む。

このクロック入力ノードＣＮ４およびＣＮ６へは、同じ繰返し信号ＣＬＫが与えられるように示す。しかしながら、これらのクロック入力ノードＣＮ４およびＣＮ６へは、互いに異なる繰返し信号が与えられてもよい。

また、スイッチ回路４６は、この比較回路４２の出力信号に従って繰返し信号ＣＬＫを出力用チャージポンプ回路４４へ選択的に伝達する構成であればよく、ゲート回路で構成されてもよく、また、ＣＭＯＳトランスミッションゲートで構成されてもよい（この場合には、出力用チャージポンプ回路４４の繰返し信号入力ノードのフローティング状態を防止するため、その出力部にラッチ回路を設ける）。

基準電圧用チャージポンプ回路４０は、基準電位源（例えば、接地ノード）ＧＧに与えられる基準電位ＶＳＳに基づいて、負の比較基準電圧ＶＣＮを生成する。この基準電圧用チャージポンプ回路４０の構成については後に詳細に説明するが、比較基準電圧ＶＣＮは、次式で表わされる電圧レベルとなる。

ＶＣＮ＝ＶＳＳ−ｎ・ＶＣＬＫ
上式において、ｎは自然数であり、またＶＣＬＫは、繰返し信号ＣＬＫの電圧振幅を示す。したがって、ｎ＝２であり、基準電位源ＧＧの基準電位ＶＳＳが接地電圧ＧＮＤレベルであり、繰返し信号ＣＬＫの電圧振幅が電源電圧ＶＤＤに等しい場合には、この比較基準電圧ＶＣＮは次式で表わされる。

ＶＣＮ＝−２・ＶＤＤ
比較回路４２は、負の出力電圧Ｖｎｏと比較基準電圧ＶＣＮとを比較し、その比較結果に基づいて２値の信号を生成し、スイッチ回路４６の導通／非導通を制御する。比較回路（演算増幅器または差動増幅器）４２は、正入力ノードＮＤ２２に与えられる負の出力電圧Ｖｎｏが、負入力ノードＮＤ２１へ与えられる比較基準電圧ＶＣＮよりも高いときには、ハイレベル（Ｈレベル）の信号を生成し、スイッチ回路４６を導通状態に設定して、繰返し信号ＣＬＫを出力用チャージポンプ回路４４へ伝達する。一方、この比較回路４２は、負の出力電圧Ｖｎｏが比較基準電圧ＶＣＮよりも低い場合には、ローレベル（Ｌレベル）の信号を出力して、スイッチ回路４６を非導通状態に設定して、繰返し信号ＣＬＫの出力用チャージポンプ回路４４への伝達を禁止する。したがって、出力用チャージポンプ回路４４は、負の出力電圧Ｖｎｏが比較基準電圧ＶＣＮよりも高いときにチャージポンプ動作を行って負電荷を出力ノードに供給して、負の出力電圧Ｖｎｏの電圧レベルを低下させる。従って、この負の出力電圧Ｖｎｏは、比較基準電圧ＶＣＮに等しい電圧レベルに設定される。この比較回路４２を構成する演算増幅器のオフセット電圧を、先の実施の形態１と同様、ΔＶとすると、負の出力電圧Ｖｎｏは、次式で表わされる電圧レベルとなる。

Ｖｎｏ＝ＶＣＮ＋ΔＶ
＝−２・ＶＤＤ＋ΔＶ
したがって、この図１２に示す構成においても、オフセット電圧ΔＶは増幅されないため、負の出力電圧Ｖｎｏの電圧レベル判定を、ＭＯＳトランジスタのしきい値電圧の変動の影響を抑制して、正確に行なうことができ、所望の電圧レベルに負の出力電圧Ｖｎｏを設定でき、負荷回路４８の動作マージンを改善することができる。

図１３は、図１２に示す比較回路４２の構成の一例を示す図である。図１３において、比較回路４２は、ハイ側電源ノードＰＨと内部ノードＢ１０の間に接続される定電流源ＩＳ１０と、内部ノードＢ１０と内部ノードＢ１１の間に接続されかつそのゲートが正入力ノードＮＤ２２に接続されるＰチャネルＭＯＳトランジスタＱ１１と、内部ノードＢ１０と内部ノードＢ１２の間に接続されかつそのゲートが負入力ノードＮＤ２１に接続されるＰチャネルＭＯＳトランジスタＱ１２と、内部ノードＢ１１とロー側電源ノードＰＬの間に接続されかつそのゲートが内部ノードＢ１２に接続されるＮチャネルＭＯＳトランジスタＱ１３と、内部ノードＢ１２とロー側電源ノードＰＬの間に接続されかつそのゲートが内部ノードＢ１２に接続されるＮチャネルＭＯＳトランジスタＱ１４と、ハイ側電源ノードＰＨと出力ノードＮＤ２３の間に接続される定電流源ＩＳ１１と、出力ノードＮＤ２３とロー側電源ノードＰＬの間に接続されかつそのゲートが内部ノードＢ１１に接続されるＮチャネルＭＯＳトランジスタＱ１５を含む。

この図１３に示す比較回路４２の構成において、ＭＯＳトランジスタＱ１３およびＱ１４がカレントミラー型負荷を構成し、ＭＯＳトランジスタＱ１１およびＱ１２が、正入力ノードＮＤ２２および負入力ノードＮＤ２１に与えられる信号の電圧レベルの比較を行う差動段を構成する。

正入力ノードＮＤ２２に与えられる信号電圧が、負入力ノードＮＤ２１に与えられる信号電圧よりも高い場合には、ＭＯＳトランジスタＱ１２のコンダクタンスが大きくなり、このＭＯＳトランジスタＱ１２の電流駆動量が、ＭＯＳトランジスタＱ１１の電流駆動量よりも大きくなる。このＭＯＳトランジスタＱ１２を駆動する電流は、ＭＯＳトランジスタＱ１４により放電される。このＭＯＳトランジスタＱ１４を流れる電流と同じ大きさの電流が、ＭＯＳトランジスタＱ１３を介して流れる。したがって、ＭＯＳトランジスタＱ１３の電流駆動量が、ＭＯＳトランジスタＱ１１の電流駆動量よりも大きく、内部ノードＢ１１の電圧レベルが低下し、ＭＯＳトランジスタＱ１５のコンダクタンスが低下する。応じて、出力ノードＮＤ２３は、定電流源ＩＳ１１からの供給電流により充電され、その電圧レベルがＨレベルとなる。

一方、正入力ノードＮＤ２２の信号電圧が、負入力ノードＮＤ２１の信号電圧よりも低い場合には、逆に、ＭＯＳトランジスタＱ１１のコンダクタンスが、ＭＯＳトランジスタＱ１２のコンダクタンスよりも大きくなり、ＭＯＳトランジスタＱ１４を介して流れる電流が低下する。したがって、ＭＯＳトランジスタＱ１３の電流駆動力は、この状態では、ＭＯＳトランジスタＱ１１の電流駆動力よりも小さいため、内部ノードＢ１１の電圧レベルが上昇し、ＭＯＳトランジスタＱ１５のコンダクタンスが増大し、定電流源ＩＳ１１からの供給電流を放電する。応じて、出力ノードＮＤ２３からの電圧レベルが、Ｌレベルとなる。

従って、正入力ノードＮＤ２２に与えられる出力電圧Ｖｎｏが、負入力ノードＮＤ２１に与えられる比較基準電圧ＶＣＮよりも高い場合には、この比較回路４２の出力信号がＨレベルとなり、逆に、正入力ノードＮＤ２２に与えられる電圧が、負入力ノードＮＤ２１に与えられる電圧よりも低い場合には、出力ノードＮＤ２３の電圧レベルは、Ｌレベルとなる。

なお、このハイ側電源電圧ＶＨおよびロー側電源電圧ＶＬは、負の比較基準電圧ＶＣＮおよび出力電圧Ｖｎｏに対して高感度でそれらの電位レベルを比較することができる電圧レベルであればよく、ハイ側電源電圧ＶＨが接地電圧レベルであり、ロー側電源電圧ＶＬが、負電圧であってもよく、また、これらのハイ側電源電圧ＶＨが正の電圧であり、ロー側電源電圧ＶＬが負の電圧であってもよい。また、さらに、ハイ側電源電圧ＶＨが電源電圧ＶＤＤレベルであり、ロー側電源電圧ＶＬが、接地電圧ＧＮＤであってもよい。

この図１３に示す構成の場合、出力ノードＮＤ２３からの信号は、ＨレベルおよびＬレベルが、それぞれ、ハイ側電源電位ＶＨおよびロー側電源電位ＶＬの電圧レベルとなる（フルスイングする場合）。ハイ側電源電位ＶＨが接地電圧レベルの場合を除いて、スイッチ回路４６は、電源電圧ＶＤＤおよび接地電圧ＧＮＤを動作電源電圧として受けるゲート回路で構成され、繰返し信号ＣＬＫが、電源電圧ＶＤＤと接地電圧ＧＮＤの間で変化する信号であってもよい。また、このスイッチ回路４６が、ＣＭＯＳトランスミッションゲートで構成される場合、繰返し信号ＣＬＫが正および負の電圧レベルの間で変化する交流信号であってもよい。

また、この出力ノードＮＤ２３の電圧レベルは、ハイ側電源電圧ＶＨとロー側電源電圧ＶＬとの間でフルスイングするように変化することは特に要求されない。スイッチ回路４６の導通／非導通により、繰返し信号ＣＬＫがこの比較回路４２の出力信号に従って選択的に出力用チャージポンプ回路４４へ伝達されるように制御することができる電圧レベルの間で変化すればよい。例えば、スイッチ回路４６が、論理ゲートで構成される場合、比較回路４２の出力信号が比較基準電圧ＶＣＰと出力電圧Ｖｎｏの差に応じてアナログ的に変化し、この比較回路４２の出力するアナログ信号をスイッチ回路を構成する論理ゲートの入力論理しきい値で２値化処理を行うように構成が利用されてもよい。

以上のように、この発明の実施の形態４に従えば、チャージポンプ回路を用いて負の比較基準電圧を生成し、負の出力電圧とこの負の比較基準電圧とを比較回路を用いて比較し、その比較結果に基づいて、出力用チャージポンプ回路のチャージポンプ動作の活性／非活性を制御しており、比較回路のオフセット電圧の影響を抑制して、所望の電圧レベルに出力電圧を設定することができ、負荷回路の動作マージンを改善することができる。

［実施の形態５］
図１４は、この発明の実施の形態５に従う電源回路の構成を概略的に示す図である。この図１４に示す電源回路は、図１２に示す電源回路と、以下の点でその構成が異なる。すなわち、基準電圧用チャージポンプ回路４０からの負の比較基準電圧ＶＣＮを、抵抗素子Ｒ３およびＲ４による分圧回路により分圧し、この分圧電圧ＶＣＮＤを比較参照電位として比較回路４２の負入力ノードＮＤ２１へ与える。この図１４に示す電源回路の他の構成は、図１２に示す電源回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

抵抗素子Ｒ３およびＲ４は、基準電圧用チャージポンプ回路４０の出力ノードと基準電位ノード（接地ノード）の間に直列に接続され、その接続ノードに分圧電圧ＶＣＮＤを生成する。

この図１４に示す電源回路の構成の場合、比較回路４２は、分圧電圧ＶＣＮＤを参照電位として出力電圧Ｖｎｏの電圧レベルの判定を行い、その判定結果（差動増幅結果）に従って、分圧電圧ＶＣＮＤが出力電圧Ｖｎｏと等しくなるように、スイッチ回路４６の導通／非導通を制御して、出力用チャージポンプ回路４４のチャージポンプ動作の活性／非活性を制御する。したがって、この場合、出力電圧Ｖｎｏは、次式で表わされる。

Ｖｎｏ＝ＶＣＮＤ＋ΔＶ
＝ＶＣＮ・Ｒ４／（Ｒ３＋Ｒ４）＋ΔＶ
ここで、抵抗素子Ｒ３およびＲ４の抵抗値を、同じ符号Ｒ３およびＲ４で示す。この抵抗素子Ｒ３およびＲ４が、同一材料で構成される場合、これらの抵抗素子の温度および製造パラメータ依存性などの影響を相殺することができる。また、抵抗素子Ｒ３およびＲ４の抵抗値を適当な値に設定することにより、分圧電圧ＶＣＮＤの電圧レベルを所望の電圧レベルに設定でき、応じて、出力電圧Ｖｎｏの電圧レベルを、基準電位Ｖｓｓを基準として、繰返し信号ＣＬＫの電圧振幅ＶＣＬＫの整数倍と異なる電圧レベルに設定することができ、電源回路の出力電圧Ｖｎｏの用途を拡大することができる。

また、この図１４に示す電源回路の構成においても、比較回路４２においては、オフセット電圧ΔＶの影響が現われるだけであり、抵抗素子Ｒ３およびＲ４の抵抗分圧比は、このオフセット電圧には影響を及ぼさない。したがって、このオフセット電圧の影響を抑制して、所望の電圧レベルの電圧Ｖｎｏを生成することができる。

この分圧回路を利用する場合、出力用チャージポンプ回路４０は、出力電圧Ｖｎｏの目標電圧よりも深い負の電圧を生成することが要求される。しかしながら、後に詳細に説明するように、図１０に示す構成と同様の回路を利用することにより、深い負の電圧を高精度で生成することができ、高精度の比較参照電圧を生成することができる。

以上のように、この発明の実施の形態５に従えば、負の比較基準電圧を抵抗分圧回路に分圧して、負の出力電圧と比較回路により比較し、その比較結果に従って負電圧生成用のチャージポンプ動作を制御しており、比較回路を構成する演算増幅器のオフセット電圧の影響を最小限に抑制して、所望の電圧レベルの内部電圧を生成でき、負荷回路の動作マージンの低下を抑制することができる。

［実施の形態６］
図１５は、この発明の実施の形態６に従う基準電圧用チャージポンプ回路４０の構成の一例を示す図である。図１５に示す基準電圧用チャージポンプ回路４０は、基準電源ノードＧＧの基準電位ＶＳＳを基準として、電圧ＶＳＳ−２ＶＣＣの負電圧を生成する。

図１５において、基準電圧用チャージポンプ回路４０は、内部ノードＮＤ２１と基準電位ノードＧＧの間に接続されかつそのゲートが内部ノードＮＤ２２に接続されるＰチャネルＭＯＳトランジスタＰＱ２１と、内部ノードＮＤ２２と基準電位ノードＧＧの間に接続されかつそのゲートが内部ノードＮＤ２１に接続されるＰチャネルＭＯＳトランジスタＰＱ２と、プリチャージ用制御クロック信号ＺＣＬＫ１を受けるクロック入力ノードＳ２１と内部ノードＮＤ２１の間に接続される容量素子Ｃ２１と、電荷蓄積用の制御クロック信号ＺＣＬＫ２を受けるクロック入力ノードＳ２２と内部ノードＮＤ２２の間に接続される容量素子Ｃ２２を含む。

基準電圧用チャージポンプ回路４０は、さらに、内部ノードＮＤ２２と内部出力ノードＯＤ１の間に接続されかつそのゲートが内部ノードＮＤ２３に接続されるＮチャネルＭＯＳトランジスタＮＱ２１と、内部ノードＮＤ２３と内部出力ノードＯＤ１の間に接続されかつそのゲートが内部ノードＮＤ２２に接続されるＮチャネルＭＯＳトランジスタＮＱ２２と、電荷転送用の制御クロック信号ＺＣＬＫ３を受けるクロック入力ノードＳ２３と内部ノードＮＤ２３の間に接続される容量素子Ｃ２３を含む。これらの制御クロック信号ＺＣＬＫ１からＺＣＬＫ３は、図５に示す制御クロック信号ＣＬＫ１からＣＬＫ３と相補なクロック信号であり、電圧振幅は、ＶＣＣである。

基準電圧用チャージポンプ回路４０は、さらに、内部出力ノードＯＤ１と最終出力ノードＦＯＤの間に接続される電圧駆動段５０を含む。この電圧駆動段５０は、制御クロック信号ＺＣＬＫ１を受けるクロック入力ノードＳ３１と内部出力ノードＯＤ１の間に接続される容量素子ＣＫと、クロック入力ノードＳ３２に供給される制御クロック信号ＺＣＬＫ４に従って内部出力ノードＯＤ１の負電荷を最終出力ノードＦＯＤに転送する転送段ＸＦＮを含む。

転送段ＸＦＮは、内部出力ノードＯＤ１と最終出力ノードＦＯＤの間に接続されかつそのゲートが内部ノードＮＤＡに接続されるＮチャネルＭＯＳトランジスタＮＱａと、内部ノードＮＤＡと最終出力ノードＦＯＤの間に接続されかつそのゲートが内部出力ノードＯＤ１に接続されるＮチャネルＭＯＳトランジスタＮＱｂと、クロック入力ノードＳ３２と内部ノードＮＤＡの間に接続される容量素子Ｃａを含む。

この最終出力ノードＦＯＤに対して、安定化容量Ｃ４０が接続される。最終出力ノードＦＯＤからの最終出力電圧ＶＳＳ−２ＶＣＣは、直接、比較回路４２の負入力へ与えられる場合、大きな電流駆動力は要求されず、また、負荷変動が小さいため、特に設けられなくてもよい。制御クロック信号ＺＣＬＫ４は、最終出力ノードＦＯＤへ内部出力ノードＯＤ１から負電荷を供給するときに活性化される。

図１６は、図１５に示す基準電圧用チャージポンプ回路４０の動作を示すタイミング図である。この図１６においても、最終出力ノードＦＯＤの出力電圧が、電圧ＶＳＳ−２ＶＣＣの安定状態にある状態の信号波形を示す。また、以下の説明においては、安定状態時の動作について説明する。チャージポンプ動作開始初期の過渡時においても、各ノードの電圧レベルが異なるだけであり、安定状態時とほぼ同様の動作が実行される。

まず、電荷転送動作を説明するために、電圧駆動段５０の容量素子ＣＫのチャージポンプ動作を無視して、内部出力ノードＯＤ１へＭＯＳトランジスタＮＱ２１を介して負電荷を供給する動作について説明する（内部出力ノードＯＤ１の電圧レベルは、負電圧ＶＳＳ−ＶＣＣで安定化していると仮定する）。

時刻ｔ１０において、制御クロック信号ＺＣＬＫ１がＬレベルであり、制御クロック信号ＺＣＬＫ２がＨレベルであり、制御クロック信号ＺＣＬＫ３がＬレベルである。この状態においては、容量素子Ｃ２１の電荷引抜き動作により、内部ノードＮＤ２１の電圧レベルは、−ＶＣＣであり、一方、内部ノードＮＤ２２は、容量素子Ｃ２２の電荷供給動作により、基準電圧ＶＳＳレベルにある。ここで、制御クロック信号ＺＣＬＫ１からＺＣＬＫ４の電圧振幅は、ＶＣＣである。

ＰチャネルＭＯＳトランジスタＰＱ２１は、ノードＮＤ２１がドレインノードとなり、基準電位ノードＧＧがソースノードとなる。ＭＯＳトランジスタＰＱ２１は、エンハンスメント型トランジスタであり、所定の大きさのしきい値電圧を有している。したがって、ＰチャネルＭＯＳトランジスタＰＱ２１は、そのゲートおよびソースが同電位であり、オフ状態を維持するため、内部ノードＮＤ２１と基準電位ノードＧＧの間には電流は流れない。

ＭＯＳトランジスタＰＱ２２については、そのゲート電位は負電位−ＶＣＣであり、そのドレイン（内部ノードＮＤ２２）とソース（基準電位ノードＧＧ）の電位が等しいため、このＭＯＳトランジスタＰＱ２２のドレイン−ソース間にも電流は流れない。

ＭＯＳトランジスタＮＱ２１に関しては、内部ノードＮＤ２２が基準電位ＶＳＳレベル、内部出力ノードＯＤ１が、負電圧−ＶＣＣレベルであり、内部ノードＮＤ２３が負電圧−ＶＣＣレベルである。このＮチャネルＭＯＳトランジスタＮＱ１も、同様、エンハンスメント型トランジスタであり、一定の大きさのしきい値電圧を有しており、ゲートおよびソース電位が等しい状態においては、オフ状態を維持する。

ＮチャネルＭＯＳトランジスタＮＱ２２は、そのゲート電位が内部ノードＮＤ２２の電圧、すなわち基準電位ＶＳＳレベルであり、内部ノードＮＤ２３および内部出力ノードＯＤ１の電位レベルと等しく、このＭＯＳトランジスタＮＱ２２においてもドレインとソースは電位が等しく、そのドレイン−ソース間には電流は流れない。

制御クロック信号ＺＣＬＫ１をＬレベルに設定して、ＭＯＳトランジスタＰＱ２を導通状態として、内部ノードＮＤ２２を、基準電位ＶＳＳレベルにプリチャージする。チャージポンプ動作初期時においては、内部ノードＮＤ２２のプリチャージ電圧レベルを、基準電位ＶＳＳ方向に低下させる。

時刻ｔ１１において、制御クロック信号ＺＣＬＫ１が、Ｈレベルに立上がり、容量素子Ｃ２１のチャージポンプ動作により、その電圧振幅ＶＣＣの電位変化を内部ノードＮＤ２１に生じさせ、内部ノードＮＤ２１の電圧レベルが、負電圧−ＶＣＣから基準電位ＶＳＳレベルに上昇する。

安定状態においては、この場合、ＭＯＳトランジスタＰＱ１のドレインおよびソース電圧レベルが等しく電流は流れない。チャージポンプ動作初期の過渡時においては、内部ノードＮＤ２１の電圧レベルは、基準電位ＶＳＳ以上であり、ＭＯＳトランジスタＰＱ２１は、内部ノードＮＤ２１がソースとなり、基準電位ノードＧＧがドレインとなる。しかしながら、内部ノードＮＤ２２の電圧レベルが、このとき同様に高く、ＭＯＳトランジスタＰＱ２１は、エンハンスメント型トランジスタであり、ゲートおよびソースの電位差がしきい値電圧の絶対値以下であり、非導通状態を維持する。

ＭＯＳトランジスタＰＱ２２においても、内部ノードＮＤ２２が基準電位ＶＳＳレベルであるため、そのドレインおよびソース電位が等しく、内部ノードＮＤ２１の電圧レベルが、負電圧−ＶＣＣから基準電位ＶＳＳレベルに上昇しても、このＭＯＳトランジスタＰＱ２２は、ゲート、ドレインおよびソースの電位が等しくオフ状態を維持する。制御クロック信号ＺＣＬＫ１をＨレベルに立上げることにより、ＭＯＳトランジスタＰＱ２２を非導通状態として、内部ノードＮＤ２２の次のチャージポンプ動作に備える。

また、内部ノードＮＤ２２が、基準電位ＶＳＳレベルを維持しており、内部ノードＮＤ２３は、負電圧レベルである。この状態では、ＭＯＳトランジスタＮＱ２２が導通して、内部出力ノードＯＤ１が内部ノードＮＤ２３と電気的に接続され、内部ノードＮＤ２３の電圧レベルが内部出力ノードＯＤ１の電圧レベルと等しくなる。それにより、ＭＯＳトランジスタＮＱ２１を確実に非導通状態に維持する。内部ノードＮＤ２３および内部出力ノードＯＤ１の電圧レベルが等しくなると、ＭＯＳトランジスタＮＱ２２を介して流れる電流が停止する。

また、内部ノードＮＤ２３と内部出力ノードＯＤ１の電圧レベルを等しくすることにより、内部ノードＮＤ２２を負電圧レベルに駆動して、ＭＯＳトランジスタＮＱ２１のソースが内部ノードＮＤ２２となる場合においても、そのゲート−ソース間電圧を、このＭＯＳトランジスタＮＱ２１のしきい値電圧以下に維持し、内部出力ノードＯＤ１への電荷転送前にエンハンスメント型ＭＯＳトランジスタＮＱ２１が導通するのを防止する。

チャージポンプ動作開始の初期時においては、内部ノードＮＤ２２を負電圧レベルに駆動したときには、内部ノードＮＤ２３の電圧レベルは高く、ＭＯＳトランジスタＮＱ２１が導通することがある。しかしながら、このときには、単に制御クロック信号ＺＣＬＫ３を発生する前に負電荷が内部出力ノードＯＤ１へ転送されるだけであり、その内部出力ノードＯＤ１の電圧レベルを低下させるために負電荷が利用されており、電荷が有効に利用されている。

時刻ｔ１２において、制御クロック信号ＺＣＬＫ２をＨレベルからＬレベルに立下げると、容量素子Ｃ２２のチャージポンプ動作により、内部ノードＮＤ２２の電圧レベルが、この制御クロック信号ＺＣＬＫ２の電圧振幅ＶＣＣだけ低下する。このとき、ＭＯＳトランジスタＰＱ２１は、内部ノードＮＤ２２が基準電位ＶＳＳから負電圧レベルへ変化しても、そのドレインおよびソースはともに基準電位ＶＳＳレベルであり、ＭＯＳトランジスタＰＱ２１のドレイン−ソース間には電流は流れない。

ＭＯＳトランジスタＰＱ２２は、内部ノードＮＤ２２がドレインとして作用するため、そのゲートおよびソース（基準電位ノードＧＧ）がともに接地電圧レベルにあり、ＭＯＳトランジスタＰＱ２２は、そのゲート−ソース間電圧がしきい値電圧の絶対値よりも小さいため非導通状態を維持する。したがって、内部ノードＮＤ２２は、容量素子Ｃ２２のチャージポンプ動作により負電圧−ＶＣＣレベルにまで低下する。

このとき、内部ノードＮＤ２３は、負電圧ＶＳＳ−ＶＣＣレベルであり、ＭＯＳトランジスタＮＱ２１は、そのソースが内部出力ノードＯＤ１であり、ゲートおよびソース電位が等しく非導通状態を維持する。

内部ノードＮＤ２２が負電圧レベルに駆動されると、内部出力ノードＯＤ１の電圧レベルよりも内部ノードＮＤ２の電圧レベルが低い状態となる。内部ノードＮＤ２３の電圧は、内部出力ノードＯＤ１の電圧レベルと等しい電圧レベルであり、制御クロック信号ＺＣＬＫ３がＬレベルのときにはＭＯＳトランジスタＮＱ２１は、過渡時および安定時において、そのゲート−ソース間電圧はしきい値電圧よりも小さく、非導通状態を維持し、正確に、内部ノードＮＤ２２を負電圧レベルに駆動することができる。

この過渡時において、内部ノードＮＤ２２が負電圧レベルに駆動されるとき、内部ノードＮＤ２１の電圧レベルが、基準電位ＶＳＳよりも高いときには、ＭＯＳトランジスタＰＱ２１が導通して内部ノードＮＤ２１の電圧レベルが低下する。したがって、この内部ノードＮＤ２２へのチャージポンプ動作時においては、内部ノードＮＤ２２の電圧レベルに悪影響を及ぼす無効電流が流れる経路は存在せず、有効に電荷を使用して内部ノードＮＤ２を、負電圧ＶＳＳ−ＶＣＣレベルに設定することができる。

時刻ｔ１３において、制御クロック信号ＺＣＬＫ３をＬレベルからＨレベルに上昇させ、電圧振幅ＶＣＣの電圧変化を内部ノードＮＤ２３に生じさせる。このとき、制御クロック信号ＺＣＬＫ１はＨレベルであり、制御クロック信号ＺＣＬＫ２は、Ｌレベルである。この状態においては、内部ノードＮＤ２３が、容量素子Ｃ２３のチャージポンプ動作により、負電圧ＶＳＳ−ＶＣＣから基準電位ＶＳＳレベルに上昇する。

内部ノードＮＤ２２は、負電圧ＶＳＳ−ＶＣＣレベルであるため、ＭＯＳトランジスタＮＱ２１が導通し、内部ノードＮＤ２２と内部出力ノードＯＤ１が結合される。内部出力ノードＯＤ１の電圧レベルが、負電圧ＶＳＳ−ＶＣＣよりも高い場合には、内部出力ノードＯＤ１から内部ノードＮＤ２２へ正電荷が移動し、内部出力ノードＯＤ１は、内部ノードＮＤ２２と等しい電圧レベルとなる。すなわち、安定化時においては、内部出力ノードＯＤ１の電圧レベルはＶＳＳ−ＶＣＣである。この場合においても、ＭＯＳトランジスタＮＱ２２においては、ゲートおよびソースが同じ電圧レベルとなり、非導通状態を維持する。

チャージポンプ開始時等の過渡時においても、ＭＯＳトランジスタＮＱ２２においては、内部ノードＮＤ２３がドレインとなり、内部出力ノードＯＤ１への電荷転送開始時においてはゲート電位がソース電位よりも低いため、非導通状態を維持する。ＭＯＳトランジスタＮＱ２１を介しての電荷転送動作により、ＭＯＳトランジスタＮＱ２２は、そのゲートおよびソースが同一電位となるため、そのしきい値電圧により非導通状態を維持し、電荷転送動作に対しては悪影響は及ぼさない。

これにより、内部ノードＮＤ２３を制御クロック信号ＺＣＬＫ３に従って基準電位ＶＳＳレベルに駆動して、効率的に内部出力ノードＯＤ１へ負電荷を供給して所望の電圧レベルの負電圧ＶＳＳ−ＶＣＣを生成することができる。

時刻ｔ１４において、制御クロック信号ＺＣＬＫ３が、ＨレベルからＬレベルへ低下し、内部ノードＮＤ２３に、制御クロック信号ＺＣＬＫ２の電圧振幅ＶＣＣに等しい電圧変化を生じさせ、内部ノードＮＤ２３の電圧レベルが、基準電位ＶＳＳから負電圧ＶＳＳ−ＶＣＣに低下する。ＭＯＳトランジスタＮＱ２１のソースノード（内部ノードＮＤ２２）の電位は、負電圧ＶＳＳ−ＶＣＣであり、ＭＯＳトランジスタＮＱ２１は確実に非導通状態となる。

ＭＯＳトランジスタＮＱ２２において、そのドレインおよびソースの電圧が負電圧ＶＳＳ−ＶＣＣであり、電流は、ＭＯＳトランジスタＮＱ２２を介しては流れない。

チャージポンプ開始時の過渡時において、ノードＮＤ２２およびＯＤ１が負電圧ＶＳＳ−ＶＣＣよりも高い電圧レベルのとき、内部ノードＮＤ２３は、先のサイクルの内部出力ノードＯＤ１の電圧レベルに復帰するだけであり、ＭＯＳトランジスタＮＱ２２のソースが内部出力ノードＯＤ１であり、そのゲートおよびソースの電位が等しく非導通状態を維持する。

ＭＯＳトランジスタＮＱ２１において、導通状態となっても、そのソースおよびドレインとなる出力ノードＯＤ１および内部ノードＮＤ２２の電圧レベルは等しく、電流は流れない。過渡時においては、内部ノードＮＤ２３の復帰電圧レベルは、ＭＯＳトランジスタＮＱ２１が非導通状態に設定される電圧レベルであり、何ら無効電荷の消費は生じない。

時刻ｔ１５において、制御クロック信号ＺＣＬＫ２をＬレベルからＨレベルに上昇させる。この制御クロック信号ＺＣＬＫ２は、その電圧振幅がＶＣＣである。制御クロック信号ＺＣＬＫ３は、Ｌレベルである。この制御クロック信号ＺＣＬＫ２の立上がりに従って、容量素子Ｃ２２のチャージポンプ動作により、内部ノードＮＤ２２の電圧レベルが負電圧ＶＳＳ−ＶＣＣから基準電位ＶＳＳレベルへ上昇する。このとき、ＭＯＳトランジスタＰＱ２１において、ドレインおよびソースがともに基準電位ＶＳＳレベルであり、そのゲート電位の上昇により非導通状態となり、ＭＯＳトランジスタＰＱ２１においても、電流は流れない。

また、ＭＯＳトランジスタＰＱ２２においては、内部ノードＮＤ２２の電圧レベルが負電圧ＶＳＳ−ＶＣＣから基準電位ＶＳＳへ上昇するだけであり、内部ノードＮＤ２２の電圧レベルが基準電位ＶＳＳ以下であり、ＭＯＳトランジスタＰＱ２２は、基準電位ノードがソースとして機能し、非導通状態を維持する。

この内部ノードＮＤ２２の電位上昇時において、チャージポンプ開始時などの過渡状態時においては、基準電位ＶＳＳレベルよりも高い状態に、内部ノードＮＤ２が維持されることが考えられる（内部ノードＮＤ２２がＭＯＳトランジスタＰＱ２２のソースとして機能する）。この場合、制御クロック信号ＺＣＬＫ１の立上げにより、ＭＯＳトランジスタＰＱ２２を非導通状態に設定するため、内部ノードＮＤ２２を確実に基準電位ＶＳＳレベル方向に放電され、特に問題は生じない。

時刻ｔ１５において、内部ノードＮＤ２の電圧レベルが基準電位ＶＳＳレベル以上に上昇しても、内部ノードＮＤ２３は、負電圧ＶＳＳ−ＶＣＣレベルであり、ＭＯＳトランジスタＮＱ２１は非導通状態を維持する。ＭＯＳトランジスタＮＱ２２が導通状態となっても、内部ノードＮＤ２３の電圧レベルは内部出力ノードＯＤ１の負電圧ＶＳＳ−ＶＣＣの電圧レベルと等しく、ＭＯＳトランジスタＮＱ２２は、非導通状態を維持する。

時刻ｔ１６において、制御クロック信号ＺＣＬＫ１をＬレベルに立下げると、容量素子Ｃ２１により、内部ノードＮＤ２１の電圧レベルが基準電位ＶＳＳから負電圧ＶＳ−ＶＣＣレベルに低下する。この内部ノードＮＤ２１の電圧低下により、ＭＯＳトランジスタＰＱ２２が導通し、内部ノードＮＤ２２は、確実に、基準電位ＶＳＳレベルに設定される。

過渡時において、内部ノードＮＤ２２が、基準電位ＶＳＳレベルよりも高い電圧レベルに駆動される場合においても、確実に、この内部ノードＮＤ２２の電圧レベルを低下させることができ、次のサイクルにおいて、さらに内部ノードＮＤ２２の電位レベルを制御クロック信号ＺＣＬＫ２に従って低下させることができ、内部出力ノードＯＤ１の電圧レベルを低下させることができる。

この内部ノードＮＤ２２の電位低下時において、ＭＯＳトランジスタＰＱ２１においては、基準電位ノードＧＧがソースとして機能するため、非導通状態を維持する（ゲートおよびソースが同一電位）。

時刻ｔ１８において、制御クロック信号ＺＣＬＫ４がＬレベルとなると１つのチャージポンプ動作周期Ｔが完了し、時刻ｔ１９から再び、上述の、時刻ｔ１１から時刻ｔ１８の一連の動作が繰返される。以降、この周期Ｔの動作を繰返し行うことにより、何ら無効電荷を消費することなく、内部出力ノードに負電圧ＶＳＳ−ＶＣＣを伝達することができる（電圧駆動段５０の動作を無視している）。

制御クロック信号ＺＣＬＫ１からＺＣＬＫ３の電圧振幅ＶＣＣが電源電圧ＶＤＤに等しく、基準電位ノードＧＧの基準電位ＶＳＳが接地電圧ＧＮＤレベルの場合には、この内部出力ノードＯＤ１へ、負電圧−ＶＣＣの電圧を伝達することができる（電圧駆動段５０の動作は考慮していない）。

次に、図１５に示す電圧駆動段５０の動作について説明する。

上述の説明においては、電圧駆動段５０の動作は考慮していない。したがって、内部出力ノードＯＤ１に対する容量素子ＣＫの及ぼす影響については考慮していない。この容量素子ＣＫは、制御クロック信号ＺＣＬＫ１に従って内部出力ノードＯＤ１を、チャージポンプ動作により、電圧ＶＣＣの振幅で変化させる。したがって、内部出力ノードＯＤ１は、電圧ＶＳＳ−ＶＣＣと電圧ＶＳＳ−２・ＶＣＣの間で変化する。

内部ノードＮＤ２３の電圧レベルが、内部出力ノードＯＤ１の電圧レベルに従って変化する点を除いて、内部ノードＮＤ２１およびＮＤ２２に対するチャージポンプ動作は、上述の説明と同じである。従って、以下の説明においては、これらのＭＯＳトランジスタＰＱ２１およびＰＱ２２の動作については適宜省略する。

まず、時刻ｔ１１において、制御クロック信号ＺＣＬＫ１がＬレベルからＨレベルに上昇すると、内部ノードＮＤ２１が容量素子Ｃ２１により基準電位ＶＳＳレベルに駆動され、内部ノードＮＤ２２のプリチャージ動作が完了する。このとき、また、容量素子ＣＫにより、内部出力ノードＯＤ１の電圧レベルが、電圧ＶＳＳ−２・ＶＣＣから電圧ＶＳＳ−ＶＣＣレベルに上昇する。この場合、内部ノードＮＤ２２は、基準電位ＶＳＳレベルであり、ＭＯＳトランジスタＮＱ２２が導通状態を維持し、内部ノードＮＤ２３の電圧レベルが、内部出力ノードＯＤ１の電圧レベルと等しくなり、負電圧ＶＳＳ−ＶＣＣレベルとなる。

電荷転送段ＸＦＮにおいて、ＭＯＳトランジスタＮＱｂが導通し、内部ノードＮＤＡが、最終出力ノードＦＯＤの電圧レベルと等しくなる。この状態においては、、ＭＯＳトランジスタそのゲート電位がソース電位よりも低いため、非導通状態を維持する。

時刻ｔ１２においては、制御クロック信号ＺＣＬＫ２がＬレベルに低下し、応じて内部ノードＮＤ２２が、負電圧ＶＳＳ−ＶＣＣレベルに駆動され、ＭＯＳトランジスタＮＱ２２が非導通状態に設定される。この状態においても、内部ノードＮＤ２２が負電圧ＶＳＳ−ＶＣＣレベルであり、ＭＯＳトランジスタＮＱ２１はそのゲート、ソースおよびドレインが、安定状態時すべて同じであるため、非導通状態を維持する。また、過渡時においては、このゲート−ソース間電圧がしきい値電圧以下であるため、同様、非導通状態を維持する。電圧駆動段５０においては、内部ノードの電位は変化しない。

時刻ｔ１３において、制御クロック信号ＺＣＬＫ３が、ＬレベルからＨレベルに立上がり、内部ノードＮＤ２３の電圧レベルが容量素子Ｃ２３のチャージポンプ動作により、負電圧ＶＳＳ−ＶＣＣから基準電位ＶＳＳレベルに上昇する。ＭＯＳトランジスタＮＱ２１が導通状態となり、内部ノードＮＤ２２および内部出力ノードＯＤ１を電気的に接続して、内部ノードＮＤ２２と内部出力ノードＯＤ１の電圧レベルが等しくされる。しかしながら、内部出力ノードＯＤ１は、安定状態時においては、既に、負電圧ＶＳＳ−ＶＣＣレベルに容量素子ＣＫによりプリチャージされており、ＭＯＳトランジスタＮＱ２１のドレインおよびソース電位は同じであり、安定状態時においては、ＭＯＳトランジスタＮＱ２１を介して電流は流れない。

時刻ｔ１４において、制御クロック信号ＺＣＬＫ３がＨレベルからＬレベルに低下し、応じて内部ノードＮＤ２３の電圧レベルが基準電位ＶＳＳから負電圧ＶＳＳ−ＶＣＣレベルに低下する。応じて、ＭＯＳトランジスタＮＱ２１が非導通状態となり、内部ノードＮＤ２２および内部出力ノードＯＤ１が分離される。ＭＯＳトランジスタＮＱ２２は、安定状態時においては、ゲート、ドレインおよびソースが同一であるため非導通状態を維持する。

時刻ｔ１５において、制御クロック信号ＺＣＬＫ２がＬレベルからＨレベルに上昇し、内部ノードＮＤ２２の電圧レベルが負電圧ＶＳＳ−ＶＣＣから基準電位ＶＳＳレベルに上昇する。ＭＯＳトランジスタＮＱ２２が導通し、内部ノードＮＤ２３と内部出力ノードＯＤ１と電気的に接続し、内部ノードＮＤ２３の電圧レベルが内部出力ノードＯＤ１の電圧レベルの負電圧ＶＳＳ−ＶＣＣレベルとなり、ＭＯＳトランジスタＮＱ２１が、ゲートおよびソースの電圧が等しくされて非導通状態に維持される。

時刻ｔ１６において、制御クロック信号ＺＣＬＫ１がＨレベルからＬレベルに低下すると、内部ノードＮＤ２１の電位レベルが、基準電位ＶＳＳレベルから負電圧ＶＳＳ−ＶＣＣレベルに低下する。このとき、また、容量素子ＣＫにより、内部出力ノードＯＤ１の電位が、負電圧ＶＳＳ−ＶＣＣレベルからより深い負電圧ＶＳＳ−２・ＶＣＣレベルにまで低下する。

内部ノードＮＤ２２は基準電位ＶＳＳレベルであり、ＭＯＳトランジスタＮＱ２２が導通しているため、内部ノードＮＤ２３と内部出力ノードＯＤ１とが同一電圧レベルとなり、ＭＯＳトランジスタＮＱ２１が非導通状態に維持される。したがって、内部ノードＮＤ２２が基準電位ＶＳＳレベルであっても、内部出力ノードＯＤ１が、深い負電圧ＶＳＳ−２・ＶＣＣレベルにまで低下し、同様、内部ノードＮＤ２３も深い負電圧ＶＳＳ−２・ＶＣＣレベルにまで低下する。

この場合は、ＭＯＳトランジスタＮＱ２２により、ＭＯＳトランジスタＮＱ２１のゲートにソースが電気的に結合されるため、ＭＯＳトランジスタＮＱ２１は高速で非導通状態となり、無効電流はほとんど流れず確実に、内部出力ノードＯＤ１が負電圧ＶＳＳ−２・ＶＣＣレベルにまで低下する。応じて、ＭＯＳトランジスタＮＱｂが確実にオフ状態に設定されない部ノードＮＤＡと最終出力ノードＦＯＤとが分離される。

このとき、過渡時などにおいて、内部ノードＮＤ３０の電圧レベルが内部出力ノードＯＤ１の電圧レベルよりも高くなることが考えられる。しかしながら、内部ノードＮＤＡと最終出力ノードＦＯＤとを一旦電気的に接続しており、このような状態での内部ノードＮＤ３０と内部出力ノードＯＤ１の電圧レベルの差は小さく、ＭＯＳトランジスタＮＱａはそのしきい値電圧により非導通状態を維持する。

また、ＭＯＳトランジスタＮＱａは、ゲート電位が深い負電位ＶＳＳ−２・ＶＣＣであり、オフ状態を維持する。これにより、確実に内部出力ノードＯＤ１に深い負電位ＶＳＳ−２・ＶＣＣの電位を生成することができる。

時刻ｔ１７において、制御クロック信号ＺＣＬＫ４がＬレベルからＨレベルに上昇し、内部ノードＮＤＡの電圧レベルが深い負電圧ＶＳＳ−２・ＶＣＣから浅い負電圧ＶＳＳ−ＶＣＣレベルにまで上昇する。応じて、ＭＯＳトランジスタＮＱａが導通し、内部出力ノードＯＤ１と最終出力ノードＦＯＤが電気的に結合される。最終出力ノードＦＯＤの電圧レベルが深い負電圧ＶＳＳ−２・ＶＣＣよりも高い場合には、内部出力ノードＯＤ１から負電荷が最終出力ノードＦＯＤへ供給される。この電荷転送時においては、ＭＯＳトランジスタＮＱｂは、ゲートがソース（最終出力ノードＦＯＤ）と電気的に接続されて同一電位であり、非導通状態を維持し、効率的に内部出力ノードＯＤ１から最終出力ノードＦＯＤに電荷が転送される。

時刻ｔ１８において、制御クロック信号ＺＣＬＫ１をＬレベルからＨレベルに立上げる。応じて、内部ノードＮＤ２１が浅い負電圧ＶＳＳ−ＶＣＣから基準電位ＶＳＳレベルに復帰し、また内部出力ノードＯＤ１も深い負電圧ＶＳＳ−２・ＶＣＣから浅い負電圧ＶＳＳ−ＶＣＣに上昇する。このとき、内部ノードＮＤ２２は、基準電位ＶＳＳレベルであり、内部ノードＮＤ２３は、内部出力ノードＯＤ１と同様、深い負電圧ＶＳＳ−２・ＶＣＣから負電圧ＶＳＳ−ＶＣＣレベルにまでその電圧レベルが上昇する。

時刻ｔ１９以降、上述の時刻ｔ１１から時刻ｔ１８において行われた周期Ｔの一連の動作が繰返し行われる。

内部出力ノードＯＤ１を深い負電圧ＶＳＳ−２・ＶＣＣレベルにまで低下させて、応じて内部ノードＮＤ２３を深い負電圧ＶＳＳ−２・ＶＣＣレベルにまで低下させるとき、容量素子ＣＫの容量値を容量素子Ｃ２３の容量値を十分に大きくすることにより、確実に高速で内部ノードＮＤ２３の電圧レベルを内部出力ノードＯＤ１の電圧レベルに従って変化させることができる。

なお、チャージポンプ動作開始初期時においては、内部出力ノードＯＤ１の電圧、ＶＳＳ−ＶＣＣとＶＳＳ−２・ＶＣＣの間で変化する状態になってから、最終出力ノードＦＯＤの電圧がＶＳＳ−２・ＶＣＣにまで低下する。この過渡時の電圧駆動段５０の動作は、ＭＯＳトランジスタＮＱ２１およびＮＱ２２により構成される電荷転送段のそれと同じである。

図１５に示す回路を基準電圧用チャージポンプ回路４０として利用することにより、電圧ＶＳＳ−２・ＶＣＣの負電圧を生成することができる。基準電位ＶＳＳが接地電圧ＧＮＤであり、制御クロック信号ＺＣＬＫ１からＺＣＬＫ４の電圧振幅ＶＣＣが電源電圧ＶＤＤであれば、−２・ＶＤＤの負電圧を生成することができる。

［変更例］
図１７は、この発明の実施の形態６の変更例の基準電圧用チャージポンプ回路４０の構成を概略的に示す図である。図１７に示す基準電圧用チャージポンプ回路４０は、内部ノードＮＤ２２と最終出力ノードＦＯＤの間に縦続接続されるｎ段の電荷転送段ＸＦＮ１からＸＦＮｎを含む。

内部ノードＮＤ２１およびＮＤ２２には、それぞれ基準電位ノードとの間にＰチャネルＭＯＳトランジスタＰＱ２１およびＰＱ２２が交差結合の態様で接続される。内部ノードＮＤ２１は容量素子Ｃ２１を介してプリチャージ用制御クロック信号ＺＣＬＫ１を受け、内部ノードＮＤ２２は、容量素子Ｃ２２を介して電荷生成用の制御クロック信号ＺＣＬＫ２を受ける。これらのＭＯＳトランジスタＰＱ２１およびＰＱ２２と容量素子Ｃ２１およびＣ２２の構成は、先の図１５に示すチャージポンプ回路の構成と同じであり、制御クロック信号ＺＣＬＫ１およびＺＣＬＫ２に従って内部ノードＮＤ２１およびＮＤ２２を、基準電位ＶＳＳと負電圧ＶＳＳ−ＶＣＣの間で変化させる。

電荷転送段ＸＦＮ１からＸＦＮｎ−１の出力ノードＯＤ１からＯＤｎ−１それぞれに、容量素子ＣＫ１からＣＫｎ−１が接続される。奇数段の電荷転送段ＸＦＮ１、ＸＦＮ３…の内部出力ノードＯＤ１、…ＯＤｎ−１に設けられる容量素子ＣＫ１、…ＣＫｎ−１は、クロック入力ノードＳ２１を介して制御クロック信号ＺＣＬＫ１を受ける。偶数段の電荷転送段ＸＦＮ２、…の内部出力ノードＯＤ２、…に設けられる容量素子ＣＫ２、…へは、クロック入力ノードＳ２２を介して制御クロック信号ＺＣＬＫ２が供給される。電荷転送段ＸＦＮ１からＸＦＮｎへは、制御クロック信号ＺＣＬＫ３およびＺＣＬＫ４が交互に与えられる。この電荷転送段とＸＦＮとその入力ノード（前段の電荷転送段の出力ノード）に設けられる容量素子ＣＫとが電圧駆動段を構成する。各電圧駆動段において、入力ノードのプリチャージおよび電荷転送を交互に行うことにより、１段の電荷転送段において、電圧ＶＣＣの電位低下を生じさせることができ、以下に説明するように、最終出力ノードＦＯＤには、負電圧ＶＳＳ−ｎ・ＶＣＣを生成することができる。

図１８は、図１７に示す基準電圧用チャージポンプ回路４０の動作を示すタイミング図である。図１８においては、電荷転送段ＸＦＮｉ−１、ＸＦＮｉおよびＸＦＮｉ＋１の出力ノードＮＤＩｉ−１、ＮＤＩｉ、ＮＤＩｉ＋１および内部ノードＮＤＡｉ−１、ＮＤＡｉ、ＮＤＡｉ＋１の信号波形を示す。電荷転送段ＸＦＮｉ−１の容量素子Ｃａには、制御クロック信号ＺＣＬＫ４が与えられ、電荷転送段ＸＦＮｉの容量素子Ｃａには、制御クロック信号ＺＣＬＫ３が与えられ、電荷転送段ＸＦＮｉ＋１の容量素子Ｃａには、制御クロック信号ＺＣＬＫ４が与えられる。次に、図１８に示すタイミング図を参照して、図１７に示す基準電圧用チャージポンプ回路４０の動作について、図１５を併せて参照して説明する。

制御クロック信号ＺＣＬＫ１が立上がると、電荷転送段ＸＦＮｉ−１の入力ノードＮＤＩｉ−１の電圧レベルが、対応の容量素子ＣＫｉ−２のチャージポンプ動作により、負電圧ＶＳＳ−（ｉ−１）・ＶＣＣから負電圧ＶＳＳ−（ｉ−２）・ＶＣＣに上昇する。内部ノードＮＤＡｉ−１は、この状態では、電圧ＶＳＳ−（ｉ−１）・ＶＣＣレベルであり、電荷転送段ＸＦＮｉ−１において、ＭＯＳトランジスタＮＱａは非導通状態を維持する。

電荷転送段ＸＦＮｉ＋１においても、入力ノードＮＤＩｉ＋１に対して制御クロック信号ＺＣＬＫ１に従って容量素子ＣＫｉによるチャージポンプ動作が行われ、その電圧レベルが電圧ＶＳＳ−（ｉ＋１）・ＶＣＣから電圧ＶＳＳ−ｉ・ＶＣＣに変化する。

電荷転送段ＸＦＮｉ＋１の入力ノードＮＤＩｉ＋１は、電荷転送段ＸＦＮｉの出力ノードＯＤｉに対応する。この場合、電荷転送段ＸＦＮｉにおいては、ＭＯＳトランジスタＮＱｂが導通状態にあるため、内部ノードＮＤＡｉが電圧ＶＳＳ−（ｉ＋１）・ＶＣＣから電圧ＶＳＳ−ｉ・ＶＣＣに変化する。この状態においても、電荷転送段ＸＦＮｉにおいて、ＭＯＳトランジスタＮＱａはそのゲート電位がソース電位よりも低いため、非導通状態を維持する。

制御クロック信号ＺＣＬＫ２がＨレベルからＬレベルに低下すると、電荷転送段ＸＦＮｉにおいて容量素子ＣＫｉのチャージポンプ動作により入力ノードＮＤＩｉが電圧ＶＳＳ−（ｉ−１）・ＶＣＣから電圧ＶＳＳ−ｉ・ＶＣＣに低下する。このとき、電荷転送段ＸＦＮｉ−１において、内部ノードＮＤＡｉ−１が電圧ＶＳＳ−（ｉ−２）・ＶＣＣレベルであり、ＭＯＳトランジスタＮＱｂが導通状態にあり、電荷転送段ＸＦＮｉ−１において、内部ノードＮＤＡｉ−１の電圧レベルが、この容量素子ＣＫｉ−１のチャージポンプ動作により、電圧ＶＳＳ−（ｉ−１）・Ｖレベルから電圧ＶＳＳ−ｉ・ＶＣＣに変化する。

所定期間経過後、制御クロック信号ＺＣＬＫ３がＨレベルに駆動され、電荷転送段ＸＦＮｉにおいて、内部ノードＮＤＡｉが、容量素子Ｃａのチャージポンプ動作により、電圧ＶＳＳ−（ｉ＋１）・ＶＣＣから電圧ＶＳＳ−ｉ・ＶＣＣに上昇し、ＭＯＳトランジスタＮＱａが導通する。これにより、電荷転送段ＸＦＮｉにおいて、ＭＯＳトランジスタＮＱａを介しての電荷の転送が行われる。

この状態で、入力ノードＮＤＩｉ＋１は、電圧ＶＳＳ−ｉ・ＶＣＣレベルであり、電荷転送段ＸＦＮｉの入力ノードＮＤＩｉの電圧レベルと電荷転送段ＸＦＮｉ＋１の入力ノードＮＤＩｉ＋１の電圧レベルが等しくなる。

制御クロック信号ＺＣＬＫ３が再びＬレベルに低下すると、電荷転送段ＸＦＮｉにおいて内部ノードＮＤＡｉの電圧レベルが電圧ＶＣＣだけ低下し、その電圧レベルがＶＳＳ−ｉ・ＶＣＣとなり、電荷転送段ＸＦＮｉにおいてＭＯＳトランジスタＮＱａが非導通状態となり、電荷の転送が禁止される。次いで、制御クロック信号ＺＣＬＫ２がＬレベルからＨレベルに上昇し、電荷転送段ＸＦＮｉの入力ノードＮＤＩｉの電圧レベルが上昇し、応じて、電荷転送段ＸＦＮｉ−１の内部ノードＮＤＡｉ−１も、ノードＮＤＡｉの電圧レベルに応じてＭＯＳトランジスタＮＱｂを介して電荷を転送されて、その電圧レベルが上昇し、電圧ＶＳＳ−（ｉ−１）・ＶＣＣレベルに設定される。

制御クロック信号ＺＣＬＫ２の立下りに従って、電荷転送段ＸＦＮｉ＋１においても、内部ノードＮＤＡｉ＋１の電圧レベルが低下し、その出力ノードＯＤｉ＋１の電圧レベルが低下したときに、確実に、対応のＭＯＳトランジスタＮＱａを非導通状態に設定して電荷の逆流を防止する。

制御クロック信号ＺＣＬＫ１が所定期間経過後に、ＨレベルからＬレベルに低下すると、電荷転送段ＸＦＮｉ＋１において、その入力ノードＮＤＩｉ＋１に対して対応の容量素子ＣＫｉによるチャージポンプ動作が行われ、その電圧レベルがＶＳＳ−ｉ・ＶＣＣからＶＳＳ−（ｉ＋１）・ＶＣＣに低下する。その電圧低下が電荷転送段ＸＦＮｉの内部ノードＮＤＡｉへＭＯＳトランジスタＮＱｂを介して伝達され、電荷転送段ＸＦＮｉのＭＯＳトランジスタＮＱｂが確実に非導通状態に設定される。

次いで、さらに所定時間経過後に、制御クロック信号ＺＣＬＫ４が所定期間の間Ｈレベルとなり、電荷伝送段ＸＦＮｉ−１およびＸＦＮｉ＋１において内部ノードＮＤＡｉ−１およびＮＤＡｉ＋１の電圧レベルが電圧ＶＣＣだけ上昇し、対応のＭＯＳトランジスタＮＱａが導通し、電荷の転送が行われる。

このとき、電荷転送段ＸＦＮｉにおいて、内部ノードＮＤＡｉの電圧レベルは電荷転送段ＸＦＮｉ＋１の入力ノードＮＤＩｉ＋１、すなわち電荷転送段ＸＦＮｉの出力ノードＯＤｉの電圧レベルと等しいため、ＭＯＳトランジスタＮＱａは非導通状態を維持し、この電荷転送段ＸＦＮｉにおける電流の逆流が防止される。

これらの電荷転送段ＸＦＮ１からＸＦＮｎを縦続接続し、その入力ノードのプリチャージと内部ノードのプリチャージを、それぞれの電荷転送段において位相制御された制御クロック信号に基づいて交互に行なうことにより、確実に、電流の逆流を防止して、電圧ＶＣＣずつ発生電圧のレベルを低下させて、順次転送することができる。

ｎ段の電荷転送段ＸＦＮ１からＸＦＮｎが設けられている場合には、最終出力ノードＦＯＤには、電圧ＶＳＳ−ｎ・ＶＣＣが生成される。これにより、所望の電圧レベルの負電圧を生成することができ、低電源電圧下においても必要な電圧レベルを低消費電力で安定に生成することができる。また、抵抗分割回路が利用される場合においても、容易に、出力電圧よりも深い負の電圧を生成することができる。

制御クロック信号ＺＣＬＫ１からＺＣＬＫ４は、図８に示す制御クロック信号発生回路の出力制御クロック信号ＣＬＫ１からＣＬＫ４を反転することにより得られる。

以上のように、発明の実施の形態６に従えば、基準電圧発生用のチャージポンプ回路を交互に位相制御される制御クロック信号を利用して電荷転送用ＭＯＳトランジスタのゲート電位を調整しており、ＭＯＳトランジスタのしきい値電圧に依存しない負電圧を生成することができ、低温ポリシリコンＴＦＴがＭＯＳトランジスタとして利用される場合においても、しきい値電圧の影響を受けることなく安定に所望の電圧レベルの比較基準電圧を生成することができる。

［実施の形態７］
図１９は、この発明の実施の形態７に従う電源回路の構成を概略的に示す図である。図１９において、電源回路は、クロック入力ノードＣＮ１に与えられる繰返し信号ＣＬＫに従って容量素子によるチャージポンプ動作を行なって、基準電圧ＶＣＰを生成するチャージポンプ回路１と、ソースフォロアモードで動作し、このチャージポンプ回路１からの比較電圧ＶＣＰに従ってその出力ノードＮＤ６３に出力電圧Ｖｏを生成する演算増幅器６０と、演算増幅器６０に対するハイ側電源電圧ＶＨを生成する正高電圧発生回路６５を含む。このハイ側電源電圧ＶＨは正の電圧であり、出力電圧Ｖｏ以上の電圧レベルである。

チャージポンプ回路１は、先の実施の形態１等において示す構成と同様の構成を有し、そのハイ側基準電位ノードＰＷに与えられる電源電圧ＶＤＤを基準として、繰返し信号ＣＬＫの電圧振幅ＶＣＬＫの整数倍の電圧を生成する。

演算増幅器６０は、正の入力ノードＮＤ６１に、このチャージポンプ回路１の出力電圧ＶＣＰを受け、この負入力ＮＤ６２が、出力ノードＮＤ６３に接続される。ハイ側電源ノードＰＨＡには、正高電圧発生回路７０からの高電圧ＶＨが供給される。

演算増幅器６０は電圧フォロアモードで動作しており、従って、出力ノードＮＤ６３には、電圧ＶＣＰ＋ΔＶの電圧が、出力電圧Ｖｏとして生成される。ここで、ΔＶは、演算増幅器６０のオフセット電圧である。

したがって、この図１９に示す構成においても、チャージポンプ回路１は、ＭＯＳトランジスタのしきい値電圧の影響を受けない電圧ＶＣＰを生成しており、出力電圧Ｖｏとして、ＭＯＳトランジスタのしきい値電圧ばらつきによるオフセット電圧の影響を十分に抑制した電圧を生成することができる。

チャージポンプ回路１は、単に、この演算増幅器６０の正入力ノードＮＤ６１を駆動することが要求されるだけであり、その電流駆動力は十分小さくされる。一方、正の高電圧発生回路７０は、そのハイ側電源電圧ＶＨの電圧レベルは、基準電圧ＶＣＰよりも高いことが要求されるものの、その電圧レベルの精度は要求されない。大きな電流供給能力を要求されるだけである。したがって、この正高電圧発生回路６５として、任意の回路を利用して、基本的に容量素子のチャージポンプ動作を利用して正の高電圧ＶＨを生成することにより、安定に所望の電圧レベルの出力電圧Ｖｏを生成して、負荷回路（図示せず）へ供給することができる。

なお、演算増幅器６０の構成としては、図２に示す比較回路２の構成を利用することができる。しかしながら、図２に示される構成の比較回路以外の回路構成も利用することができる。電圧フォロアモードで動作する差動増幅器であれば、演算増幅器６０として利用することができる。

また、出力電圧Ｖｏが、電圧フォロアにより生成されており、繰返し信号によるチャージポンプ動作により出力電圧を生成していないため、繰返し信号に応答するチャージポンプ動作による電荷供給動作の間欠動作に起因する出力電圧のリップル成分を抑制でき、出力電圧Ｖｏの電圧レベルを安定化させることができる。

また、チャージポンプ回路１の出力ノードに安定化容量が接続されて、電圧フォロアの参照電圧（演算増幅器６０の正入力の電圧）のリップル成分を抑制する構成が用いられてもよい。

以上のように、この発明の実施の形態７に従えば、電圧フォロアモードで動作する演算増幅器を用いて、チャージポンプ回路からの基準電圧ＶＣＰに従って内部電源電圧（出力ノードＮＤ６３の電圧）Ｖｏを生成しており、この演算増幅器のオフセット電圧の影響が十分に抑制された安定な電圧レベルの電圧を内部電源電圧として生成することができる。

［実施の形態８］
図２０は、この発明の実施の形態８に従う電源回路の構成を概略的に示す図である。この図２０に示す電源回路の構成は、以下の点で、図１９に示す電源回路と構成が異なる。すなわち、演算増幅器６０の正の入力ノードＮＤ６１には、チャージポンプ回路１からの電圧ＶＣＰを抵抗素子Ｒ１およびＲ２により抵抗分割した電圧ＶＣＰＤが与えられる。この図２０に示す電源回路の他の構成は、図１９に示す電源回路の構成と同じであり、対応する部分には同じ参照番号を付し、その詳細説明は省略する。

この図２０に示す電源回路の構成の場合、出力ノードＮＤ６３からの電圧Ｖｏは、分圧電圧ＶＣＰＤに等しくなる。したがって、出力電圧Ｖｏは、先の実施の形態２と同様、次式で表わされる。

Ｖｏ＝ＶＣＰ・Ｒ２／（Ｒ１＋Ｒ２）＋ΔＶ
ここで、抵抗素子Ｒ１およびＲ２の抵抗値を同じ符号Ｒ１およびＲ２で示す。したがって、この抵抗分圧回路を利用する場合においても、比較回路６０のオフセット電圧ΔＶは何ら増幅されず、その出力電圧Ｖｏに及ぼす影響を抑制することができる。また、分圧回路により出力電圧Ｖｏの電圧レベルを設定することにより、所望の電圧レベルの電源電圧を生成することができる。

この図２０に示す電源回路の場合、チャージポンプ回路１が生成する電圧ＶＣＰは、最終的に必要とされる出力電圧Ｖｏよりも高い電圧レベルに設定される。また正高電圧発生回路７０は、この場合、分圧電圧ＶＣＰＤの電圧レベル以上高い電圧を発生することが要求される。

以上のように、この発明の実施の形態８に従えば、抵抗分圧回路により、チャージポンプ回路からの電圧をレベル変換して、電圧フォロアにより、このレベル変換された電圧に従って内部電源電圧として利用される出力電圧を生成しており、所望の電圧レベルの内部電源電圧を安定に生成することができる。

［実施の形態９］
図２１は、この発明の実施の形態９に従う電源回路の構成を概略的に示す図である。図２１において、電源回路は、クロック入力ノードＣＮ４に与えられる繰返し信号ＣＬＫに従って比較電圧ＶＣＮを生成するチャージポンプ回路４０と、電圧フォロアモードで動作し、このチャージポンプ回路４０からの電圧ＶＣＮに従って出力ノードＮＤ７３を駆動して出力電圧Ｖｎｏを生成する演算増幅器７０と、演算増幅器７０のロー側電源ノードＰＬＡへ負の高電圧ＶＬを供給する負高電圧発生回路８０を含む。

チャージポンプ回路４０は、先の図１２に示される実施の形態４における基準電圧用チャージポンプ回路４０の構成と同様、基準電位ノードＧＧに与えられる基準電位ＶＳＳを基準として、繰返し信号ＣＬＫの振幅電圧ＶＣＬＫの整数倍の負電圧、ＶＳＳ−ｎ・ＶＣＣを生成して比較基準電圧ＶＣＮを生成する。

演算増幅器７０は、その正入力ＮＤ７１に、チャージポンプ回路４０の出力電圧ＶＣＮを受け、その負入力ＮＤ７２が出力ノードＮＤ７３に結合される。ロー側電源ノードＰＬＡへ供給される負高電圧発生回路８０からの負の高電圧ＶＬは、このチャージポンプ回路４０の生成する電圧ＶＣＮよりもより深い負の高電圧である。この場合、演算増幅器７０は、電圧フォロアモードで動作して、チャージポンプ回路４０の生成する電圧ＶＣＮの電圧レベルに対応する電圧Ｖｎｏを生成するため、出力ノードＮＤ７３からの出力電圧Ｖｎｏは、次式で表わされる。

Ｖｎｏ＝ＶＣＮ＋ΔＶ
ここで、ΔＶは、演算増幅器７０のオフセット電圧を示す。チャージポンプ回路４０は、大きな電流駆動力は要求されないものの、その電圧ＶＣＮの電圧レベルを正確に、設定することが要求される。しかしながら、チャージポンプ回路４０は、ＭＯＳトランジスタのしきい値電圧Ｖｔｈと独立な電圧を、基準電圧ＶＣＮとして生成することができ、繰返し信号ＣＬＫの電圧振幅に応じた負電圧を、安定に生成することができる。

一方、負高電圧発生回路８０は、出力ノードＮＤ７３を介して負荷に電荷を供給することが要求されるため、大きな電荷供給能力を要求されるものの、その電圧レベルの精度は要求されない。したがって、任意の回路構成（基本的に、容量素子のチャージポンプ動作を利用する）を用いて、負の高電圧ＶＬを生成することができる。

この図２１に示す電源回路の場合、負の電源電圧Ｖｎｏに対して、演算増幅器７０のオフセット電圧ΔＶの誤差が生じるだけであり、その誤差成分は小さく、所望の電圧レベルの負の高電圧Ｖｎｏを生成することができる。また、演算増幅器７０の電圧フォロアモードで内部電源電圧Ｖｎｏを生成しており、間欠的なチャージポンプ動作による電源電圧のリップルは生じず、安定にその電圧レベルを所望の電圧レベルに維持することができる。

なお、演算増幅器８０の正の入力ノードＮＤ７１に安定化容量が設けられてもよい。より出力電圧Ｖｎｏのリップル成分（チャージポンプ回路４０のチャージポンプ動作に起因する）を抑制することができる。

なお、図２１に示す演算増幅器７０の構成としては、図１３に示す比較回路４２の構成を利用することができる。ハイ側電源電圧としては、接地電圧であってもよく、また電源電圧ＶＤＤであってもよい。

以上のように、この発明の実施の形態９に従えば、チャージポンプ回路により生成された電圧に従って電圧フォロアモードで内部電源電圧を生成しており、この電圧フォロアのオフセット電圧の影響を抑制して、所望の電圧レベルのリップル成分の少ない内部電源電圧を安定に生成して負荷回路などの内部回路へ供給することができる。

［実施の形態１０］
図２２は、この発明の実施の形態１０に従う電源回路の構成を概略的に示す図である。この図２２に示す電源回路の構成は、以下の点で、図２１に示す電源回路とその構成は異なる。すなわち、チャージポンプ回路４０が生成する電圧ＶＣＮを抵抗素子Ｒ３およびＲ４の抵抗分圧回路により分圧し、その分圧電圧ＶＣＮＤを、演算増幅器７０の正入力ノードＮＤ７１へ供給する。図２２に示す電源回路の他の構成は、図２１に示す電源回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図２２に示す電源回路の構成の場合、出力電圧Ｖｎｏは、この分圧電圧ＶＣＮＤによりその電圧レベルが決定される。したがって、この場合、出力電圧Ｖｎｏは、次式で表わされる。

Ｖｎｏ＝ＶＣＮＤ＋ΔＶ
＝ＶＣＮ・Ｒ４／（Ｒ３＋Ｒ４）＋ΔＶ
ここで、ΔＶは、演算増幅器７０のオフセット電圧を示す。抵抗素子Ｒ３およびＲ４の抵抗値を、同じ符号Ｒ３およびＲ４で示す。

この図２２に示す電源回路の構成の場合、出力電圧Ｖｎｏの電圧レベルを、繰返し信号ＣＬＫの整数倍ではなく、抵抗素子Ｒ３およびＲ４の抵抗分圧比により設定することができ、用途に応じて必要とされる電圧レベルを安定に生成することができる。また、演算増幅器７０のオフセット電圧の影響も十分に抑制することができ、また、チャージポンプ動作による出力電圧のリップル成分を低減することができ、出力電圧Ｖｎｏを消費する負荷回路（内部回路）の動作マージンが低減されるのを抑制することができる。

以上のように、この発明の実施の形態１０に従えば、抵抗分圧した電圧に従って電圧フォロアモードで負の内部電源電圧を生成しており、所望の電圧レベルの負の電源電圧を、演算増幅器（電圧フォロア）のオフセット電圧の影響を抑制して安定に生成することができる。

この発明に従う電源回路は、半導体装置および液晶表示装置などの、電源電圧および接地電圧と異なる電圧レベルの内部電圧を生成する回路に利用することができる。電源回路が生成する電源電圧は、単に、回路の動作電源電圧として利用されるだけであり、この内部電源電圧に従って、内部回路の信号線または内部ノードが駆動される。したがって、この電源回路としては、内部電圧発生回路と称されてもよい。一般の半導体装置に、この本発明の電源回路を適用することができる。

この発明の実施の形態１に従う電源回路の構成を概略的に示す図である。図１に示す比較回路の構成の一例を示す図である。この発明が適用される液晶表示装置の構成の一例を概略的に示す図である。この発明の実施の形態２に従う電源回路の構成を概略的に示す図である。この発明の実施の形態３に従う基準電圧用チャージポンプ回路の構成の一例を示す図である。図５に示すチャージポンプ回路の動作を示すタイミング図である。図５に示すチャージポンプ回路の全体の動作を示すタイミング図である。図５に示すチャージポンプ回路に利用される制御クロック信号を発生する回路の構成の一例を概略的に示す図である。図８に示す制御クロック信号発生部の動作を示すタイミング図である。この発明の実施の形態３の変更例の基準電圧用チャージポンプ回路の構成を概略的に示す図である。図１０に示すチャージポンプ回路の動作を示すタイミング図である。この発明の実施の形態４に従う電源回路の構成を概略的に示す図である。図１２に示す比較回路の構成の一例を示す図である。この発明の実施の形態５に従う電源回路の構成を概略的に示す図である。この発明の実施の形態６に従う基準電圧用チャージポンプ回路の構成の一例を示す図である。図１５に示す基準電圧用チャージポンプ回路の動作を示すタイミング図である。この発明の実施の形態６の変更例の基準電圧用チャージポンプ回路の構成を概略的に示す図である。図１７に示す基準電圧用チャージポンプ回路の動作を示すタイミング図である。この発明の実施の形態７に従う電源回路の構成を概略的に示す図である。この発明の実施の形態８に従う電源回路の構成を概略的に示す図である。この発明の実施の形態９に従う電源回路の構成を概略的に示す図である。この発明の実施の形態１０に従う電源回路の構成を概略的に示す図である。

符号の説明

１基準電圧用チャージポンプ回路、２比較回路、３出力用チャージポンプ回路、４スイッチ回路、５負荷回路、Ｑ１−Ｑ５ＭＯＳトランジスタ、Ｒ１−Ｒ４抵抗素子、２０電圧駆動段、ＸＦＰ，ＸＦＰ１−ＸＦＰｎ電荷転送段、Ｃ１１−Ｃ１３，ＣＣ，ＣＣ１−ＣＣｎ−１，Ｃａ，Ｃｂ，ＣＫ，ＣＫ１−ＣＫｎ−１容量素子、４０基準電圧用チャージポンプ回路、４２比較回路、４４出力用チャージポンプ回路、４６スイッチ回路、４８負荷回路、５０電圧駆動段、ＸＦＮ，ＸＦＮ１−ＸＦＮｎ電荷転送段、６０，６５演算増幅器。

Claims

繰返し信号に従って容量素子によるチャージポンプ動作を行なって参照電圧を生成する第１のチャージポンプ回路、
活性化時、容量素子のチャージポンプ動作を行なって内部電圧を生成する第２のチャージポンプ回路、および
前記参照電圧に対応する電圧と前記内部電圧とを比較し、該比較結果に従って前記第２のチャージポンプ回路を選択的に活性化する制御回路を備える、電源回路。
前記制御回路は、
前記参照電圧に対応する電圧と前記内部電圧とを比較する差動増幅器と、
前記差動増幅器の出力信号に従ってクロック信号を転送して前記第２のチャージポンプ回路のチャージポンプ動作を活性化するスイッチ回路とを備える、請求項１記載の電源回路。
前記第１のチャージポンプ回路は、前記繰返し信号の電圧振幅の整数倍の値にその絶対値が等しい電圧を前記参照電圧として生成する、請求項１記載の電源回路。
前記参照電圧を抵抗分割して前記参照電圧に対応する電圧を生成する抵抗分圧回路をさらに備える、請求項１記載の電源回路。
前記第１のチャージポンプ回路は、
基準電圧を供給する基準電源に接続される第１の導通ノードと、第１の内部ノードに接続される第２の導通ノードと、第２の内部ノードに接続される制御電極ノードとを有する第１導電型の第１のトランジスタと、
前記基準電圧を供給する基準電源に接続される第１の導通ノードと、前記第２の内部ノードに接続される第２の導通ノードと、前記第１の内部ノードに接続される制御電極ノードとを有する第１導電型の第２のトランジスタと、
第１のクロック信号を受ける第１のクロック入力ノードと前記第１の内部ノードとの間に接続される第１の容量素子と、
第２のクロック信号を受ける第２のクロック入力ノードと前記第２の内部ノードとの間に接続される第２の容量素子と、
前記第２の内部ノードと第３の内部ノードとの間に接続される第２導電型の第３のトランジスタと、
第３のクロック信号を受ける第３のクロック入力ノードと前記第３のトランジスタの制御電極ノードとの間に接続される第３の容量素子と、
前記第3の内部ノードと前記第３のトランジスタの制御電極ノードとの間に接続されかつその制御電極ノードが前記第２の内部ノードに接続される第２導電型の第４のトランジスタとを少なくとも備える、請求項１記載の電源回路。
前記第１のチャージポンプ回路は、さらに、
前記第３の内部ノードと最終電圧出力ノードとの間に接続される少なくとも１段の電荷転送段を備え、
前記電荷転送段は、
クロック信号入力ノードと該電荷転送段の入力ノードとの間に接続される第４の容量素子と、
該電荷転送段の入力ノードと出力ノードとの間に接続される第２の導電型の第５のトランジスタと、
前記電荷転送段の出力ノードと前記第５のトランジスタの制御電極ノードとの間に接続されかつその制御電極ノードが前記電荷転送段の入力ノードに接続される第２導電型の第６のトランジスタと、
クロック信号入力ノードと前記第５のトランジスタの制御電極ノードとの間に接続される第５の容量素子とを備え、
前記電荷転送段が複数段接続されるときには、前記第４の容量素子の対応のクロック信号入力ノードには前記第１のクロック信号と第２のクロック信号とが交互に印加され、前記第５の容量素子の対応のクロック信号入力ノードには前記第４のクロック信号と第３のクロック信号とが交互に印加される、請求項５記載の電源回路。
繰返し信号に従って容量素子のチャージポンプ動作により第１の電源電圧から前記第１の電源電圧とレベルの異なる参照電圧を生成するチャージポンプ回路、および
前記参照電圧に対応する電圧を入力として受け、電圧フォロアモードで動作して前記参照電圧に対応する電圧に従って内部電源線を駆動して前記内部電源線に内部電源電圧を生成する差動増幅器を備える、電源回路。