JP2007164176A - ディスプレイ用の駆動集積回路 - Google Patents
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Abstract
【課題】ソース駆動部に適用される回路の数を減少させることによって、全体チップの面積を縮小させうるディスプレイ用の駆動集積回路を提供する。
【解決手段】複数のピクセルを備え、各ピクセルの階調は、Mビットの階調データにより具現されるパネルを駆動するディスプレイ用の駆動集積回路は、複数のピクセルのそれぞれの階調を具現するための階調データを保存するメモリ部と、メモリ部から階調データを入力されて、一つのピクセルの階調を具現するための前記Mビットの階調データを、M未満のL本の伝送ラインを通じて伝送するマルチプレクサ部と、伝送ラインを通じて階調データを直列に入力され、直列に入力された階調データを順次にデータ処理するソース駆動部と、を備えることを特徴とする。
【選択図】図2
【解決手段】複数のピクセルを備え、各ピクセルの階調は、Mビットの階調データにより具現されるパネルを駆動するディスプレイ用の駆動集積回路は、複数のピクセルのそれぞれの階調を具現するための階調データを保存するメモリ部と、メモリ部から階調データを入力されて、一つのピクセルの階調を具現するための前記Mビットの階調データを、M未満のL本の伝送ラインを通じて伝送するマルチプレクサ部と、伝送ラインを通じて階調データを直列に入力され、直列に入力された階調データを順次にデータ処理するソース駆動部と、を備えることを特徴とする。
【選択図】図2
Description
本発明は、ディスプレイ用の駆動集積回路及びディスプレイ駆動方法に係り、さらに詳細には、ソース駆動部に適用される回路の数を減少させることによって、全体チップの面積を縮小させうるディスプレイ用の駆動集積回路に関する。
一般的に、ノート型パソコン及びモニタなどに広く利用されているディスプレイ装置として液晶表示装置(Liquid Crystal Device:LCD)が代表的である。前記LCDは、画像を具現するパネルを備え、前記パネルには複数のピクセルを備える。前記複数のピクセルは、ゲート選択信号を伝達する複数のスキャンラインと、色データ、すなわち、階調データを伝達する複数のデータラインが交差する領域に形成される。
前記LCDなどのディスプレイ装置を駆動するための駆動集積回路は、前記スキャンラインを駆動するためのスキャン駆動部及び前記データラインを駆動するためのソース駆動部などが一つのチップに集積されて設計されうる。図1を参照して従来のディスプレイ用の駆動集積回路を説明すれば、次の通りである。
図1は、従来のディスプレイ用の駆動集積回路に備えられるメモリ部及びソース駆動部を示すブロック図である。
図1に示すように、前記駆動集積回路は、メモリ部10及びソース駆動部20を備える。前記メモリ部10には、パネルに画像を具現するために、フレームに対する階調データが保存される。前記階調データは、メモリ部10のスキャンポートを通じてソース駆動部20に伝送されるが、この場合、前記階調データのあらゆるビットがそれぞれの伝送ラインを通じて並列に伝送される。
図1に示すように、前記駆動集積回路は、メモリ部10及びソース駆動部20を備える。前記メモリ部10には、パネルに画像を具現するために、フレームに対する階調データが保存される。前記階調データは、メモリ部10のスキャンポートを通じてソース駆動部20に伝送されるが、この場合、前記階調データのあらゆるビットがそれぞれの伝送ラインを通じて並列に伝送される。
一般的に、工程の短縮と共に、前記メモリ部10サイズが持続的に小さくなっているが、ソース駆動部20の場合、印加される電圧の限界によってサイズの縮小に制約を受ける。この場合、前記メモリ部10のピッチとソース駆動部20のピッチとのミスマッチによって、ルーティング空間が著しく拡大する。また、伝送ラインを通じて並列に入力された階調データをインバージョンまたはブラック、ホワイトディスプレイの処理時、前記並列に入力された階調データに対して同時に処理する場合、前記ソース駆動部20に適用される回路の数はそれだけ増加する。
したがって、従来のディスプレイ用の駆動集積回路の場合、前述のような理由によって、駆動集積回路の集積度の向上に限界を有するという問題が発生する。
本発明は、前記問題点を解決するためになされたものであって、メモリ部とソース駆動部との間のルーティング空間及びソース駆動部に要求される回路サイズなどの原因によって、集積度の向上に限界を有する問題点を改善できるディスプレイ用の駆動集積回路を提供することを目的とする。
前記目的を達成するための本発明の一実施形態に係るディスプレイ用の駆動集積回路は、複数のピクセルを備え、各ピクセルの階調は、Mビットの階調データにより具現されるパネルを駆動し、前記複数のピクセルのそれぞれの階調を具現するための階調データを保存するメモリ部と、前記メモリ部から前記階調データを入力されて、一つのピクセルの階調を具現するための前記Mビットの階調データを、M未満のL本の伝送ラインを通じて伝送するマルチプレクサ部と、前記伝送ラインを通じて、前記階調データを直列に入力され、前記直列に入力された階調データを順次にデータ処理するソース駆動部と、を備えることを特徴とする。
前記マルチプレクサ部は、少なくとも一つのM/L to 1マルチプレクサ(M/Lは、整数)を備え、前記それぞれのマルチプレクサは、M/Lビットの階調データを入力されて、前記M/Lビットの階調データを、一本の伝送ラインを通じて一ビットずつ順次に出力することが望ましい。
また、前記ソース駆動部は、前記伝送ラインを通じて直列に入力される前記階調データを、順次にデータ処理する少なくとも一つのデータ処理部を備え、前記データ処理部のそれぞれに連結される少なくとも一つのラッチ部をさらに備えうる。
また、望ましくは、前記ラッチ部のそれぞれは、前記各データ処理部からデータ処理されたM/Lビットの階調データを直列に入力されて、これをラッチし、前記ラッチしたM/Lビットの階調データを並列に出力する。
一方、本発明の他の実施形態に係るディスプレイ用の駆動集積回路は、複数のピクセルを備え、各ピクセルの階調は、Mビットの階調データにより具現されるパネルを駆動し、前記複数のピクセルのそれぞれの階調を具現するための階調データを保存するメモリ部と、少なくとも一つのM/L to 1マルチプレクサ(M/Lは、整数)を備え、前記メモリ部から前記階調データを入力されて、一つのピクセルの階調を具現するための前記Mビットの階調データを、M未満のL本の伝送ラインを通じて伝送するマルチプレクサ部と、前記マルチプレクサのそれぞれに連結される少なくとも一つのデータ処理部を備え、それぞれのデータ処理部は、前記マルチプレクサからM/Lビットの階調データを直列に入力されるソース駆動部と、前記各マルチプレクサが、前記M/Lビットの階調データを一ビットずつ順次に出力するように制御する制御信号を発生する制御信号発生部と、を備えることを特徴とする。
一方、本発明のさらに他の実施形態に係るディスプレイ用の駆動集積回路は、複数のピクセルを備え、各ピクセルの階調は、Mビットの階調データにより具現されるパネルを駆動し、前記複数のピクセルのそれぞれの階調を具現するための階調データを保存するメモリ部と、前記メモリ部から前記階調データを入力されて、一つのピクセルの階調を具現するための前記Mビットの階調データを、M未満のL本の伝送ラインを通じて伝送するマルチプレクサ部と、前記伝送ラインを通じて前記階調データを直列に入力されて、前記直列に入力された階調データを順次にデータ処理するソース駆動部と、を備え、前記ソース駆動部は、前記マルチプレクサ部と前記伝送ラインを通じて連結されて、前記階調データを入力されて、これをラッチする少なくとも一つの第1ラッチ部、及び前記第1ラッチ部から直列に出力される前記階調データを入力されて、これを順次にデータ処理する少なくとも一つのデータ処理部を備えることを特徴とする。
本発明によれば、メモリ部に保存された階調データをソース駆動部に直列伝送し、前記直列伝送された階調データを順次にデータ処理するので、メモリ部とソース駆動部との間のルーティング空間、及びソース駆動部に要求される回路の数を減しうるので、駆動集積回路の集積度を向上させうる。
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を示す。
図2は、本発明の一実施形態に係るディスプレイ用の駆動集積回路を示すブロック図である。
図2に示すように、本発明の一実施形態に係るディスプレイ用の駆動集積回路は、メモリ部100、ソース駆動部200及びマルチプレクサ300を備えうる。また、前記ソース駆動部200及びマルチプレクサ300を制御するための制御信号発生部400をさらに備えうる。
図2は、本発明の一実施形態に係るディスプレイ用の駆動集積回路を示すブロック図である。
図2に示すように、本発明の一実施形態に係るディスプレイ用の駆動集積回路は、メモリ部100、ソース駆動部200及びマルチプレクサ300を備えうる。また、前記ソース駆動部200及びマルチプレクサ300を制御するための制御信号発生部400をさらに備えうる。
また、前記ソース駆動部200は、前記メモリ部100から階調データを入力されてアナログ信号に変換し、それをパネル(図示せず)に伝送するために、データ処理部210、ラッチ部220、レベルシフター230、デコーダ240及びバッファアンプ250などを備えうる。
前記メモリ部100には、パネルに画像を具現するために、フレームに対する階調データが保存される。パネルに備えられる複数のピクセルは、一つのピクセルごとにそれぞれMビットの階調データにより画像が具現され、前記Mビットの階調データは、それぞれNビットの赤、緑、青の階調データからなりうる。図2は、18ビットの階調データが一つのピクセルの階調を具現することを示し、特に、その一部として、6ビットの赤色データ(R0ないしR5)及び6ビットの緑色データ(G0ないしG5)が示される。
前記メモリ部100に保存された階調データが読み出されて、前記メモリ部100に備えられるスキャンポートを通じて伝送される。前記メモリ部100から読み出された階調データはマルチプレクサ部に伝送され、前記マルチプレクサ部は、少なくとも一つのマルチプレクサ300を備える。
前記マルチプレクサ部は、Mビットの階調データを入力されて、M未満のL本の伝送ラインを通じて前記階調データを伝送する。Mビットの階調データをL本の伝送ラインを通じて伝送するために、それぞれのマルチプレクサ300は、M/L to 1マルチプレクサが使用されうる。一例として、図2では、一つのピクセルの階調を具現する階調データが18ビットからなり、前記マルチプレクサ300は、6ビットの階調データを入力されて、一ビットずつ順次に出力する6 to 1マルチプレクサが適用される。前記のような動作を行うために、前記マルチプレクサ300は、所定の制御信号Ctrl_mux[5:0]に応答して、同時入力された6ビットの階調データを一ビットずつ直列伝送する。
従来の場合、各ピクセルの階調データをM本の伝送ラインを通じて並列に伝送するのに対し、前述のように構成される本発明の一実施形態の場合、前記メモリ部100と前記ソース駆動部200との間に階調データを伝送するに当って、各ピクセルの階調データをM未満のL本の伝送ラインを通じて直列に伝送する。これにより、前記メモリ部100と前記ソース駆動部200との間の伝送ラインの数を減少させ、ルーティング空間を縮小させうる。
一方、前記マルチプレクサ300から直列に出力される前記階調データは、前記ソース駆動部200のデータ処理部210に入力される。前記データ処理部210は、前記直列に入力された階調データを入力されて、順次にインバージョンまたはブラック、ホワイトディスプレイなどの必要な処理動作を行う。これにより、並列に入力された前記階調データの各ビットごとに同時にデータ処理する場合に比べて、データ処理に要求される前記データ処理部210の数を減少させうる。図2の例では、一つのピクセルの階調を具現する階調データに対し、それぞれのデータ処理部210が6個の階調データを直列に入力されて順次にデータを処理するので、三つのデータ処理部が必要である。
一方、前記ソース駆動部200は、前記少なくとも一つのデータ処理部のそれぞれに連結される少なくとも一つのラッチ部220をさらに備えうる。前記少なくとも一つのラッチ部220のそれぞれは、前記各データ処理部210からデータ処理されたM/Lビットの階調データを直列に入力され、前記例では、6ビットの階調データを直列に入力される。前記直列に入力される階調データは、前記ラッチ部220によりラッチされて、レベルシフター230に出力される。前記のような動作を行うために、前記ラッチ部220は、所定の制御信号Ctrl_latch[5:0]に応答して、直列に入力される前記階調データをラッチし、ラッチされた階調データをそれぞれのラインを通じてレベルシフター230に出力する。
前記ラッチ部220により出力される階調データは、以後にレベルシフター230、デコーダ240及びバッファアンプ250を経て、複数のデータラインを通じてパネルに備えられるピクセルに伝送される。前記パネルは、伝送されたデータ値R、G、Bによる階調で画像を具現する。
一方、本発明の一実施形態に係るディスプレイ用の駆動集積回路は、制御信号発生部400をさらに備えうる。前記制御信号発生部400は、前記マルチプレクサ300を制御するための制御信号Ctrl_mux[5:0]を発生させる。また、前記マルチプレクサ300が階調データを出力する区間と、前記ラッチ部220が前記階調データを入力される区間とを一致させるために、前記ラッチ部220を制御する制御信号latch[5:0]は、前記マルチプレクサ300を制御する制御信号Ctrl_mux[5:0]と同じ信号であることが望ましい。
また、前記制御信号によって前記階調データの正確なデータ伝送のために、前記制御信号発生部400は、所定のK個の入力信号C1ないしCKを入力されて、前記入力信号C1ないしCKに同期して前記制御信号Ctrl_mux[5:0]を発生させる。一例として、18ビットからなる階調データを三本の伝送ラインを通じて伝送する場合には、前記制御信号Ctrl_mux[5:0]は、6個の信号からなり、この場合、3個の入力信号が必要である。
図3は、図2に示すマルチプレクサ300の一例を示す回路図である。マルチプレクサ部がM個の階調データをL本の伝送ラインを通じて直列伝送する場合、前記マルチプレクサ部は、少なくとも一つのM/L to 1マルチプレクサを備え、その一例として前記マルチプレクサ300は、図3に示すように、6ビットの階調データR0ないしR5を入力されて、一ビットずつ順次に出力する。前記マルチプレクサ300は、複数の伝送ゲートT0ないしT5を備え、前記各伝送ゲートに階調データが一ビットずつそれぞれ入力される。
前記複数の伝送ゲートT0ないしT5は、所定の制御信号Ctrl_mux[5:0]及び反転制御信号ctrl_muxB[5:0]により制御される。前記所定の制御信号Ctrl_mux[5:0]は、前述のように、図2の制御信号発生部400で生成され、前記反転制御信号ctrl_muxB[5:0]は、前記制御信号Ctrl_mux[5:0]を反転させることによって生成されうる。
前記のように構成されるマルチプレクサ300は、6ビットの階調データR0ないしR5を入力されて、伝送ラインLを通じて一ビットずつ直列に出力する。図示されていないが、前記制御信号Ctrl_mux[5:0]は、ctrl_mux[0]ないしctrl_mux[5]の6個の信号からなり、前記6個の信号のそれぞれは、相異なる制御信号ラインを通じて前記複数の伝送ゲートT0ないしT5のそれぞれに入力される。前記ctrl_mux[0]ないしctrl_mux[5]の制御信号をそれぞれ順次に活性化させることによって、前記各伝送ゲートT0ないしT5に入力される前記階調データR0ないしR5を順次に出力させうる。
また、図示されていないが、前記複数の伝送ゲートT0ないしT5に6ビットの階調データを同時に並列に入力させるために、前記マルチプレクサ300は、階調データをホールディングするためのラッチをさらに備えうる。
図4は、図2に示すデータ処理部210の一例を示す回路図である。図4に示すように、前記データ処理部210は、NORゲートN1、インバータI1及びマルチプレクサMUXを備えうる。
前述のように、前記データ処理部210のそれぞれは、直列に入力された階調データをそれぞれ順次にインバージョンまたはブラック、ホワイトディスプレイなどの必要な処理動作を行う。その一例として、図4は、入力されたR0階調データをデータ処理する動作を示す。
前記NORゲートN1の二つの入力端に、前記R0階調データ及びブラック/ホワイトディスプレイ信号B/W_DSPが入力される。前記ブラック/ホワイトディスプレイ信号B/W_DSPが活性化されれば、前記複数のデータ処理部にそれぞれ入力される階調データの論理レベルに関係なく、前記複数のデータ処理部から出力されるあらゆる信号が論理“1”または論理“0”になる。
一方、前記ブラック/ホワイトディスプレイ信号B/W_DSPが非活性化の場合、前記NORゲートN1は、前記R0階調データを反転させて出力する。また、前記マルチプレクサMUXの一つの入力端D0に、前記反転されたR5階調データがインバータI1によって再び反転されて入力され、他の一つの入力端D1に前記反転されたR0階調データが入力される。一方、制御入力端には所定の制御信号INVが入力され、前記制御信号INVによって、前記R0階調データ及び前記反転されたR0階調データを出力端Yを通じて選択的に出力して、インバージョン動作を行う。
前記入力されるR0階調データに対し、必要に応じて前記インバージョンまたはブラック、ホワイトディスプレイなどの処理動作を行った後、以後に入力されるR1階調データに対して前記データ処理動作を行う。このような方式によって、R0ないしR5階調データに対して前記データ処理動作を順次に行うことによって、前記ソース駆動部200に備えられるデータ処理部の数を1/6に減少させうる。図示されたように、各データ処理部は、一つのNORゲート、インバータ及びマルチプレクサを備え、要求される前記データ処理部の数を減少させることによって、前記ソース駆動部200の全体的なサイズを縮小させうる。
図5は、図2に示すラッチ部の一例を示す回路図である。図5に示すように、前記ラッチ部220は、前記データ処理部210のそれぞれに連結され、前記データ処理部210から出力されるデータ処理された階調データを直列に入力されて、これをラッチする。前記ラッチ部220は、前記データ処理部220に備えられるマルチプレクサMUXの出力端Yと連結されて、前記階調データを入力される。
前記ラッチ部220は、複数の伝送ゲートを備え、その一例として、6個の伝送ゲートT10ないしT15を備える。前記複数の伝送ゲートT10ないしT15は、所定の制御信号ctrl_latch[5:0]及び反転制御信号ctrl_latchB[5:0]により制御される。前述のように、前記制御信号ctrl_latch[5:0]は、前記マルチプレクサ300を制御する制御信号Ctrl_mux[5:0]と同じ信号であることが望ましく、前記反転制御信号ctrl_latchB[5:0]は、前記制御信号ctrl_latch[5:0]を反転させて生成されうる。
図示されていないが、前記制御信号ctrl_latch[5:0]も、ctrl_latch[0]ないしctrl_latch[5]の6個の信号からなり、前記6個の信号のそれぞれは、相異なる制御信号ラインを通じて前記複数の伝送ゲートT10ないしT15のそれぞれに入力される。
一方、前記ラッチ部220は、それぞれの伝送ゲートと連結され、前記伝送ゲートから入力される1ビットの階調データをラッチするためのラッチをさらに備えうる。図5には、前記6個の伝送ゲートT10ないしT15とそれぞれ連結される6個のラッチL10ないしL15を示す。
前記ctrl_latch[0]ないしctrl_latch[5]の制御信号をそれぞれ順次に活性化させることによって、直列に入力される前記階調データR0ないしR5を前記伝送ゲートT10ないしT15のそれぞれに入力させうる。例えば、R0データ入力と共に前記ctrl_latch[0]信号が活性化されて、前記R0データが前記伝送ゲートT10を通じてラッチL10に伝送される。以後にR1データの入力と共に前記ctrl_latch[1]信号が活性化されて、前記R1データが前記伝送ゲートT11を通じてラッチL11に伝送される。このような方式によって直列に入力される前記階調データR0ないしR5が、前記ラッチL10ないしL15にそれぞれ伝送される。
前記ラッチL10ないしL15に伝送された階調データR0ないしR5は、それぞれのラインを通じてレベルシフター230に出力され、以後にデコーダ240及びバッファアンプ250などを通じてアナログ信号に変換されて、パネル(図示せず)に伝送される。
前記ディスプレイ用の駆動集積回路の詳細な動作を説明すれば、次の通りである。
図6は、図2のディスプレイ用の駆動集積回路に入力される制御信号の一例を示す波形図である。特に、図6は、図2に示すマルチプレクサ300が6 to 1マルチプレクサである場合の制御信号の波形図である。
図6は、図2のディスプレイ用の駆動集積回路に入力される制御信号の一例を示す波形図である。特に、図6は、図2に示すマルチプレクサ300が6 to 1マルチプレクサである場合の制御信号の波形図である。
一つのローのデータ信号の入力周期を表す信号HSYNCがイネーブルされることによって、前記制御信号ctrl_mux[5:0]及びctrl_latch[5:0]が活性化される。前記制御信号ctrl_mux[5:0]及びctrl_latch[5:0]は同じ信号であることが望ましい。
まず、制御信号ctrl_mux[0]が活性化されて、階調データR0が、前記マルチプレクサ300から伝送ラインを通じて前記データ処理部210に入力される。前記データ処理部210は、必要に応じて前記階調データR0に対してインバージョンまたはブラック、ホワイトディスプレイなどの処理動作を行い、データ処理された階調データR0を出力する。また、前記データ処理部210から出力される階調データR0は、前記ラッチ部220に入力される。この場合、前記制御信号ctrl_latch[0]が活性化されるので、前記階調データR0は、伝送ゲートT10を通じて伝送されて、ラッチL10に入力される。
以後に制御信号ctrl_mux[1]及びctrl_latch[1]が活性化されて、階調データR1が前記マルチプレクサ300から伝送ラインを通じて前記データ処理部210に入力される。また、データ処理された前記階調データR1が、前記ラッチ部220の伝送ゲートT11を通じて伝送されて、ラッチL11に入力される。前記のような方式によって、階調データR0ないしR5が前記ラッチL10ないしL15によりラッチされて、前記レベルシフター230に出力される。
一方、前記データ処理部210の場合、論理ゲートから構成されており、図6に示すように、各制御信号ctrl_mux[0]ないしctrl_mux[5]が活性化される区間の間に、前記マルチプレクサ300が動作しない区間が存在しうる。この区間の間に、前記データ処理部210の入力端がフローティングされて、漏れ電流が大きくなりうる。このような問題を改善するためのディスプレイ用の駆動集積回路は、次の通りに構成されうる。
図7は、本発明の他の実施形態に係るディスプレイ用の駆動集積回路を示すブロック図である。図7に示す構成要素のうち、前記本発明の第一実施形態の駆動集積回路と同じ構成要素は同一に動作するので、これについての詳細な説明は省略する。
図7に示すように、前記駆動集積回路は、メモリ部100、ソース駆動部500及びマルチプレクサ300を備えうる。また、前記ソース駆動部500は、前記メモリ部100から階調データを入力されてアナログ信号に変換し、これをパネル(図示せず)に伝送するために、第1ラッチ部510、データ処理部520、第2ラッチ部530、レベルシフター540、デコーダ550及びバッファアンプ560などを備える。
図7に示すように、前記駆動集積回路は、メモリ部100、ソース駆動部500及びマルチプレクサ300を備えうる。また、前記ソース駆動部500は、前記メモリ部100から階調データを入力されてアナログ信号に変換し、これをパネル(図示せず)に伝送するために、第1ラッチ部510、データ処理部520、第2ラッチ部530、レベルシフター540、デコーダ550及びバッファアンプ560などを備える。
一方、図示されていないが、前記ソース駆動部500及びマルチプレクサ300を制御するための制御信号発生部をさらに備えうる。前記マルチプレクサ300及び前記ソース駆動部500の第2ラッチ部530は、前記制御信号発生部から出力される制御信号により階調データ伝送が制御される。また、前記第1ラッチ部510は、前記制御信号発生部から出力される制御信号により制御され、または別途の制御信号により制御されうる。
図8は、図7の駆動集積回路を駆動するための制御信号を示す波形図である。図8において、前記マルチプレクサ300は、前記制御信号発生部から出力される制御信号Ctrl_mux[5:0]により制御され、前記第2ラッチ部530を制御する制御信号ctrl_latch2[5:0]は、前記制御信号ctrl_mux[5:0]と同じ信号であることが望ましい。また、前記第1ラッチ部510を制御する制御信号ctrl_latch1も、前記制御信号ctrl_mux[5:0]と同じ信号であり、図8においては、同じ目的を達成できる別途の制御信号ctrl_latch1が示される。
まず、一つのローのデータ信号の入力周期を表す信号HSYNCがイネーブルされることによって、前記第1ラッチ部510を制御する制御信号ctrl_latch1が活性化され、前記制御信号ctrl_latch1の活性化区間の間に、前記制御信号ctrl_mux[0]ないしctrl_mux[5]が順次に活性化される。
制御信号ctrl_mux[0]が活性化されて、一ビット(例えば、R0)の階調データが前記マルチプレクサ300から前記第1ラッチ部510に伝送される。前記第1ラッチ部510に伝送された階調データR0は、前記データ処理部520に伝送され、必要に応じてデータ処理された後で前記第2ラッチ部530に伝送される。前記のような方式によって、一つのマルチプレクサ300から6ビットの階調データが前記第2ラッチ部530に直列に伝送されて、前記第2ラッチ部530は、前記6ビットの階調データをラッチしてレベルシフター540に出力する。
以後、ctrl_mux[1]が活性化されることによって、R1階調データが伝送されて、前記のようなデータ処理過程を経て、また、ctrl_mux[2]ないしctrl_mux[5]が順次に活性化されることによって、R2ないしR5データが前記のようなデータ処理過程を経る。特に、前記R5データの伝送のために、ctrl_mux[5]が活性化される区間と、次の周期のR0データの伝送のために、ctrl_mux[0]が活性化される区間との間dには、前記制御信号が非活性化されて、前記マルチプレクサ300が動作しない区間が発生する。この場合、論理ゲートから構成される前記データ処理部520の入力端がフローティングされることによって、漏れ電流が大きくなる。しかし、本発明の一実施形態で、前述のように、前記第1ラッチ部510は、前記マルチプレクサ300が動作しない区間dの間に、直前の階調データR5をラッチして前記データ処理部520の入力端に伝送を維持するので、前記漏れ電流による問題を改善できる。
一方、図示されていないが、図7の駆動集積回路に適用される制御信号ctrl_mux[5:0]、ctrl_latch1及びctrl_latch2[5:0]は、図6に示す制御信号ctrl_mux[5:0]と同じ信号が適用されうる。この場合、ctrl_mux[0]とctrl_mux[1]信号との間、ctrl_mux[1]とctrl_mux[2]信号との間など、それぞれのctrl_mux信号の間に、前記マルチプレクサ300が動作しない区間が発生する。また、前記第1ラッチ部510は、直前の階調データをラッチして前記データ処理部520の入力端に伝送を維持するので、図8の信号を適用した場合と同じ効果を有する。
前記図示された本発明の一例には、18ビットの階調データが、三つの6 to 1マルチプレクサによって三本の伝送ラインを通じて伝送されることを表しているが、必ずしもこれに限定されるものではない。すなわち、二つの9to1マルチプレクサを利用して、二本の伝送ラインを通じて前記18ビットの階調データを伝送できる。また、一つのピクセルの階調を具現するための階調データの異なるビット数を有する場合に、他のマルチプレクシング特性を有するマルチプレクサが適用されうる。
本発明は、図面に示す実施形態を参考として説明されたが、これは例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるという点が理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まらねばならない。
本発明は、ディスプレイ装置に関連した技術分野に好適に適用されうる。
100 メモリ部
200 ソース駆動部
210 データ処理部
220 ラッチ部
230 レベルシフター
240 デコーダ
250 バッファアンプ
300 マルチプレクサ
400 制御信号発生部
200 ソース駆動部
210 データ処理部
220 ラッチ部
230 レベルシフター
240 デコーダ
250 バッファアンプ
300 マルチプレクサ
400 制御信号発生部
Claims (25)
- 複数のピクセルを備え、各ピクセルの階調は、Mビットの階調データにより具現されるパネルを駆動するディスプレイ用の駆動集積回路において、
前記複数のピクセルのそれぞれの階調を具現するための階調データを保存するメモリ部と、
前記メモリ部から前記階調データを入力されて、一つのピクセルの階調を具現するための前記Mビットの階調データを、M未満のL本の伝送ラインを通じて伝送するマルチプレクサ部と、
前記伝送ラインを通じて前記階調データを直列に入力され、前記直列に入力された階調データを順次にデータ処理するソース駆動部と、を備えることを特徴とするディスプレイ用の駆動集積回路。 - 前記マルチプレクサ部は、
少なくとも一つのM/L to 1マルチプレクサ(M/Lは、整数)を備えることを特徴とする請求項1に記載のディスプレイ用の駆動集積回路。 - 前記それぞれのマルチプレクサは、
M/Lビットの階調データを入力されて、前記M/Lビットの階調データを、一本の伝送ラインを通じて一ビットずつ順次に出力することを特徴とする請求項2に記載のディスプレイ用の駆動集積回路。 - 前記ソース駆動部は、
前記伝送ラインを通じて直列に入力される前記階調データを順次にデータ処理する少なくとも一つのデータ処理部を備えることを特徴とする請求項1に記載のディスプレイ用の駆動集積回路。 - 前記マルチプレクサ部は、少なくとも一つのM/L to 1マルチプレクサを備え、
前記それぞれのデータ処理部は、一本の伝送ラインを通じて前記マルチプレクサのそれぞれに連結され、前記伝送ラインを通じて直列に入力されるM/Lビットの階調データを順次にデータ処理することを特徴とする請求項4に記載のディスプレイ用の駆動集積回路。 - 前記ソース駆動部は、
前記データ処理部それぞれに連結される少なくとも一つのラッチ部をさらに備えることを特徴とする請求項5に記載のディスプレイ用の駆動集積回路。 - 前記ラッチ部のそれぞれは、
前記各データ処理部からデータ処理されたM/Lビットの階調データを直列に入力されて、これをラッチし、前記ラッチしたM/Lビットの階調データを並列に出力することを特徴とする請求項6に記載のディスプレイ用の駆動集積回路。 - 複数のピクセルを備え、各ピクセルの階調は、Mビットの階調データにより具現されるパネルを駆動するディスプレイ用の駆動集積回路において、
前記複数のピクセルのそれぞれの階調を具現するための階調データを保存するメモリ部と、
少なくとも一つのM/L to 1マルチプレクサ(M/Lは、整数)を備え、前記メモリ部から前記階調データを入力されて、一つのピクセルの階調を具現するための前記Mビットの階調データを、M未満のL本の伝送ラインを通じて伝送するマルチプレクサ部と、
前記マルチプレクサのそれぞれに連結される少なくとも一つのデータ処理部を備え、それぞれのデータ処理部は、前記マルチプレクサからM/Lビットの階調データを直列に入力されるソース駆動部と、
前記各マルチプレクサが、前記M/Lビットの階調データを一ビットずつ順次に出力するように制御する制御信号を発生させる制御信号発生部と、を備えることを特徴とするディスプレイ用の駆動集積回路。 - 前記データ処理部のそれぞれは、
前記直列に入力される階調データを順次にデータ処理して出力することを特徴とする請求項8に記載のディスプレイ用の駆動集積回路。 - 前記ソース駆動部は、
前記データ処理部のそれぞれに連結される少なくとも一つのラッチ部をさらに備えることを特徴とする請求項9に記載のディスプレイ用の駆動集積回路。 - 前記ラッチ部のそれぞれは、
前記各データ処理部からデータ処理されたM/Lビットの階調データを直列に入力されて、これをラッチし、前記ラッチしたM/Lビットの階調データを並列に出力することを特徴とする請求項10に記載のディスプレイ用の駆動集積回路。 - 前記ラッチ部のそれぞれは、
前記制御信号発生部で発生する前記制御信号により制御されることを特徴とする請求項11に記載のディスプレイ用の駆動集積回路。 - 前記制御信号は、
M/L個のラインを通じてそれぞれ伝送されるM/L個の信号からなることを特徴とする請求項8に記載のディスプレイ用の駆動集積回路。 - 前記制御信号発生部は、
所定のK個(Kは、整数)の入力信号に同期して前記制御信号を発生させることを特徴とする請求項13に記載のディスプレイ用の駆動集積回路。 - 複数のピクセルを備え、各ピクセルの階調は、Mビットの階調データにより具現されるパネルを駆動するディスプレイ用の駆動集積回路において、
前記複数のピクセルのそれぞれの階調を具現するための階調データを保存するメモリ部と、
前記メモリ部から前記階調データを入力されて、一つのピクセルの階調を具現するための前記Mビットの階調データを、M未満のL本の伝送ラインを通じて伝送するマルチプレクサ部と、
前記伝送ラインを通じて前記階調データを直列に入力され、前記直列に入力された階調データを順次にデータ処理するソース駆動部と、を備え、
前記ソース駆動部は、
前記マルチプレクサ部及び前記伝送ラインを通じて連結されて、前記階調データを入力されて、これをラッチする少なくとも一つの第1ラッチ部と、
前記第1ラッチ部から直列に出力される前記階調データを入力されて、これを順次にデータ処理する少なくとも一つのデータ処理部と、を備えることを特徴とするディスプレイ用の駆動集積回路。 - 前記マルチプレクサ部は、
少なくとも一つのM/L to 1マルチプレクサ(M/Lは、整数)を備えることを特徴とする請求項15に記載のディスプレイ用の駆動集積回路。 - 前記マルチプレクサのそれぞれは、
M/Lビットの階調データを入力されて、前記M/Lビットの階調データを、一本の伝送ラインを通じて一ビットずつ順次に出力することを特徴とする請求項16に記載のディスプレイ用の駆動集積回路。 - 前記マルチプレクサ部は、少なくとも一つのM/L to 1マルチプレクサ(M/Lは、整数)を備え、
前記第1ラッチ部のそれぞれは、前記複数のマルチプレクサのそれぞれと前記伝送ラインを通じて連結されることを特徴とする請求項15に記載のディスプレイ用の駆動集積回路。 - 前記データ処理部のそれぞれは、
前記それぞれの第1ラッチ部と連結されて、直列に入力されるM/Lビットの階調データを順次にデータ処理することを特徴とする請求項18に記載のディスプレイ用の駆動集積回路。 - 前記ソース駆動部は、
前記データ処理部のそれぞれに連結されて、前記データ処理された階調データを直列に入力される少なくとも一つの第2ラッチ部をさらに備えることを特徴とする請求項19に記載のディスプレイ用の駆動集積回路。 - 前記第2ラッチ部のそれぞれは、
前記各データ処理部からデータ処理されたM/Lビットの階調データを直列に入力されて、これをラッチし、前記ラッチしたM/Lビットの階調データを並列に出力することを特徴とする請求項20に記載のディスプレイ用の駆動集積回路。 - 前記マルチプレクサ部は、少なくとも一つのM/L to 1マルチプレクサを備え、
前記各マルチプレクサが、M/Lビットの階調データを、一ビットずつ順次に出力するように制御する制御信号を発生させる制御信号発生部をさらに備えることを特徴とする請求項15に記載のディスプレイ用の駆動集積回路。 - 前記データ処理部のそれぞれに連結されて、前記データ処理された階調データを直列に入力される少なくとも一つの第2ラッチ部をさらに備え、
前記第2ラッチ部のそれぞれは、前記制御信号発生部で発生する前記制御信号により制御されることを特徴とする請求項22に記載のディスプレイ用の駆動集積回路。 - 前記制御信号は、
M/L個のラインを通じてそれぞれ伝送されるM/L個の信号からなることを特徴とする請求項23に記載のディスプレイ用の駆動集積回路。 - 前記制御信号発生部は、
所定のK個(Kは、整数)の入力信号に同期して前記制御信号を発生させることを特徴とする請求項24に記載のディスプレイ用の駆動集積回路。
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