JP2007164176A - ディスプレイ用の駆動集積回路 - Google Patents

Abstract

【課題】ソース駆動部に適用される回路の数を減少させることによって、全体チップの面積を縮小させうるディスプレイ用の駆動集積回路を提供する。
【解決手段】複数のピクセルを備え、各ピクセルの階調は、Ｍビットの階調データにより具現されるパネルを駆動するディスプレイ用の駆動集積回路は、複数のピクセルのそれぞれの階調を具現するための階調データを保存するメモリ部と、メモリ部から階調データを入力されて、一つのピクセルの階調を具現するための前記Ｍビットの階調データを、Ｍ未満のＬ本の伝送ラインを通じて伝送するマルチプレクサ部と、伝送ラインを通じて階調データを直列に入力され、直列に入力された階調データを順次にデータ処理するソース駆動部と、を備えることを特徴とする。
【選択図】図２

Description

本発明は、ディスプレイ用の駆動集積回路及びディスプレイ駆動方法に係り、さらに詳細には、ソース駆動部に適用される回路の数を減少させることによって、全体チップの面積を縮小させうるディスプレイ用の駆動集積回路に関する。

一般的に、ノート型パソコン及びモニタなどに広く利用されているディスプレイ装置として液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｅｖｉｃｅ：ＬＣＤ）が代表的である。前記ＬＣＤは、画像を具現するパネルを備え、前記パネルには複数のピクセルを備える。前記複数のピクセルは、ゲート選択信号を伝達する複数のスキャンラインと、色データ、すなわち、階調データを伝達する複数のデータラインが交差する領域に形成される。

前記ＬＣＤなどのディスプレイ装置を駆動するための駆動集積回路は、前記スキャンラインを駆動するためのスキャン駆動部及び前記データラインを駆動するためのソース駆動部などが一つのチップに集積されて設計されうる。図１を参照して従来のディスプレイ用の駆動集積回路を説明すれば、次の通りである。

図１は、従来のディスプレイ用の駆動集積回路に備えられるメモリ部及びソース駆動部を示すブロック図である。
図１に示すように、前記駆動集積回路は、メモリ部１０及びソース駆動部２０を備える。前記メモリ部１０には、パネルに画像を具現するために、フレームに対する階調データが保存される。前記階調データは、メモリ部１０のスキャンポートを通じてソース駆動部２０に伝送されるが、この場合、前記階調データのあらゆるビットがそれぞれの伝送ラインを通じて並列に伝送される。

一般的に、工程の短縮と共に、前記メモリ部１０サイズが持続的に小さくなっているが、ソース駆動部２０の場合、印加される電圧の限界によってサイズの縮小に制約を受ける。この場合、前記メモリ部１０のピッチとソース駆動部２０のピッチとのミスマッチによって、ルーティング空間が著しく拡大する。また、伝送ラインを通じて並列に入力された階調データをインバージョンまたはブラック、ホワイトディスプレイの処理時、前記並列に入力された階調データに対して同時に処理する場合、前記ソース駆動部２０に適用される回路の数はそれだけ増加する。

したがって、従来のディスプレイ用の駆動集積回路の場合、前述のような理由によって、駆動集積回路の集積度の向上に限界を有するという問題が発生する。

本発明は、前記問題点を解決するためになされたものであって、メモリ部とソース駆動部との間のルーティング空間及びソース駆動部に要求される回路サイズなどの原因によって、集積度の向上に限界を有する問題点を改善できるディスプレイ用の駆動集積回路を提供することを目的とする。

前記目的を達成するための本発明の一実施形態に係るディスプレイ用の駆動集積回路は、複数のピクセルを備え、各ピクセルの階調は、Ｍビットの階調データにより具現されるパネルを駆動し、前記複数のピクセルのそれぞれの階調を具現するための階調データを保存するメモリ部と、前記メモリ部から前記階調データを入力されて、一つのピクセルの階調を具現するための前記Ｍビットの階調データを、Ｍ未満のＬ本の伝送ラインを通じて伝送するマルチプレクサ部と、前記伝送ラインを通じて、前記階調データを直列に入力され、前記直列に入力された階調データを順次にデータ処理するソース駆動部と、を備えることを特徴とする。

前記マルチプレクサ部は、少なくとも一つのＭ／Ｌ ｔｏ １マルチプレクサ（Ｍ／Ｌは、整数）を備え、前記それぞれのマルチプレクサは、Ｍ／Ｌビットの階調データを入力されて、前記Ｍ／Ｌビットの階調データを、一本の伝送ラインを通じて一ビットずつ順次に出力することが望ましい。

また、前記ソース駆動部は、前記伝送ラインを通じて直列に入力される前記階調データを、順次にデータ処理する少なくとも一つのデータ処理部を備え、前記データ処理部のそれぞれに連結される少なくとも一つのラッチ部をさらに備えうる。

また、望ましくは、前記ラッチ部のそれぞれは、前記各データ処理部からデータ処理されたＭ／Ｌビットの階調データを直列に入力されて、これをラッチし、前記ラッチしたＭ／Ｌビットの階調データを並列に出力する。

一方、本発明の他の実施形態に係るディスプレイ用の駆動集積回路は、複数のピクセルを備え、各ピクセルの階調は、Ｍビットの階調データにより具現されるパネルを駆動し、前記複数のピクセルのそれぞれの階調を具現するための階調データを保存するメモリ部と、少なくとも一つのＭ／Ｌ ｔｏ １マルチプレクサ（Ｍ／Ｌは、整数）を備え、前記メモリ部から前記階調データを入力されて、一つのピクセルの階調を具現するための前記Ｍビットの階調データを、Ｍ未満のＬ本の伝送ラインを通じて伝送するマルチプレクサ部と、前記マルチプレクサのそれぞれに連結される少なくとも一つのデータ処理部を備え、それぞれのデータ処理部は、前記マルチプレクサからＭ／Ｌビットの階調データを直列に入力されるソース駆動部と、前記各マルチプレクサが、前記Ｍ／Ｌビットの階調データを一ビットずつ順次に出力するように制御する制御信号を発生する制御信号発生部と、を備えることを特徴とする。

一方、本発明のさらに他の実施形態に係るディスプレイ用の駆動集積回路は、複数のピクセルを備え、各ピクセルの階調は、Ｍビットの階調データにより具現されるパネルを駆動し、前記複数のピクセルのそれぞれの階調を具現するための階調データを保存するメモリ部と、前記メモリ部から前記階調データを入力されて、一つのピクセルの階調を具現するための前記Ｍビットの階調データを、Ｍ未満のＬ本の伝送ラインを通じて伝送するマルチプレクサ部と、前記伝送ラインを通じて前記階調データを直列に入力されて、前記直列に入力された階調データを順次にデータ処理するソース駆動部と、を備え、前記ソース駆動部は、前記マルチプレクサ部と前記伝送ラインを通じて連結されて、前記階調データを入力されて、これをラッチする少なくとも一つの第１ラッチ部、及び前記第１ラッチ部から直列に出力される前記階調データを入力されて、これを順次にデータ処理する少なくとも一つのデータ処理部を備えることを特徴とする。

本発明によれば、メモリ部に保存された階調データをソース駆動部に直列伝送し、前記直列伝送された階調データを順次にデータ処理するので、メモリ部とソース駆動部との間のルーティング空間、及びソース駆動部に要求される回路の数を減しうるので、駆動集積回路の集積度を向上させうる。

以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を示す。
図２は、本発明の一実施形態に係るディスプレイ用の駆動集積回路を示すブロック図である。
図２に示すように、本発明の一実施形態に係るディスプレイ用の駆動集積回路は、メモリ部１００、ソース駆動部２００及びマルチプレクサ３００を備えうる。また、前記ソース駆動部２００及びマルチプレクサ３００を制御するための制御信号発生部４００をさらに備えうる。

また、前記ソース駆動部２００は、前記メモリ部１００から階調データを入力されてアナログ信号に変換し、それをパネル（図示せず）に伝送するために、データ処理部２１０、ラッチ部２２０、レベルシフター２３０、デコーダ２４０及びバッファアンプ２５０などを備えうる。

前記メモリ部１００には、パネルに画像を具現するために、フレームに対する階調データが保存される。パネルに備えられる複数のピクセルは、一つのピクセルごとにそれぞれＭビットの階調データにより画像が具現され、前記Ｍビットの階調データは、それぞれＮビットの赤、緑、青の階調データからなりうる。図２は、１８ビットの階調データが一つのピクセルの階調を具現することを示し、特に、その一部として、６ビットの赤色データ（Ｒ０ないしＲ５）及び６ビットの緑色データ（Ｇ０ないしＧ５）が示される。

前記メモリ部１００に保存された階調データが読み出されて、前記メモリ部１００に備えられるスキャンポートを通じて伝送される。前記メモリ部１００から読み出された階調データはマルチプレクサ部に伝送され、前記マルチプレクサ部は、少なくとも一つのマルチプレクサ３００を備える。

前記マルチプレクサ部は、Ｍビットの階調データを入力されて、Ｍ未満のＬ本の伝送ラインを通じて前記階調データを伝送する。Ｍビットの階調データをＬ本の伝送ラインを通じて伝送するために、それぞれのマルチプレクサ３００は、Ｍ／Ｌ ｔｏ １マルチプレクサが使用されうる。一例として、図２では、一つのピクセルの階調を具現する階調データが１８ビットからなり、前記マルチプレクサ３００は、６ビットの階調データを入力されて、一ビットずつ順次に出力する６ ｔｏ １マルチプレクサが適用される。前記のような動作を行うために、前記マルチプレクサ３００は、所定の制御信号Ｃｔｒｌ＿ｍｕｘ［５：０］に応答して、同時入力された６ビットの階調データを一ビットずつ直列伝送する。

従来の場合、各ピクセルの階調データをＭ本の伝送ラインを通じて並列に伝送するのに対し、前述のように構成される本発明の一実施形態の場合、前記メモリ部１００と前記ソース駆動部２００との間に階調データを伝送するに当って、各ピクセルの階調データをＭ未満のＬ本の伝送ラインを通じて直列に伝送する。これにより、前記メモリ部１００と前記ソース駆動部２００との間の伝送ラインの数を減少させ、ルーティング空間を縮小させうる。

一方、前記マルチプレクサ３００から直列に出力される前記階調データは、前記ソース駆動部２００のデータ処理部２１０に入力される。前記データ処理部２１０は、前記直列に入力された階調データを入力されて、順次にインバージョンまたはブラック、ホワイトディスプレイなどの必要な処理動作を行う。これにより、並列に入力された前記階調データの各ビットごとに同時にデータ処理する場合に比べて、データ処理に要求される前記データ処理部２１０の数を減少させうる。図２の例では、一つのピクセルの階調を具現する階調データに対し、それぞれのデータ処理部２１０が６個の階調データを直列に入力されて順次にデータを処理するので、三つのデータ処理部が必要である。

一方、前記ソース駆動部２００は、前記少なくとも一つのデータ処理部のそれぞれに連結される少なくとも一つのラッチ部２２０をさらに備えうる。前記少なくとも一つのラッチ部２２０のそれぞれは、前記各データ処理部２１０からデータ処理されたＭ／Ｌビットの階調データを直列に入力され、前記例では、６ビットの階調データを直列に入力される。前記直列に入力される階調データは、前記ラッチ部２２０によりラッチされて、レベルシフター２３０に出力される。前記のような動作を行うために、前記ラッチ部２２０は、所定の制御信号Ｃｔｒｌ＿ｌａｔｃｈ［５：０］に応答して、直列に入力される前記階調データをラッチし、ラッチされた階調データをそれぞれのラインを通じてレベルシフター２３０に出力する。

前記ラッチ部２２０により出力される階調データは、以後にレベルシフター２３０、デコーダ２４０及びバッファアンプ２５０を経て、複数のデータラインを通じてパネルに備えられるピクセルに伝送される。前記パネルは、伝送されたデータ値Ｒ、Ｇ、Ｂによる階調で画像を具現する。

一方、本発明の一実施形態に係るディスプレイ用の駆動集積回路は、制御信号発生部４００をさらに備えうる。前記制御信号発生部４００は、前記マルチプレクサ３００を制御するための制御信号Ｃｔｒｌ＿ｍｕｘ［５：０］を発生させる。また、前記マルチプレクサ３００が階調データを出力する区間と、前記ラッチ部２２０が前記階調データを入力される区間とを一致させるために、前記ラッチ部２２０を制御する制御信号ｌａｔｃｈ［５：０］は、前記マルチプレクサ３００を制御する制御信号Ｃｔｒｌ＿ｍｕｘ［５：０］と同じ信号であることが望ましい。

また、前記制御信号によって前記階調データの正確なデータ伝送のために、前記制御信号発生部４００は、所定のＫ個の入力信号Ｃ１ないしＣＫを入力されて、前記入力信号Ｃ１ないしＣＫに同期して前記制御信号Ｃｔｒｌ＿ｍｕｘ［５：０］を発生させる。一例として、１８ビットからなる階調データを三本の伝送ラインを通じて伝送する場合には、前記制御信号Ｃｔｒｌ＿ｍｕｘ［５：０］は、６個の信号からなり、この場合、３個の入力信号が必要である。

図３は、図２に示すマルチプレクサ３００の一例を示す回路図である。マルチプレクサ部がＭ個の階調データをＬ本の伝送ラインを通じて直列伝送する場合、前記マルチプレクサ部は、少なくとも一つのＭ／Ｌ ｔｏ １マルチプレクサを備え、その一例として前記マルチプレクサ３００は、図３に示すように、６ビットの階調データＲ０ないしＲ５を入力されて、一ビットずつ順次に出力する。前記マルチプレクサ３００は、複数の伝送ゲートＴ０ないしＴ５を備え、前記各伝送ゲートに階調データが一ビットずつそれぞれ入力される。

前記複数の伝送ゲートＴ０ないしＴ５は、所定の制御信号Ｃｔｒｌ＿ｍｕｘ［５：０］及び反転制御信号ｃｔｒｌ＿ｍｕｘＢ［５：０］により制御される。前記所定の制御信号Ｃｔｒｌ＿ｍｕｘ［５：０］は、前述のように、図２の制御信号発生部４００で生成され、前記反転制御信号ｃｔｒｌ＿ｍｕｘＢ［５：０］は、前記制御信号Ｃｔｒｌ＿ｍｕｘ［５：０］を反転させることによって生成されうる。

前記のように構成されるマルチプレクサ３００は、６ビットの階調データＲ０ないしＲ５を入力されて、伝送ラインＬを通じて一ビットずつ直列に出力する。図示されていないが、前記制御信号Ｃｔｒｌ＿ｍｕｘ［５：０］は、ｃｔｒｌ＿ｍｕｘ［０］ないしｃｔｒｌ＿ｍｕｘ［５］の６個の信号からなり、前記６個の信号のそれぞれは、相異なる制御信号ラインを通じて前記複数の伝送ゲートＴ０ないしＴ５のそれぞれに入力される。前記ｃｔｒｌ＿ｍｕｘ［０］ないしｃｔｒｌ＿ｍｕｘ［５］の制御信号をそれぞれ順次に活性化させることによって、前記各伝送ゲートＴ０ないしＴ５に入力される前記階調データＲ０ないしＲ５を順次に出力させうる。

また、図示されていないが、前記複数の伝送ゲートＴ０ないしＴ５に６ビットの階調データを同時に並列に入力させるために、前記マルチプレクサ３００は、階調データをホールディングするためのラッチをさらに備えうる。

図４は、図２に示すデータ処理部２１０の一例を示す回路図である。図４に示すように、前記データ処理部２１０は、ＮＯＲゲートＮ１、インバータＩ１及びマルチプレクサＭＵＸを備えうる。

前述のように、前記データ処理部２１０のそれぞれは、直列に入力された階調データをそれぞれ順次にインバージョンまたはブラック、ホワイトディスプレイなどの必要な処理動作を行う。その一例として、図４は、入力されたＲ０階調データをデータ処理する動作を示す。

前記ＮＯＲゲートＮ１の二つの入力端に、前記Ｒ０階調データ及びブラック／ホワイトディスプレイ信号Ｂ／Ｗ＿ＤＳＰが入力される。前記ブラック／ホワイトディスプレイ信号Ｂ／Ｗ＿ＤＳＰが活性化されれば、前記複数のデータ処理部にそれぞれ入力される階調データの論理レベルに関係なく、前記複数のデータ処理部から出力されるあらゆる信号が論理“１”または論理“０”になる。

一方、前記ブラック／ホワイトディスプレイ信号Ｂ／Ｗ＿ＤＳＰが非活性化の場合、前記ＮＯＲゲートＮ１は、前記Ｒ０階調データを反転させて出力する。また、前記マルチプレクサＭＵＸの一つの入力端Ｄ０に、前記反転されたＲ５階調データがインバータＩ１によって再び反転されて入力され、他の一つの入力端Ｄ１に前記反転されたＲ０階調データが入力される。一方、制御入力端には所定の制御信号ＩＮＶが入力され、前記制御信号ＩＮＶによって、前記Ｒ０階調データ及び前記反転されたＲ０階調データを出力端Ｙを通じて選択的に出力して、インバージョン動作を行う。

前記入力されるＲ０階調データに対し、必要に応じて前記インバージョンまたはブラック、ホワイトディスプレイなどの処理動作を行った後、以後に入力されるＲ１階調データに対して前記データ処理動作を行う。このような方式によって、Ｒ０ないしＲ５階調データに対して前記データ処理動作を順次に行うことによって、前記ソース駆動部２００に備えられるデータ処理部の数を１／６に減少させうる。図示されたように、各データ処理部は、一つのＮＯＲゲート、インバータ及びマルチプレクサを備え、要求される前記データ処理部の数を減少させることによって、前記ソース駆動部２００の全体的なサイズを縮小させうる。

図５は、図２に示すラッチ部の一例を示す回路図である。図５に示すように、前記ラッチ部２２０は、前記データ処理部２１０のそれぞれに連結され、前記データ処理部２１０から出力されるデータ処理された階調データを直列に入力されて、これをラッチする。前記ラッチ部２２０は、前記データ処理部２２０に備えられるマルチプレクサＭＵＸの出力端Ｙと連結されて、前記階調データを入力される。

前記ラッチ部２２０は、複数の伝送ゲートを備え、その一例として、６個の伝送ゲートＴ１０ないしＴ１５を備える。前記複数の伝送ゲートＴ１０ないしＴ１５は、所定の制御信号ｃｔｒｌ＿ｌａｔｃｈ［５：０］及び反転制御信号ｃｔｒｌ＿ｌａｔｃｈＢ［５：０］により制御される。前述のように、前記制御信号ｃｔｒｌ＿ｌａｔｃｈ［５：０］は、前記マルチプレクサ３００を制御する制御信号Ｃｔｒｌ＿ｍｕｘ［５：０］と同じ信号であることが望ましく、前記反転制御信号ｃｔｒｌ＿ｌａｔｃｈＢ［５：０］は、前記制御信号ｃｔｒｌ＿ｌａｔｃｈ［５：０］を反転させて生成されうる。

図示されていないが、前記制御信号ｃｔｒｌ＿ｌａｔｃｈ［５：０］も、ｃｔｒｌ＿ｌａｔｃｈ［０］ないしｃｔｒｌ＿ｌａｔｃｈ［５］の６個の信号からなり、前記６個の信号のそれぞれは、相異なる制御信号ラインを通じて前記複数の伝送ゲートＴ１０ないしＴ１５のそれぞれに入力される。

一方、前記ラッチ部２２０は、それぞれの伝送ゲートと連結され、前記伝送ゲートから入力される１ビットの階調データをラッチするためのラッチをさらに備えうる。図５には、前記６個の伝送ゲートＴ１０ないしＴ１５とそれぞれ連結される６個のラッチＬ１０ないしＬ１５を示す。

前記ｃｔｒｌ＿ｌａｔｃｈ［０］ないしｃｔｒｌ＿ｌａｔｃｈ［５］の制御信号をそれぞれ順次に活性化させることによって、直列に入力される前記階調データＲ０ないしＲ５を前記伝送ゲートＴ１０ないしＴ１５のそれぞれに入力させうる。例えば、Ｒ０データ入力と共に前記ｃｔｒｌ＿ｌａｔｃｈ［０］信号が活性化されて、前記Ｒ０データが前記伝送ゲートＴ１０を通じてラッチＬ１０に伝送される。以後にＲ１データの入力と共に前記ｃｔｒｌ＿ｌａｔｃｈ［１］信号が活性化されて、前記Ｒ１データが前記伝送ゲートＴ１１を通じてラッチＬ１１に伝送される。このような方式によって直列に入力される前記階調データＲ０ないしＲ５が、前記ラッチＬ１０ないしＬ１５にそれぞれ伝送される。

前記ラッチＬ１０ないしＬ１５に伝送された階調データＲ０ないしＲ５は、それぞれのラインを通じてレベルシフター２３０に出力され、以後にデコーダ２４０及びバッファアンプ２５０などを通じてアナログ信号に変換されて、パネル（図示せず）に伝送される。

前記ディスプレイ用の駆動集積回路の詳細な動作を説明すれば、次の通りである。
図６は、図２のディスプレイ用の駆動集積回路に入力される制御信号の一例を示す波形図である。特に、図６は、図２に示すマルチプレクサ３００が６ ｔｏ １マルチプレクサである場合の制御信号の波形図である。

一つのローのデータ信号の入力周期を表す信号ＨＳＹＮＣがイネーブルされることによって、前記制御信号ｃｔｒｌ＿ｍｕｘ［５：０］及びｃｔｒｌ＿ｌａｔｃｈ［５：０］が活性化される。前記制御信号ｃｔｒｌ＿ｍｕｘ［５：０］及びｃｔｒｌ＿ｌａｔｃｈ［５：０］は同じ信号であることが望ましい。

まず、制御信号ｃｔｒｌ＿ｍｕｘ［０］が活性化されて、階調データＲ０が、前記マルチプレクサ３００から伝送ラインを通じて前記データ処理部２１０に入力される。前記データ処理部２１０は、必要に応じて前記階調データＲ０に対してインバージョンまたはブラック、ホワイトディスプレイなどの処理動作を行い、データ処理された階調データＲ０を出力する。また、前記データ処理部２１０から出力される階調データＲ０は、前記ラッチ部２２０に入力される。この場合、前記制御信号ｃｔｒｌ＿ｌａｔｃｈ［０］が活性化されるので、前記階調データＲ０は、伝送ゲートＴ１０を通じて伝送されて、ラッチＬ１０に入力される。

以後に制御信号ｃｔｒｌ＿ｍｕｘ［１］及びｃｔｒｌ＿ｌａｔｃｈ［１］が活性化されて、階調データＲ１が前記マルチプレクサ３００から伝送ラインを通じて前記データ処理部２１０に入力される。また、データ処理された前記階調データＲ１が、前記ラッチ部２２０の伝送ゲートＴ１１を通じて伝送されて、ラッチＬ１１に入力される。前記のような方式によって、階調データＲ０ないしＲ５が前記ラッチＬ１０ないしＬ１５によりラッチされて、前記レベルシフター２３０に出力される。

一方、前記データ処理部２１０の場合、論理ゲートから構成されており、図６に示すように、各制御信号ｃｔｒｌ＿ｍｕｘ［０］ないしｃｔｒｌ＿ｍｕｘ［５］が活性化される区間の間に、前記マルチプレクサ３００が動作しない区間が存在しうる。この区間の間に、前記データ処理部２１０の入力端がフローティングされて、漏れ電流が大きくなりうる。このような問題を改善するためのディスプレイ用の駆動集積回路は、次の通りに構成されうる。

図７は、本発明の他の実施形態に係るディスプレイ用の駆動集積回路を示すブロック図である。図７に示す構成要素のうち、前記本発明の第一実施形態の駆動集積回路と同じ構成要素は同一に動作するので、これについての詳細な説明は省略する。
図７に示すように、前記駆動集積回路は、メモリ部１００、ソース駆動部５００及びマルチプレクサ３００を備えうる。また、前記ソース駆動部５００は、前記メモリ部１００から階調データを入力されてアナログ信号に変換し、これをパネル（図示せず）に伝送するために、第１ラッチ部５１０、データ処理部５２０、第２ラッチ部５３０、レベルシフター５４０、デコーダ５５０及びバッファアンプ５６０などを備える。

一方、図示されていないが、前記ソース駆動部５００及びマルチプレクサ３００を制御するための制御信号発生部をさらに備えうる。前記マルチプレクサ３００及び前記ソース駆動部５００の第２ラッチ部５３０は、前記制御信号発生部から出力される制御信号により階調データ伝送が制御される。また、前記第１ラッチ部５１０は、前記制御信号発生部から出力される制御信号により制御され、または別途の制御信号により制御されうる。

図８は、図７の駆動集積回路を駆動するための制御信号を示す波形図である。図８において、前記マルチプレクサ３００は、前記制御信号発生部から出力される制御信号Ｃｔｒｌ＿ｍｕｘ［５：０］により制御され、前記第２ラッチ部５３０を制御する制御信号ｃｔｒｌ＿ｌａｔｃｈ２［５：０］は、前記制御信号ｃｔｒｌ＿ｍｕｘ［５：０］と同じ信号であることが望ましい。また、前記第１ラッチ部５１０を制御する制御信号ｃｔｒｌ＿ｌａｔｃｈ１も、前記制御信号ｃｔｒｌ＿ｍｕｘ［５：０］と同じ信号であり、図８においては、同じ目的を達成できる別途の制御信号ｃｔｒｌ＿ｌａｔｃｈ１が示される。

まず、一つのローのデータ信号の入力周期を表す信号ＨＳＹＮＣがイネーブルされることによって、前記第１ラッチ部５１０を制御する制御信号ｃｔｒｌ＿ｌａｔｃｈ１が活性化され、前記制御信号ｃｔｒｌ＿ｌａｔｃｈ１の活性化区間の間に、前記制御信号ｃｔｒｌ＿ｍｕｘ［０］ないしｃｔｒｌ＿ｍｕｘ［５］が順次に活性化される。

制御信号ｃｔｒｌ＿ｍｕｘ［０］が活性化されて、一ビット（例えば、Ｒ０）の階調データが前記マルチプレクサ３００から前記第１ラッチ部５１０に伝送される。前記第１ラッチ部５１０に伝送された階調データＲ０は、前記データ処理部５２０に伝送され、必要に応じてデータ処理された後で前記第２ラッチ部５３０に伝送される。前記のような方式によって、一つのマルチプレクサ３００から６ビットの階調データが前記第２ラッチ部５３０に直列に伝送されて、前記第２ラッチ部５３０は、前記６ビットの階調データをラッチしてレベルシフター５４０に出力する。

以後、ｃｔｒｌ＿ｍｕｘ［１］が活性化されることによって、Ｒ１階調データが伝送されて、前記のようなデータ処理過程を経て、また、ｃｔｒｌ＿ｍｕｘ［２］ないしｃｔｒｌ＿ｍｕｘ［５］が順次に活性化されることによって、Ｒ２ないしＲ５データが前記のようなデータ処理過程を経る。特に、前記Ｒ５データの伝送のために、ｃｔｒｌ＿ｍｕｘ［５］が活性化される区間と、次の周期のＲ０データの伝送のために、ｃｔｒｌ＿ｍｕｘ［０］が活性化される区間との間ｄには、前記制御信号が非活性化されて、前記マルチプレクサ３００が動作しない区間が発生する。この場合、論理ゲートから構成される前記データ処理部５２０の入力端がフローティングされることによって、漏れ電流が大きくなる。しかし、本発明の一実施形態で、前述のように、前記第１ラッチ部５１０は、前記マルチプレクサ３００が動作しない区間ｄの間に、直前の階調データＲ５をラッチして前記データ処理部５２０の入力端に伝送を維持するので、前記漏れ電流による問題を改善できる。

一方、図示されていないが、図７の駆動集積回路に適用される制御信号ｃｔｒｌ＿ｍｕｘ［５：０］、ｃｔｒｌ＿ｌａｔｃｈ１及びｃｔｒｌ＿ｌａｔｃｈ２［５：０］は、図６に示す制御信号ｃｔｒｌ＿ｍｕｘ［５：０］と同じ信号が適用されうる。この場合、ｃｔｒｌ＿ｍｕｘ［０］とｃｔｒｌ＿ｍｕｘ［１］信号との間、ｃｔｒｌ＿ｍｕｘ［１］とｃｔｒｌ＿ｍｕｘ［２］信号との間など、それぞれのｃｔｒｌ＿ｍｕｘ信号の間に、前記マルチプレクサ３００が動作しない区間が発生する。また、前記第１ラッチ部５１０は、直前の階調データをラッチして前記データ処理部５２０の入力端に伝送を維持するので、図８の信号を適用した場合と同じ効果を有する。

前記図示された本発明の一例には、１８ビットの階調データが、三つの６ ｔｏ １マルチプレクサによって三本の伝送ラインを通じて伝送されることを表しているが、必ずしもこれに限定されるものではない。すなわち、二つの９ｔｏ１マルチプレクサを利用して、二本の伝送ラインを通じて前記１８ビットの階調データを伝送できる。また、一つのピクセルの階調を具現するための階調データの異なるビット数を有する場合に、他のマルチプレクシング特性を有するマルチプレクサが適用されうる。

本発明は、図面に示す実施形態を参考として説明されたが、これは例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるという点が理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まらねばならない。

本発明は、ディスプレイ装置に関連した技術分野に好適に適用されうる。

従来のディスプレイ用の駆動集積回路に備えられるメモリ部及びソース駆動部を示すブロック図である。 本発明の一実施形態に係るディスプレイ用の駆動集積回路を示すブロック図である。 図２に示すマルチプレクサの一例を示す回路図である。 図２に示すデータ処理部の一例を示す回路図である。 図２に示すラッチの一例を示す回路図である。 図２の駆動集積回路を駆動するための制御信号の一例を示す波形図である。 本発明の他の実施形態に係るディスプレイ用の駆動集積回路を示すブロック図である。 図７の駆動集積回路を駆動するための制御信号の一例を示す波形図である。

符号の説明

１００ メモリ部
２００ ソース駆動部
２１０ データ処理部
２２０ ラッチ部
２３０ レベルシフター
２４０ デコーダ
２５０ バッファアンプ
３００ マルチプレクサ
４００ 制御信号発生部

Claims (25)

1. 複数のピクセルを備え、各ピクセルの階調は、Ｍビットの階調データにより具現されるパネルを駆動するディスプレイ用の駆動集積回路において、
   前記複数のピクセルのそれぞれの階調を具現するための階調データを保存するメモリ部と、
   前記メモリ部から前記階調データを入力されて、一つのピクセルの階調を具現するための前記Ｍビットの階調データを、Ｍ未満のＬ本の伝送ラインを通じて伝送するマルチプレクサ部と、
   前記伝送ラインを通じて前記階調データを直列に入力され、前記直列に入力された階調データを順次にデータ処理するソース駆動部と、を備えることを特徴とするディスプレイ用の駆動集積回路。
2. 前記マルチプレクサ部は、
   少なくとも一つのＭ／Ｌ ｔｏ １マルチプレクサ（Ｍ／Ｌは、整数）を備えることを特徴とする請求項１に記載のディスプレイ用の駆動集積回路。
3. 前記それぞれのマルチプレクサは、
   Ｍ／Ｌビットの階調データを入力されて、前記Ｍ／Ｌビットの階調データを、一本の伝送ラインを通じて一ビットずつ順次に出力することを特徴とする請求項２に記載のディスプレイ用の駆動集積回路。
4. 前記ソース駆動部は、
   前記伝送ラインを通じて直列に入力される前記階調データを順次にデータ処理する少なくとも一つのデータ処理部を備えることを特徴とする請求項１に記載のディスプレイ用の駆動集積回路。
5. 前記マルチプレクサ部は、少なくとも一つのＭ／Ｌ ｔｏ １マルチプレクサを備え、
   前記それぞれのデータ処理部は、一本の伝送ラインを通じて前記マルチプレクサのそれぞれに連結され、前記伝送ラインを通じて直列に入力されるＭ／Ｌビットの階調データを順次にデータ処理することを特徴とする請求項４に記載のディスプレイ用の駆動集積回路。
6. 前記ソース駆動部は、
   前記データ処理部それぞれに連結される少なくとも一つのラッチ部をさらに備えることを特徴とする請求項５に記載のディスプレイ用の駆動集積回路。
7. 前記ラッチ部のそれぞれは、
   前記各データ処理部からデータ処理されたＭ／Ｌビットの階調データを直列に入力されて、これをラッチし、前記ラッチしたＭ／Ｌビットの階調データを並列に出力することを特徴とする請求項６に記載のディスプレイ用の駆動集積回路。
8. 複数のピクセルを備え、各ピクセルの階調は、Ｍビットの階調データにより具現されるパネルを駆動するディスプレイ用の駆動集積回路において、
   前記複数のピクセルのそれぞれの階調を具現するための階調データを保存するメモリ部と、
   少なくとも一つのＭ／Ｌ ｔｏ １マルチプレクサ（Ｍ／Ｌは、整数）を備え、前記メモリ部から前記階調データを入力されて、一つのピクセルの階調を具現するための前記Ｍビットの階調データを、Ｍ未満のＬ本の伝送ラインを通じて伝送するマルチプレクサ部と、
   前記マルチプレクサのそれぞれに連結される少なくとも一つのデータ処理部を備え、それぞれのデータ処理部は、前記マルチプレクサからＭ／Ｌビットの階調データを直列に入力されるソース駆動部と、
   前記各マルチプレクサが、前記Ｍ／Ｌビットの階調データを一ビットずつ順次に出力するように制御する制御信号を発生させる制御信号発生部と、を備えることを特徴とするディスプレイ用の駆動集積回路。
9. 前記データ処理部のそれぞれは、
   前記直列に入力される階調データを順次にデータ処理して出力することを特徴とする請求項８に記載のディスプレイ用の駆動集積回路。
10. 前記ソース駆動部は、
    前記データ処理部のそれぞれに連結される少なくとも一つのラッチ部をさらに備えることを特徴とする請求項９に記載のディスプレイ用の駆動集積回路。
11. 前記ラッチ部のそれぞれは、
    前記各データ処理部からデータ処理されたＭ／Ｌビットの階調データを直列に入力されて、これをラッチし、前記ラッチしたＭ／Ｌビットの階調データを並列に出力することを特徴とする請求項１０に記載のディスプレイ用の駆動集積回路。
12. 前記ラッチ部のそれぞれは、
    前記制御信号発生部で発生する前記制御信号により制御されることを特徴とする請求項１１に記載のディスプレイ用の駆動集積回路。
13. 前記制御信号は、
    Ｍ／Ｌ個のラインを通じてそれぞれ伝送されるＭ／Ｌ個の信号からなることを特徴とする請求項８に記載のディスプレイ用の駆動集積回路。
14. 前記制御信号発生部は、
    所定のＫ個（Ｋは、整数）の入力信号に同期して前記制御信号を発生させることを特徴とする請求項１３に記載のディスプレイ用の駆動集積回路。
15. 複数のピクセルを備え、各ピクセルの階調は、Ｍビットの階調データにより具現されるパネルを駆動するディスプレイ用の駆動集積回路において、
    前記複数のピクセルのそれぞれの階調を具現するための階調データを保存するメモリ部と、
    前記メモリ部から前記階調データを入力されて、一つのピクセルの階調を具現するための前記Ｍビットの階調データを、Ｍ未満のＬ本の伝送ラインを通じて伝送するマルチプレクサ部と、
    前記伝送ラインを通じて前記階調データを直列に入力され、前記直列に入力された階調データを順次にデータ処理するソース駆動部と、を備え、
    前記ソース駆動部は、
    前記マルチプレクサ部及び前記伝送ラインを通じて連結されて、前記階調データを入力されて、これをラッチする少なくとも一つの第１ラッチ部と、
    前記第１ラッチ部から直列に出力される前記階調データを入力されて、これを順次にデータ処理する少なくとも一つのデータ処理部と、を備えることを特徴とするディスプレイ用の駆動集積回路。
16. 前記マルチプレクサ部は、
    少なくとも一つのＭ／Ｌ ｔｏ １マルチプレクサ（Ｍ／Ｌは、整数）を備えることを特徴とする請求項１５に記載のディスプレイ用の駆動集積回路。
17. 前記マルチプレクサのそれぞれは、
    Ｍ／Ｌビットの階調データを入力されて、前記Ｍ／Ｌビットの階調データを、一本の伝送ラインを通じて一ビットずつ順次に出力することを特徴とする請求項１６に記載のディスプレイ用の駆動集積回路。
18. 前記マルチプレクサ部は、少なくとも一つのＭ／Ｌ ｔｏ １マルチプレクサ（Ｍ／Ｌは、整数）を備え、
    前記第１ラッチ部のそれぞれは、前記複数のマルチプレクサのそれぞれと前記伝送ラインを通じて連結されることを特徴とする請求項１５に記載のディスプレイ用の駆動集積回路。
19. 前記データ処理部のそれぞれは、
    前記それぞれの第１ラッチ部と連結されて、直列に入力されるＭ／Ｌビットの階調データを順次にデータ処理することを特徴とする請求項１８に記載のディスプレイ用の駆動集積回路。
20. 前記ソース駆動部は、
    前記データ処理部のそれぞれに連結されて、前記データ処理された階調データを直列に入力される少なくとも一つの第２ラッチ部をさらに備えることを特徴とする請求項１９に記載のディスプレイ用の駆動集積回路。
21. 前記第２ラッチ部のそれぞれは、
    前記各データ処理部からデータ処理されたＭ／Ｌビットの階調データを直列に入力されて、これをラッチし、前記ラッチしたＭ／Ｌビットの階調データを並列に出力することを特徴とする請求項２０に記載のディスプレイ用の駆動集積回路。
22. 前記マルチプレクサ部は、少なくとも一つのＭ／Ｌ ｔｏ １マルチプレクサを備え、
    前記各マルチプレクサが、Ｍ／Ｌビットの階調データを、一ビットずつ順次に出力するように制御する制御信号を発生させる制御信号発生部をさらに備えることを特徴とする請求項１５に記載のディスプレイ用の駆動集積回路。
23. 前記データ処理部のそれぞれに連結されて、前記データ処理された階調データを直列に入力される少なくとも一つの第２ラッチ部をさらに備え、
    前記第２ラッチ部のそれぞれは、前記制御信号発生部で発生する前記制御信号により制御されることを特徴とする請求項２２に記載のディスプレイ用の駆動集積回路。
24. 前記制御信号は、
    Ｍ／Ｌ個のラインを通じてそれぞれ伝送されるＭ／Ｌ個の信号からなることを特徴とする請求項２３に記載のディスプレイ用の駆動集積回路。
25. 前記制御信号発生部は、
    所定のＫ個（Ｋは、整数）の入力信号に同期して前記制御信号を発生させることを特徴とする請求項２４に記載のディスプレイ用の駆動集積回路。

Images