KR100712541B1 - 디스플레이용 구동 집적회로 - Google Patents

디스플레이용 구동 집적회로 Download PDF

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Abstract

소스 구동부에 적용되는 회로의 수를 감소시킴으로써 전체 칩 면적을 줄일 수 있는 디스플레이용 구동 집적회로가 개시된다. 복수 개의 픽셀을 구비하며 각 픽셀의 계조는 M 비트의 계조 데이터에 의해 구현되는 패널을 구동하는 상기 디스플레이용 구동 집적회로는, 상기 복수 개의 픽셀의 계조를 구현하기 위한 계조 데이터를 저장하는 메모리부와, 상기 메모리부로부터 상기 계조 데이터를 입력받아, 하나의 픽셀의 계조를 구현하기 위한 상기 M 비트의 계조 데이터를 M 미만의 L 개의 전송라인을 통해 전송하는 멀티플렉서부 및 상기 전송라인을 통해 상기 계조 데이터를 직렬로 입력받으며, 상기 직렬로 입력된 계조 데이터를 순차적으로 데이터 처리하는 소스 구동부를 구비하는 것을 특징으로 한다.

Description

디스플레이용 구동 집적회로{Driving IC for display device}
도 1은 종래의 디스플레이용 구동 집적회로에 구비되는 메모리부와 소스 구동부를 나타내는 블록도이다.
도 2는 본 발명의 일실시예에 따른 디스플레이용 구동 집적회로를 나타내기 위한 블록도이다.
도 3은 도 2에 도시된 멀티플렉서의 일 예를 나타내는 회로도이다.
도 4는 도 2에 도시된 데이터 처리부의 일예를 나타내는 회로도이다.
도 5는 도 2에 도시된 래치의 일예를 나타내는 회로도이다.
도 6은 도 2의 구동 집적회로를 구동하기 위한 제어신호의 일예를 나타내는 파형도이다.
도 7은 본 발명의 다른 실시예에 따른 디스플레이용 구동 집적회로를 나타내는 블록도이다.
도 8은 도 7의 구동 집적회로를 구동하기 위한 제어신호의 일예를 나타내는 파형도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 메모리부 200: 소스 구동부
210: 데이터 처리부 220: 래치부
230: 레벨 쉬프터 240: 디코더
250: 버퍼앰프 300: 멀티플렉서
400: 제어신호 발생부
본 발명은 디스플레이용 구동 집적회로 및 디스플레이 구동방법에 관한 것으로서, 더 상세하게는 소스 구동부에 적용되는 회로의 수를 감소시킴으로써 전체 칩 면적을 줄일 수 있는 디스플레이용 구동 집적회로에 관한 것이다.
일반적으로, 노트북 컴퓨터 및 모니터 등에 널리 이용되고 있는 디스플레이 장치로서 액정 표시 장치(LCD, Liquid Crystal Device)가 대표적이다. 상기 액정 표시 장치는 화상을 구현하는 패널을 구비하며, 상기 패널에는 복수 개의 픽셀을 구비한다. 상기 복수 개의 픽셀은, 게이트 선택 신호를 전달하는 다수의 스캔 라인들과, 색상 데이터 즉 계조 데이터를 전달하는 다수의 데이터 라인들이 교차하는 영역에 형성된다.
상기 액정 표시 장치 등의 디스플레이 장치를 구동하기 위한 구동 집적회로는, 상기 스캔 라인들을 구동하기 위한 스캔 구동부 및 상기 데이터 라인들을 구동하기 위한 소스 구동부 등이 하나의 칩에 집적되어 설계될 수 있다. 종래의 디스플레이용 구동 집적회로를 도 1을 참조하여 설명하면 다음과 같다.
도 1은 종래의 디스플레이용 구동 집적회로에 구비되는 메모리부와 소스 구 동부를 나타내는 블록도이다.
도시된 바와 같이 상기 구동 집적회로는, 메모리부(10) 및 소스 구동부(20)를 구비한다. 상기 메모리부(10)에는 패널에 화상을 구현하기 위하여 프레임에 대한 계조 데이터가 저장된다. 상기 계조 데이터는 메모리부(10)의 스캔 포트(scan port)를 통해 소스 구동부(20)로 전송되는데, 이 경우 상기 계조 데이터의 모든 비트들이 각각의 전송라인을 통해 병렬로 전송된다.
일반적으로 공정의 축소(shrink)와 함께 상기 메모리부(10) 사이즈가 지속적으로 작아지고 있으나, 소스 구동부(20)의 경우 인가되는 전압의 한계로 인하여 사이즈를 줄이는데 제약을 받게 된다. 이 경우 상기 메모리부(10)의 피치(pitch)와 소스 구동부(20)의 피치 간의 미스 매치(mismatch)로 인하여 라우팅 공간이 현저히 증가하게 된다. 또한, 전송라인을 통해 병렬로 입력된 계조 데이터를 인버전(inversion) 또는 블랙, 화이트 디스플레이(black, white display) 처리시, 상기 병렬로 입력된 계조 데이터에 대하여 동시에 처리하는 경우, 상기 소스 구동부(20)에 적용되는 회로의 수는 그만큼 증가하게 된다.
따라서 종래의 디스플레이용 구동 집적회로의 경우, 상술한 바와 같은 이유에 따라 구동 집적회로의 집적도를 향상시키는데 한계를 갖는 문제가 발생하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 메모리부와 소스 구동부간의 라우팅 공간 및 소스 구동부에 요구되는 회로의 사이즈 등의 원인으로 인하여 집적도 향상에 한계를 갖는 문제점을 개선할 수 있는 디스플레이용 구동 집적회로를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명의 일 실시예에 따른 디스플레이용 구동 집적회로는, 복수 개의 픽셀을 구비하며 각 픽셀의 계조는 M 비트의 계조 데이터에 의해 구현되는 패널을 구동하며, 상기 복수 개의 픽셀의 계조를 구현하기 위한 계조 데이터를 저장하는 메모리부와, 상기 메모리부로부터 상기 계조 데이터를 입력받아, 하나의 픽셀의 계조를 구현하기 위한 상기 M 비트의 계조 데이터를 M 미만의 L 개의 전송라인을 통해 전송하는 멀티플렉서부 및 상기 전송라인을 통해 상기 계조 데이터를 직렬로 입력받으며, 상기 직렬로 입력된 계조 데이터를 순차적으로 데이터 처리하는 소스 구동부를 구비하는 것을 특징으로 한다.
상기 멀티플렉서부는, 적어도 하나의 M/L to 1 멀티플렉서(M/L 은 정수)를 구비할 수 있으며, 상기 각각의 멀티플렉서는, M/L 비트의 계조 데이터를 입력받아, 상기 M/L 비트의 계조 데이터를 하나의 전송라인을 통해 하나의 비트씩 순차적으로 출력하는 것이 바람직하다.
또한 상기 소스 구동부는, 상기 전송라인을 통해 직렬로 입력되는 상기 계조 데이터를 순차적으로 데이터 처리하는 적어도 하나의 데이터 처리부를 구비할 수 있으며, 상기 데이터 처리부 각각에 연결되는 적어도 하나의 래치부를 더 구비할 수 있다.
또한 바람직하게는, 상기 래치부 각각은, 상기 각 데이터 처리부로부터 데이 터 처리된 M/L 비트의 계조 데이터를 직렬로 입력받아 이를 래치하며, 상기 래치한 M/L 비트의 계조 데이터를 병렬로 출력한다.
한편 본 발명의 다른 실시예에 따른 디스플레이용 구동 집적회로는, 복수 개의 픽셀을 구비하며 각 픽셀의 계조는 M 비트의 계조 데이터에 의해 구현되는 패널을 구동하며, 상기 복수 개의 픽셀의 계조를 구현하기 위한 계조 데이터를 저장하는 메모리부와, 적어도 하나의 M/L to 1 멀티플렉서를 구비하며(M/L 은 정수), 상기 메모리부로부터 상기 계조 데이터를 입력받아, 하나의 픽셀의 계조를 구현하기 위한 상기 M 비트의 계조 데이터를 M 미만의 L 개의 전송라인을 통해 전송하는 멀티플렉서부와, 상기 멀티플렉서 각각에 연결되는 적어도 하나의 데이터 처리부를 구비하며, 각각의 데이터 처리부는 상기 멀티플렉서로부터 M/L 비트의 계조 데이터를 직렬로 입력받는 소스 구동부 및 상기 각 멀티플렉서가 상기 M/L 비트의 계조 데이터를 하나의 비트씩 순차적으로 출력하도록 제어하는 제어신호를 발생하는 제어신호 발생부를 구비하는 것을 특징으로 한다.
한편 본 발명의 또 다른 실시예에 따른 디스플레이용 구동 집적회로는, 복수 개의 픽셀을 구비하며 각 픽셀의 계조는 M 비트의 계조 데이터에 의해 구현되는 패널을 구동하며, 상기 복수 개의 픽셀의 계조를 구현하기 위한 계조 데이터를 저장하는 메모리부와, 상기 메모리부로부터 상기 계조 데이터를 입력받아, 하나의 픽셀의 계조를 구현하기 위한 상기 M 비트의 계조 데이터를 M 미만의 L 개의 전송라인을 통해 전송하는 멀티플렉서부 및 상기 전송라인을 통해 상기 계조 데이터를 직렬로 입력받으며, 상기 직렬로 입력된 계조 데이터를 순차적으로 데이터 처리하는 소 스 구동부를 구비하며, 상기 소스 구동부는, 상기 멀티플렉서부와 상기 전송라인을 통해 연결되어, 상기 계조 데이터를 입력받아 이를 래치하는 적어도 하나의 제1 래치부 및 상기 제1 래치부로부터 직렬로 출력되는 상기 계조 데이터를 입력받아, 이를 순차적으로 데이터 처리하는 적어도 하나의 데이터 처리부를 구비하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 디스플레이용 구동 집적회로를 나타내기 위한 블록도이다.
도시된 바와 같이 본 발명의 일실시예에 따른 디스플레이용 구동 집적회로는, 메모리부(100), 소스 구동부(200) 및 멀티플렉서(300)를 구비할 수 있다. 또한, 상기 소스 구동부(200) 및 멀티플렉서(300)를 제어하기 위한 제어신호 발생부(400)를 더 구비할 수 있다.
또한 상기 소스 구동부(200)는, 상기 메모리부(100)로부터 계조 데이터를 입력받아 아날로그 신호로 변환하고 이를 패널(미도시)로 전송하기 위하여, 데이터 처리부(210), 래치(220), 레벨 쉬프터(230), 디코더(240) 및 버퍼 앰프(250) 등을 구비할 수 있다.
상기 메모리부(100)에는 패널에 화상을 구현하기 위하여 프레임에 대한 계조 데이터가 저장된다. 패널에 구비되는 복수 개의 픽셀들은, 하나의 픽셀마다 각각 M 비트의 계조 데이터에 의해 화상이 구현될 수 있으며, 상기 M 비트의 계조 데이터는 각각 N 비트의 적, 녹, 청의 계조 데이터로 이루어질 수 있다. 상기 도 2는 18 비트의 계조 데이터가 하나의 픽셀의 계조를 구현하는 것을 나타내며, 특히 그 일부로서 6 비트의 적색 데이터(R0 내지 R5)와 6 비트의 녹색 데이터(G0 내지 G5)가 도시된다.
상기 메모리부(100)에 저장된 계조 데이터가 독출되어 상기 메모리부(100)에 구비되는 스캔 포트를 통해 전송된다. 상기 메모리부(100)로부터 독출된 계조 데이터는 멀티플렉서부로 전송되며, 상기 멀티플렉서부는 적어도 하나의 멀티플렉서(300)를 구비한다.
상기 멀티플렉서부는 M 비트의 계조 데이터를 입력받아 M 미만의 L 개의 전송라인을 통해 상기 계조 데이터를 전송한다. M 비트의 계조 데이터를 L 개의 전송라인을 통해 전송하기 위하여, 각각의 멀티플렉서(300)는 M/L to 1 멀티플렉서가 사용될 수 있다. 일예로서, 상기 도 2에서는 하나의 픽셀의 계조를 구현하는 계조 데이터가 18 비트로 이루어지며, 상기 멀티플렉서(300)는 6 비트의 계조 데이터를 입력받아 하나의 비트씩 순차적으로 출력하는 6 to 1 멀티플렉서가 적용된다. 상기와 같은 동작을 수행하기 위하여, 상기 멀티플렉서(300)는 소정의 제어신호(Ctrl_mux[5:0])에 응답하여 동시 입력된 6 비트의 계조 데이터를 하나의 비트씩 직렬 전송한다.
종래의 경우 각 픽셀의 계조 데이터를 M 개의 전송라인을 통해 병렬로 전송함에 반해, 상술한 바와 같이 구성되는 본 발명의 일 실시예의 경우, 상기 메모리부(100)와 상기 소스 구동부(200)간에 계조 데이터를 전송함에 있어서, 각 픽셀의 계조 데이터를 M 미만의 L 개의 전송라인을 통해 직렬로 전송한다. 이에 따라 상기 메모리부(100)와 상기 소스 구동부(200)간의 전송라인의 수를 감소시킬 수 있으며 라우팅 공간을 감소시킬 수 있다.
한편, 상기 멀티플렉서(300)로부터 직렬로 출력되는 상기 계조 데이터는, 상기 소스 구동부(200)의 데이터 처리부(210)로 입력된다. 상기 데이터 처리부(210)는, 상기 직렬로 입력된 계조 데이터를 입력받아 순차적으로 인버전(inversion) 또는 블랙, 화이트 디스플레이(black, white display) 등의 필요한 처리동작을 수행한다. 이에 따라 병렬로 입력된 상기 계조 데이터의 각 비트마다 동시에 데이터 처리하는 경우에 비해, 데이터 처리에 요구되는 상기 데이터 처리부(210)의 수를 감소시킬 수 있다. 상기 도 2의 예에서는, 하나의 픽셀의 계조를 구현하는 계조 데이터에 대하여, 각각의 데이터 처리부(210)가 6 개의 계조 데이터를 직렬로 입력받아 순차적으로 데이터 처리하므로, 세 개의 데이터 처리부가 필요하게 된다.
한편, 상기 소스 구동부(200)는 상기 적어도 하나의 데이터 처리부 각각에 연결되는 적어도 하나의 래치부(220)를 더 구비할 수 있다. 상기 적어도 하나의 래치부(220) 각각은, 상기 각 데이터 처리부(210)로부터 데이터 처리된 M/L 비트의 계조 데이터를 직렬로 입력받으며, 상기 예에서는 6 비트의 계조 데이터를 직렬로 입력받는다. 상기 직렬로 입력되는 계조 데이터는 상기 래치부(220)에 의해 래치되어 레벨 쉬프터(230)로 출력된다. 상기와 같은 동작을 수행하기 위하여, 상기 래치부(220)는 소정의 제어신호(Ctrl_latch[5:0])에 응답하여 직렬로 입력되는 상기 계조 데이터를 래치하며, 래치된 계조 데이터를 각각의 라인을 통해 레벨 쉬프터(230)로 출력한다.
상기 래치부(220)에 의해 출력되는 계조 데이터는, 이후 레벨 쉬프터(230), 디코더(240) 및 버퍼 앰프(250)를 거쳐, 다수의 데이터 라인들을 통해 패널에 구비되는 픽셀로 전송된다. 상기 패널은 전송된 데이터값(R,G,B)에 따른 계조로서 화상을 구현하게 된다.
한편 본 발명의 일실시예에 따른 디스플레이용 구동 집적회로는, 제어신호 발생부(400)를 더 구비할 수 있다. 상기 제어신호 발생부(400)는, 상기 멀티플렉서(300)를 제어하기 위한 제어신호(Ctrl_mux[5:0])를 발생한다. 또한, 상기 멀티플렉서(300)가 계조 데이터를 출력하는 구간과 상기 래치부(220)가 상기 계조 데이터를 입력받는 구간이 일치하도록 하기 위하여, 상기 래치부(220)를 제어하는 제어신호(latch[5:0])는 상기 멀티플렉서(300)를 제어하는 제어신호(Ctrl_mux[5:0])와 동일한 신호인 것이 바람직하다.
또한, 상기 제어신호에 따라 상기 계조 데이터의 정확한 데이터 전송을 위하여, 상기 제어신호 발생부(400)는 소정의 K 개의 입력신호(C1 내지 CK)를 입력받아, 상기 입력신호(C1 내지 CK)에 동기하여 상기 제어신호(ctrl_mux[5:0])를 발생한다. 일예로서, 18 비트로 이루어지는 계조 데이터를 세 개의 전송라인을 통해 전 송하는 경우에는, 상기 제어신호(ctrl_mux[5:0])는 6 개의 신호로 이루어지게 되며, 이 경우 3 개의 입력신호가 필요하게 된다.
도 3은 도 2에 도시된 멀티플렉서(300)의 일 예를 나타내는 회로도이다. 멀티플렉서부가 M 개의 계조 데이터를 L 개의 전송라인을 통해 직렬 전송하는 경우, 상기 멀티플렉서부는 적어도 하나의 M/L to 1 멀티플렉서를 구비하며, 그 일예로서 상기 멀티플렉서(300)는 도시된 바와 같이 6 비트의 계조 데이터(R0 내지 R5)를 입력받아 하나의 비트씩 순차적으로 출력한다. 상기 멀티플렉서(300)는 복수 개의 전송 게이트(T0 내지 T5)를 구비하며, 상기 각 전송 게이트로 계조 데이터가 하나의 비트씩 각각 입력된다.
상기 복수 개의 전송 게이트(T0 내지 T5)는 소정의 제어신호(ctrl_mux[5:0]) 및 반전 제어신호(ctrl_muxB[5:0])에 의해 제어된다. 상기 소정의 제어신호(ctrl_mux[5:0])는 상술하였던 바와 같이 도 2의 제어신호 발생부(400)에서 생성될 수 있으며, 상기 반전 제어신호(ctrl_muxB[5:0])는 상기 제어신호(ctrl_mux[5:0])를 반전시킴으로써 생성될 수 있다.
상기와 같이 구성되는 멀티플렉서(300)는, 6 비트의 계조 데이터(R0 내지 R5)를 입력받아 전송라인(L)을 통해 하나의 비트씩 직렬로 출력한다. 도시되지는 않았으나 상기 제어신호(ctrl_mux[5:0])는 ctrl_mux[0] 내지 ctrl_mux[5]의 6 개의 신호로 이루어지며, 상기 6 개의 신호 각각은 서로 다른 제어신호 라인을 통해 상기 복수 개의 전송 게이트(T0 내지 T5) 각각으로 입력된다. 상기 ctrl_mux[0] 내지 ctrl_mux[5]의 제어신호가 각각 순차적으로 활성화되도록 함으로써, 상기 각 전송 게이트(T0 내지 T5)로 입력되는 상기 계조 데이터(R0 내지 R5)가 순차적으로 출력되도록 할 수 있다.
또한, 도시되지는 않았으나 상기 복수 개의 전송 게이트(T0 내지 T5)로 6 비트의 계조 데이터가 동시에 병렬로 입력되도록 하기 위하여, 상기 멀티플렉서(300)는 계조 데이터를 홀딩하기 위한 래치를 더 구비할 수 있다.
도 4는 도 2에 도시된 데이터 처리부(210)의 일예를 나타내는 회로도이다. 도 4에 도시된 바와 같이 상기 데이터 처리부(210)는, NOR 게이트(N1), 인버터(I1) 및 멀티플렉서(MUX)를 구비할 수 있다.
상술한 바와 같이 상기 데이터 처리부(210) 각각은, 직렬로 입력된 계조 데이터를 각각 순차적으로 인버전(inversion) 또는 블랙, 화이트 디스플레이(black, white display) 등의 필요한 처리동작을 수행한다. 그 일예로서 상기 도 4는 입력된 R0 계조 데이터를 데이터 처리하는 동작을 도시한다.
상기 NOR 게이트(N1)의 두 입력단으로 상기 R0 계조 데이터와 블랙/화이트 디스플레이 신호(B/W_DSP)가 입력된다. 상기 블랙/화이트 디스플레이 신호(B/W_DSP)가 활성화되면, 상기 복수 개의 데이터 처리부로 각각 입력되는 계조 데이터의 논리 레벨에 관계없이, 상기 복수 개의 데이터 처리부로부터 출력되는 모든 신호가 논리 "1" 또는 논리 "0"이 된다.
한편, 상기 블랙/화이트 디스플레이 신호(B/W_DSP)가 비활성화된 경우, 상기 NOR 게이트(N1)는 상기 R0 계조 데이터를 반전시켜 출력한다. 또한, 상기 멀티플렉서(MUX)의 하나의 입력단(D0)으로 상기 반전된 R5 계조 데이터가 인버터(I1)에 의 해 다시 반전되어 입력되며, 다른 하나의 입력단(D1)으로 상기 반전된 R0 계조 데이터가 입력된다. 한편, 제어입력단으로는 소정의 제어신호(INV)가 입력되며, 상기 제어신호(INV)에 의하여 상기 R0 계조 데이터 및 상기 반전된 R0 계조 데이터를 출력단(Y)을 통해 선택적으로 출력하여 인버전(inversion) 동작을 수행한다.
상기 입력되는 R0 계조 데이터에 대하여, 필요에 따라 상기 인버전(inversion) 또는 블랙, 화이트 디스플레이(black, white display) 등의 처리동작을 수행하고 난 후, 이후 입력되는 R1 계조 데이터에 대하여 상기 데이터 처리동작을 수행한다. 이러한 방식에 따라 R0 내지 R5 계조 데이터에 대하여 상기 데이터 처리동작을 순차적으로 수행함으로써, 상기 소스 구동부(200)에 구비되는 데이터 처리부의 수를 1/6로 감소시킬 수 있다. 도시된 바와 같이 각 데이터 처리부는 하나의 NOR 게이트, 인버터 및 멀티플렉서를 구비할 수 있으며, 요구되는 상기 데이터 처리부의 수를 감소시킴으로써 상기 소스 구동부(200)의 전체적인 싸이즈를 줄일 수 있게 된다.
도 5는 도 2에 도시된 래치부의 일예를 나타내는 회로도이다. 도 5에 도시된 바와 같이 상기 래치부(220)는 상기 데이터 처리부(210) 각각에 연결되며, 상기 데이터 처리부(210)로부터 출력되는 데이터 처리된 계조 데이터를 직렬로 입력받아 이를 래치한다. 상기 래치부(220)는 상기 데이터 처리부(220)에 구비되는 멀티플렉서(MUX)의 출력단(Y)와 연결되어 상기 계조 데이터를 입력받는다.
상기 래치부(220)는 복수 개의 전송 게이트를 구비하며, 그 일예로서 6 개의 전송 게이트(T10 내지 T15)를 구비하는 것을 나타낸다. 상기 복수 개의 전송 게이 트(T10 내지 T15)는 소정의 제어신호(ctrl_latch[5:0]) 및 반전 제어신호(ctrl_latchB[5:0])에 의해 제어된다. 상술하였던 바와 같이 상기 제어신호(ctrl_latch[5:0])는, 상기 멀티플렉서(300)를 제어하는 제어신호(ctrl_mux[5:0])와 동일한 신호인 것이 바람직하며, 상기 반전 제어신호(ctrl_latchB[5:0])는 상기 제어신호(ctrl_latch[5:0])를 반전시켜 생성될 수 있다.
도시되지는 않았으나 상기 제어신호(ctrl_latch[5:0]) 또한, ctrl_latch[0] 내지 ctrl_latch[5]의 6 개의 신호로 이루어지며, 상기 6 개의 신호 각각은 서로 다른 제어신호 라인을 통해 상기 복수 개의 전송 게이트(T10 내지 T15) 각각으로 입력된다.
한편, 상기 래치부(220)는, 각각의 전송 게이트와 연결되며 상기 전송 게이트로부터 입력되는 한 비트의 계조 데이터를 래치하기 위한 래치를 더 구비할 수 있다. 상기 도 5에는 상기 6 개의 전송 게이트(T10 내지 T15)와 각각 연결되는 6 개의 래치(L10 내지 L15)를 도시한다.
상기 ctrl_latch[0] 내지 ctrl_latch[5]의 제어신호가 각각 순차적으로 활성화되도록 함으로써, 직렬로 입력되는 상기 계조 데이터(R0 내지 R5)가 상기 전송 게이트(T10 내지 T15) 각각으로 입력되도록 할 수 있다. 예를 들면, R0 데이터 입력과 함께 상기 ctrl_latch[0] 신호가 활성화되어, 상기 R0 데이터가 상기 전송 게이트 T10를 통해 래치 L10으로 전송된다. 이후 R1 데이터 입력과 함께 상기 ctrl_latch[1] 신호가 활성화되어, 상기 R1 데이터가 상기 전송 게이트 T11를 통해 래치 L11으로 전송된다. 이러한 방식에 따라 직렬로 입력되는 상기 계조 데이터(R0 내지 R5)가 상기 래치(L10 내지 L15)로 각각 전송된다.
상기 래치(L10 내지 L15)로 전송된 계조 데이터(R0 내지 R5)는 각각의 라인을 통해 레벨 쉬프터(230)로 출력되며, 이후 디코더(240) 및 버퍼 앰프(250) 등을 통해 아날로그 신호로 변환되어 패널(미도시)로 전송된다.
상기 디스플레이용 구동 집적회로의 자세한 동작을 설명하면 다음과 같다.
도 6은 도 2의 디스플레이용 구동 집적회로에 입력되는 제어신호의 일예를 나타내는 파형도이다. 특히 상기 도 6은 도 2에 도시된 멀티플렉서(300)가 6 to 1 멀티플렉서인 경우의 제어신호의 파형도이다.
하나의 로우(row)의 데이터 신호 입력주기를 나타내는 신호(HSYNC)가 인에이블 됨에 따라, 상기 제어신호 ctrl_mux[5:0] 및 ctrl_latch[5:0] 가 활성화된다. 상기 제어신호 ctrl_mux[5:0] 와 ctrl_latch[5:0]는 동일한 신호인 것이 바람직하다.
먼저, 제어신호 ctrl_mux[0]가 활성화되어, 계조 데이터 R0이 상기 멀티플렉서(300)로부터 전송라인을 통해 상기 데이터 처리부(210)로 입력된다. 상기 데이터 처리부(210)는, 필요에 따라 상기 계조 데이터 R0에 대해 인버전(inversion) 또는 블랙, 화이트 디스플레이(black, white display) 등의 처리동작을 수행하고, 데이터 처리된 계조 데이터 R0를 출력한다. 또한, 상기 데이터 처리부(210)로부터 출력되는 계조 데이터(R0)는 상기 래치부(220)로 입력된다. 이 경우 상기 제어신호 ctrl_latch[0] 가 활성화되므로, 상기 계조 데이터 R0는 전송 게이트 T10을 통해 전송되어 래치(L10)로 입력된다.
이후 제어신호 ctrl_mux[1] 및 ctrl_latch[1]가 활성화되어 계조 데이터 R1이 상기 멀티플렉서(300)로부터 전송라인을 통해 상기 데이터 처리부(210)로 입력된다. 또한 데이터 처리된 상기 계조 데이터(R1)가, 상기 래치부(220)의 전송 게이트 T11을 통해 전송되어 래치(L11)로 입력된다. 상기와 같은 방식에 따라 계조 데이터 R0 내지 R5가 상기 래치(L10 내지 L15)에 의해 래치되어 상기 레벨 쉬프터(230)로 출력된다.
한편, 상기 데이터 처리부(210)의 경우 논리 게이트로 구성되어 있으며, 도 6에 도시된 바와 같이 각 제어신호들(ctrl_mux[0] 내지 ctrl_mux[5])이 활성화되는 구간 사이에 상기 멀티플렉서(300)가 동작하지 않는 구간이 존재할 수 있다. 이 구간동안 상기 데이터 처리부(210)의 입력단이 플로팅되어 누설 전류(leakage current)가 커질 수 있다. 이러한 문제를 개선하기 위한 디스플레이용 구동 집적회로는 다음과 같이 구성될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 디스플레이용 구동 집적회로를 나타내는 블록도이다. 상기 도 7에 도시된 구성요소 중 상기 본 발명의 제 일실시예의 구동 집적회로와 동일한 구성요소는 동일하게 동작하므로, 이에 대한 자세한 설명은 생략한다.
도 7에 도시된 바와 같이 상기 구동 집적회로는, 메모리부(100), 소스 구동부(500) 및 멀티플렉서(300)를 구비할 수 있다. 또한 상기 소스 구동부(500)는, 상기 메모리부(100)로부터 계조 데이터를 입력받아 아날로그 신호로 변환하고 이를 패널(미도시)로 전송하기 위하여, 제1 래치부(510), 데이터 처리부(520), 제2 래치 부(530), 레벨 쉬프터(540), 디코더(550) 및 버퍼 앰프(560) 등을 구비한다.
한편, 도시되지는 않았으나 상기 소스 구동부(500) 및 멀티플렉서(300)를 제어하기 위한 제어신호 발생부를 더 구비할 수 있다. 상기 멀티플렉서(300) 및 상기 소스 구동부(500)의 제2 래치부(530)는 상기 제어신호 발생부로부터 출력되는 제어신호에 의해 계조 데이터 전송이 제어된다. 또한 상기 제1 래치부(510)는 상기 제어신호 발생부로부터 출력되는 제어신호에 의해 제어될 수 있으며, 또는 별도의 제어신호에 의해 제어될 수 있다.
도 8은 도 7의 구동 집적회로를 구동하기 위한 제어신호를 나타내는 파형도이다. 상기 도 8에서, 상기 멀티플렉서(300)는 상기 제어신호 발생부로부터 출력되는 제어신호(ctrl_mux[5:0])에 의해 제어되며, 상기 제2 래치부(530)를 제어하는 제어신호 ctrl_latch2[5:0] 는 상기 제어신호 ctrl_mux[5:0]와 동일한 신호인 것이 바람직하다. 또한, 상기 제1 래치부(510)를 제어하는 제어신호 ctrl_latch1 또한, 상기 제어신호 ctrl_mux[5:0]와 동일한 신호일 수 있으며, 도 8에서는 동일한 목적을 달성할 수 있는 별도의 제어신호 ctrl_latch1가 도시된다.
먼저, 하나의 로우(row)의 데이터 신호 입력주기를 나타내는 신호(HSYNC)가 인에이블 됨에 따라, 상기 제1 래치부(510)를 제어하는 제어신호 ctrl_latch1 가 활성화되며, 상기 제어신호 ctrl_latch1 의 활성화 구간동안 상기 제어신호 ctrl_mux[0] 내지 ctrl_mux[5]가 순차적으로 활성화된다.
제어신호 ctrl_mux[0] 가 활성화되어 하나의 비트의(예를 들면 R0) 계조 데이터가 상기 멀티플렉서(300)로부터 상기 제1 래치부(510)로 전송된다. 상기 제1 래치부(510)로 전송된 계조 데이터 R0는 상기 데이터 처리부(520)로 전송되어, 필요에 따라 데이터 처리된 후 상기 제2 래치부(530)로 전송된다. 상기와 같은 방식에 따라 하나의 멀티플렉서(300)로부터 6 비트의 계조 데이터가 상기 제2 래치부(530)로 직렬로 전송되며, 상기 제2 래치부(530)는 상기 6 비트의 계조 데이터를 래치하여 레벨 쉬프터(540)로 출력한다.
이후, ctrl_mux[1] 가 활성화됨에 따라 R1 계조 데이터가 전송되어 상기와 같은 데이터 처리과정을 거치며, 또한 ctrl_mux[2] 내지 ctrl_mux[5]가 순차적으로 활성화됨에 따라 R2 내지 R5 데이터가 상기와 같은 데이터 처리과정을 거친다. 특히, 상기 R5 데이터의 전송을 위해 ctrl_mux[5] 가 활성화되는 구간과 다음 주기의 R0 데이터의 전송을 위해 ctrl_mux[0] 가 활성화되는 구간 사이(d)에는, 상기 제어신호가 비활성화되어 상기 멀티플렉서(300)가 동작하지 않는 구간이 발생한다. 이 경우 논리 게이트로 구성되는 상기 데이터 처리부(520)의 입력단이 플로팅됨에 따라 누설 전류가 커지게 된다. 그러나 본 발명의 일실시예에서 상술한 바와 같이 상기 제1 래치부(510)는, 상기 멀티플렉서(300)가 동작하지 않는 구간(d) 동안 직전의 계조 데이터(R5)를 래치하여 상기 데이터 처리부(520)의 입력단으로 전송을 유지하므로, 상기 누설 전류에 따른 문제를 개선할 수 있게 된다.
한편, 도시되지는 않았으나 상기 도 7의 구동 집적회로에 적용되는 제어신호 ctrl_mux[5:0], ctrl_latch1 및 ctrl_latch2[5:0]는, 상기 도 6에 도시된 제어신호 ctrl_mux[5:0]와 동일한 신호가 적용될 수 있다. 이 경우 ctrl_mux[0]과 ctrl_mux[1] 신호 사이, ctrl_mux[1]과 ctrl_mux[2] 신호 사이 등 각각의 ctrl_mux 신호 사이에 상기 멀티플렉서(300)가 동작하지 않는 구간이 발생하게 된다. 또한 상기 제1 래치부(510)는 직전의 계조 데이터를 래치하여 상기 데이터 처리부(520)의 입력단으로 전송을 유지하므로, 도 8의 신호를 적용한 경우와 동일한 효과를 갖는다.
상기 도시된 본 발명의 일예에는 18 비트의 계조 데이터가 세 개의 6 to 1 멀티플렉서에 의해 세 개의 전송라인을 통해 전송되는 것을 나타내고 있으나, 반드시 이에 국한되는 것은 아니다. 즉, 9 to 1 멀티플렉서 두 개를 이용하여 두 개의 전송라인을 통해 상기 18 비트의 계조 데이터를 전송할 수 있다. 또한, 하나의 픽셀의 계조를 구현하기 위한 계조 데이터가 다른 비트수를 갖는 경우에 다른 멀티플렉싱 특성을 갖는 멀티플렉서가 적용될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
상기한 바와 같은 본 발명에 따르면, 메모리부에 저장된 계조 데이터를 소스 구동부로 직렬 전송하고, 상기 직렬 전송된 계조 데이터를 순차적으로 데이터 처리하므로, 메모리부와 소스 구동부간의 라우팅 공간 및 소스 구동부에 요구되는 회로의 수를 줄일 수 있어, 구동 집적회로의 집적도를 향상시킬 수 있는 효과가 있다.

Claims (25)

  1. 복수 개의 픽셀을 구비하며 각 픽셀의 계조는 M 비트의 계조 데이터에 의해 구현되는 패널을 구동하는 디스플레이용 구동 집적회로에 있어서,
    상기 복수 개의 픽셀의 계조를 구현하기 위한 계조 데이터를 저장하는 메모리부;
    상기 메모리부로부터 상기 계조 데이터를 입력받아, 하나의 픽셀의 계조를 구현하기 위한 상기 M 비트의 계조 데이터를 M 미만의 L 개의 전송라인을 통해 전송하는 멀티플렉서부; 및
    상기 전송라인을 통해 상기 계조 데이터를 직렬로 입력받으며, 상기 직렬로 입력된 계조 데이터를 순차적으로 데이터 처리하는 소스 구동부를 구비하는 것을 특징으로 하는 디스플레이용 구동 집적회로.
  2. 제 1항에 있어서, 상기 멀티플렉서부는,
    적어도 하나의 M/L to 1 멀티플렉서를 구비하는 것을 특징으로 하는 디스플레이용 구동 집적회로.(M/L 은 정수)
  3. 제 2항에 있어서, 상기 각각의 멀티플렉서는,
    M/L 비트의 계조 데이터를 입력받아, 상기 M/L 비트의 계조 데이터를 하나의 전송라인을 통해 하나의 비트씩 순차적으로 출력하는 것을 특징으로 하는 디스플레 이용 구동 집적회로.
  4. 제 1항에 있어서, 상기 소스 구동부는,
    상기 전송라인을 통해 직렬로 입력되는 상기 계조 데이터를 순차적으로 데이터 처리하는 적어도 하나의 데이터 처리부를 구비하는 것을 특징으로 하는 디스플레이용 구동 집적회로.
  5. 제 4항에 있어서,
    상기 멀티플렉서부는 적어도 하나의 M/L to 1 멀티플렉서를 구비하며,
    상기 각각의 데이터 처리부는, 하나의 전송라인을 통해 상기 멀티플렉서 각각에 연결되고, 상기 전송라인을 통해 직렬로 입력되는 M/L 비트의 계조 데이터를 순차적으로 데이터 처리하는 것을 특징으로 하는 디스플레이용 구동 집적회로.
  6. 제 5항에 있어서, 상기 소스 구동부는,
    상기 데이터 처리부 각각에 연결되는 적어도 하나의 래치부를 더 구비하는 것을 특징으로 하는 디스플레이용 구동 집적회로.
  7. 제 6항에 있어서, 상기 래치부 각각은,
    상기 각 데이터 처리부로부터 데이터 처리된 M/L 비트의 계조 데이터를 직렬로 입력받아 이를 래치하며, 상기 래치한 M/L 비트의 계조 데이터를 병렬로 출력하 는 것을 특징으로 하는 디스플레이용 구동 집적회로.
  8. 복수 개의 픽셀을 구비하며 각 픽셀의 계조는 M 비트의 계조 데이터에 의해 구현되는 패널을 구동하는 디스플레이용 구동 집적회로에 있어서,
    상기 복수 개의 픽셀의 계조를 구현하기 위한 계조 데이터를 저장하는 메모리부;
    적어도 하나의 M/L to 1 멀티플렉서를 구비하며(M/L 은 정수), 상기 메모리부로부터 상기 계조 데이터를 입력받아, 하나의 픽셀의 계조를 구현하기 위한 상기 M 비트의 계조 데이터를 M 미만의 L 개의 전송라인을 통해 전송하는 멀티플렉서부;
    상기 멀티플렉서 각각에 연결되는 적어도 하나의 데이터 처리부를 구비하며, 각각의 데이터 처리부는 상기 멀티플렉서로부터 M/L 비트의 계조 데이터를 직렬로 입력받는 소스 구동부; 및
    상기 각 멀티플렉서가 상기 M/L 비트의 계조 데이터를 하나의 비트씩 순차적으로 출력하도록 제어하는 제어신호를 발생하는 제어신호 발생부를 구비하는 것을 특징으로 하는 디스플레이용 구동 집적회로.
  9. 제 8항에 있어서, 상기 데이터 처리부 각각은,
    상기 직렬로 입력되는 계조 데이터를 순차적으로 데이터 처리하여 출력하는 것을 특징으로 하는 디스플레이용 구동 집적회로.
  10. 제 9항에 있어서, 상기 소스 구동부는,
    상기 데이터 처리부 각각에 연결되는 적어도 하나의 래치부를 더 구비하는 것을 특징으로 하는 디스플레이용 구동 집적회로.
  11. 제 10항에 있어서, 상기 래치부 각각은,
    상기 각 데이터 처리부로부터 데이터 처리된 M/L 비트의 계조 데이터를 직렬로 입력받아 이를 래치하며, 상기 래치한 M/L 비트의 계조 데이터를 병렬로 출력하는 것을 특징으로 하는 디스플레이용 구동 집적회로.
  12. 제 11항에 있어서, 상기 래치부 각각은,
    상기 제어신호 발생부에서 발생하는 상기 제어신호에 의해 제어되는 것을 특징으로 하는 디스플레이용 구동 집적회로.
  13. 제 8항에 있어서, 상기 제어신호는,
    M/L 개의 라인을 통해 각각 전송되는 M/L 개의 신호로 이루어지는 것을 특징으로 하는 디스플레이용 구동 집적회로.
  14. 제 13항에 있어서, 상기 제어신호 발생부는,
    소정의 K 개의 입력신호에 동기하여 상기 제어신호를 발생시키는 것을 특징으로 하는 디스플레이용 구동 집적회로.
  15. 복수 개의 픽셀을 구비하며 각 픽셀의 계조는 M 비트의 계조 데이터에 의해 구현되는 패널을 구동하는 디스플레이용 구동 집적회로에 있어서,
    상기 복수 개의 픽셀의 계조를 구현하기 위한 계조 데이터를 저장하는 메모리부;
    상기 메모리부로부터 상기 계조 데이터를 입력받아, 하나의 픽셀의 계조를 구현하기 위한 상기 M 비트의 계조 데이터를 M 미만의 L 개의 전송라인을 통해 전송하는 멀티플렉서부; 및
    상기 전송라인을 통해 상기 계조 데이터를 직렬로 입력받으며, 상기 직렬로 입력된 계조 데이터를 순차적으로 데이터 처리하는 소스 구동부를 구비하며,
    상기 소스 구동부는,
    상기 멀티플렉서부와 상기 전송라인을 통해 연결되어, 상기 계조 데이터를 입력받아 이를 래치하는 적어도 하나의 제1 래치부; 및
    상기 제1 래치부로부터 직렬로 출력되는 상기 계조 데이터를 입력받아, 이를 순차적으로 데이터 처리하는 적어도 하나의 데이터 처리부를 구비하는 것을 특징으로 하는 디스플레이용 구동 집적회로.
  16. 제 15항에 있어서, 상기 멀티플렉서부는,
    적어도 하나의 M/L to 1 멀티플렉서를 구비하는 것을 특징으로 하는 디스플레이용 구동 집적회로.(M/L 은 정수)
  17. 제 16항에 있어서, 상기 멀티플렉서 각각은,
    M/L 비트의 계조 데이터를 입력받아, 상기 M/L 비트의 계조 데이터를 하나의 전송라인을 통해 하나의 비트씩 순차적으로 출력하는 것을 특징으로 하는 디스플레이용 구동 집적회로.
  18. 제 15항에 있어서,
    상기 멀티플렉서부는 적어도 하나의 M/L to 1 멀티플렉서를 구비하며(M/L 은 정수),
    상기 제1 래치부 각각은, 상기 복수 개의 멀티플렉서 각각과 상기 전송라인을 통해 연결되는 것을 특징으로 하는 디스플레이용 구동 집적회로.
  19. 제 18항에 있어서, 상기 데이터 처리부 각각은,
    상기 각각의 제1 래치부와 연결되어, 직렬로 입력되는 M/L 비트의 계조 데이터를 순차적으로 데이터 처리하는 것을 특징으로 하는 디스플레이용 구동 집적회로.
  20. 제 19항에 있어서, 상기 소스 구동부는,
    상기 데이터 처리부 각각에 연결되어 상기 데이터 처리된 계조 데이터를 직렬로 입력받는 적어도 하나의 제2 래치부를 더 구비하는 것을 특징으로 하는 디스 플레이용 구동 집적회로.
  21. 제 20항에 있어서, 상기 제2 래치부 각각은,
    상기 각 데이터 처리부로부터 데이터 처리된 M/L 비트의 계조 데이터를 직렬로 입력받아 이를 래치하며, 상기 래치한 M/L 비트의 계조 데이터를 병렬로 출력하는 것을 특징으로 하는 디스플레이용 구동 집적회로.
  22. 제 15항에 있어서,
    상기 멀티플렉서부는 적어도 하나의 M/L to 1 멀티플렉서를 구비하며,
    상기 각 멀티플렉서가 M/L 비트의 계조 데이터를 하나의 비트씩 순차적으로 출력하도록 제어하는 제어신호를 발생하는 제어신호 발생부를 더 구비하는 것을 특징으로 하는 디스플레이용 구동 집적회로.
  23. 제 22항에 있어서,
    상기 데이터 처리부 각각에 연결되어, 상기 데이터 처리된 계조 데이터를 직렬로 입력받는 적어도 하나의 제2 래치부를 더 구비하며,
    상기 제2 래치부 각각은, 상기 제어신호 발생부에서 발생하는 상기 제어신호에 의해 제어되는 것을 특징으로 하는 디스플레이용 구동 집적회로.
  24. 제 23항에 있어서, 상기 제어신호는,
    M/L 개의 라인을 통해 각각 전송되는 M/L 개의 신호로 이루어지는 것을 특징으로 하는 디스플레이용 구동 집적회로.
  25. 제 24항에 있어서, 상기 제어신호 발생부는,
    소정의 K 개의 입력신호에 동기하여 상기 제어신호를 발생시키는 것을 특징으로 하는 디스플레이용 구동 집적회로.
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