CN112017707A - 时钟发生电路及包括其的存储器件 - Google Patents

时钟发生电路及包括其的存储器件 Download PDF

Info

Publication number
CN112017707A
CN112017707A CN202010073935.8A CN202010073935A CN112017707A CN 112017707 A CN112017707 A CN 112017707A CN 202010073935 A CN202010073935 A CN 202010073935A CN 112017707 A CN112017707 A CN 112017707A
Authority
CN
China
Prior art keywords
data
signal
response
output
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN202010073935.8A
Other languages
English (en)
Inventor
金光淳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN112017707A publication Critical patent/CN112017707A/zh
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/68—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a base which is a non-integer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/06—Acceleration testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

提供一种时钟发生电路及包括其的存储器件。存储器件包括：时钟发生电路，其适用于响应于读取命令，在读取数据的输出时段期间基于外部时钟信号来产生多个内部时钟信号；以及数据选通输出电路，其适用于响应于内部时钟信号而将第一数据选通信号输出到数据选通焊盘，其中，响应于测试模式信号，无论所述读取数据的输出时段如何所述内部时钟信号都跳变。

Description

时钟发生电路及包括其的存储器件
相关申请的交叉引用
本申请要求2019年5月31日提交的申请号为10-2019-0064380的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本发明的各种实施例总体上涉及一种存储器件，并且更具体地，涉及一种基于时钟信号来输入和输出数据的存储器件。
背景技术
随着存储***的操作速度加快，在存储***中的存储器件之间需要高速数据传输速率。同步于时钟信号而操作的存储器件(诸如动态随机存取存储器(DRAM))使用对时钟信号进行分频的方法，以满足高速数据传输速率或高数据带宽。存储器件中的时钟发生电路通过对时钟信号进行分频来产生具有不同相位的多相时钟信号。存储器件基于该多相时钟信号来输入和输出数据。
在存储器件中传送时钟信号或数据的内部电路可以用各种类型的晶体管来实现。然而，由于晶体管的阈值电压电平可能根据应力而变化，因此所传送的时钟信号和数据的脉冲宽度可能由内部电路而改变。因此，所传送的时钟信号和数据的占空比可能会失真。因此，需要开发一种能够更稳定地传送时钟信号和数据并防止失真的存储器件。
发明内容
本发明的各种实施例针对一种提供改进的时钟信号和数据传输的存储器件。该存储器件可以防止由于操作的测试模式(在下文中，简称为测试模式)，诸如，例如应力测试模式而导致的劣化。
根据一个实施例，一种存储器件可以包括：时钟发生电路，其适用于响应于读取命令，在读取数据的输出时段期间基于外部时钟信号来产生多个内部时钟信号；以及数据选通输出电路，其适用于响应于内部时钟信号而将第一数据选通信号输出到数据选通焊盘，其中，响应于测试模式信号，无论所述读取数据的输出时段如何所述内部时钟信号都跳变。
根据一个实施例，一种存储器件的操作方法可以包括：在测试模式中，激活指示读取数据的输出时段的输出使能信号；响应于被激活的输出使能信号，基于外部时钟信号来使多个内部时钟信号跳变；以及响应于所述内部时钟信号而产生数据选通信号并将所产生的数据选通信号输出到数据选通焊盘。
根据一个实施例，一种存储器件可以包括：数据选通焊盘；数据焊盘；时钟发生电路，其适用于响应于读取命令而产生多个时钟信号以输出所述多个时钟信号，并且响应于测试模式信号而使所述多个时钟信号跳变以输出跳变的时钟信号；数据选通输出电路，其适用于接收所述多个内部时钟信号或所述跳变的时钟信号，并将接收到的时钟信号作为数据选通信号输出至所述数据选通焊盘；以及数据串行化电路，其适用于响应于所述读取命令而从存储单元阵列接收读取数据或响应于所述测试模式信号而接收测试数据，使接收到的数据串行化为串行化输出数据，并将所述串行化输出数据输出至所述数据焊盘。
通过下面结合附图的详细描述，本发明的这些和其他特征以及优点对于本领域的技术人员将变得显而易见。
附图说明
图1是示出根据本发明的实施例的存储器件的框图。
图2是示出图1所示的时钟发生电路的示例的框图。
图3A和图3B是示出图2的时钟发生电路的操作的时序图。
图4是示出图1的数据发生电路的示例和数据串行化电路的示例的框图。
图5是示出图1的数据选通输出电路的示例的框图。
图6是示出根据本发明的实施例的存储器件的操作的时序图。
具体实施方式
下面将参考附图更详细地描述本发明的各种实施例。然而，本发明可以以不同的形式来实施，并且不应被解释为限于本文中所阐述的实施例。相反，提供这些实施例使得本公开将是透彻和完整的，并且将向本领域技术人员充分传达本发明的范围。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记指代相同的部件。
应该理解，附图是所描述的设备的简化示意图，并且可能不包括众所周知的细节，以避免混淆本发明的特征。
还应注意，在不脱离本发明的范围的情况下，一个实施例中存在的特征可以与另一实施例中的一个或更多个特征一起使用。
本文的权利要求中所使用的术语均无意援引35U.S.C.§112(f)的解释，除非“用于……的装置”或“用于……的步骤”与特定术语结合使用。如本说明书和权利要求中所使用的，术语“电路”、“组件”、“模块”等是指硬件或硬件和软件/固件的组合。更具体地说，任何这样的术语可以指代以下任何或全部：(a)包括集成电路的纯硬件电路实施方案(诸如仅在模拟和/或数字电路中的实施方案)，以及(b)电路和软件(和/或固件)的组合，诸如(如适用的话)：(i)处理器的组合，或(ii)处理器/软件(包括数字信号处理器)、软件、以及存储器的协同工作以使装置(诸如移动电话或服务器)执行各种功能的一部分，和/或(c)电路，诸如微处理器或微处理器的一部分，即需要软件或固件才能运行的微处理器，即使软件或固件不是物理上存在。作为另一示例，如在本申请中所使用的，以上任何术语也可以仅覆盖处理器(或多个处理器)或处理器的一部分及其(或它们)随附软件和/或固件的实施方案。
在下文中，将参照附图更详细地描述本发明的实施例。
图1是示出根据本发明的实施例的存储器件100的框图。图1示出了存储器件100的各种配置中的与数据选通信号和数据的输入和输出(输入/输出)路径有关的配置。
存储器件100可以在主机或存储器控制器(未示出)的控制下读取数据或写入数据。当通过这样的读取操作和写入操作而在存储器件100与存储器控制器之间交换数据时，可以使用数据选通信号。数据选通信号可以提供用于确定数据的逻辑值的参考时间。例如，在高速的数据交换期间，可以基于数据选通信号来检查数据的精确确定时间。
存储器件100可以分别通过数据选通焊盘DQS和数据焊盘DQ来输入和输出数据选通信号和数据。存储器件100可以包括时钟发生电路110、数据发生电路120、数据串行化电路130、数据输出电路140、数据选通输出电路150和数据选通输入电路160。
时钟发生电路110可以基于外部时钟信号CLK和CLKB来产生多个内部时钟信号ICLK<0:3>。当存储器件100执行读取操作和写入操作时，时钟发生电路110可以在操作时段期间产生内部时钟信号ICLK<0:3>。例如，响应于读取命令RD，时钟发生电路110可以在读取数据的输出时段期间基于外部时钟信号CLK和CLKB来产生内部时钟信号ICLK<0:3>。
根据实施例，在存储器件100的测试模式中，无论读取数据的输出时段如何，时钟发生电路110都可以允许内部时钟信号ICLK<0:3>跳变。测试模式信号TM可以指示存储器件100的测试模式。例如，测试模式信号TM可以在晶片老化测试操作期间被激活，在该晶片老化测试操作中，应力被施加到存储器件100并且测试存储器件100。
当对输入了读取命令RD的存储器件100执行读取操作时，可以从存储单元阵列(未示出)并行地读取数据。数据串行化电路130可以响应于内部时钟信号ICLK<0:3>而使所读取的数据串行化。
在存储器件100的测试操作期间，数据发生电路120可以产生多个测试数据DATA<0:3>，并将所产生的测试数据DATA<0:3>提供给数据串行化电路130作为读取数据。响应于测试模式信号TM，数据发生电路120可以产生处于逻辑高电平或逻辑低电平的测试数据DATA<0:3>。将参考图4更详细地描述数据发生电路120。
数据串行化电路130可以响应于内部时钟信号ICLK<0:3>来使测试数据DATA<0:3>串行化。数据输出电路140可以将通过数据串行化电路130串行化的数据DATA通过数据焊盘DQ输出到外部。
数据选通输出电路150可以响应于内部时钟信号ICLK<0:3>而将第一数据选通信号DQS1输出到数据选通焊盘DQS。第一数据选通信号DQS1可以用于检查通过数据焊盘DQ输出的数据。
数据选通输入电路160可以从数据选通焊盘DQS接收第二数据选通信号DQS2，并且传送接收到的第二数据选通信号DQS2作为内部数据选通信号IDQS。内部数据选通信号IDQS可以被分频，并且用于检查通过数据焊盘DQ输入的数据。
在存储器件100的测试模式中，数据选通输入电路160可以被使能。数据选通输入电路160可以响应于测试模式信号TM而被使能，并且接收由数据选通输出电路150输出的第一数据选通信号DQS1作为第二数据选通信号DQS2。
如上所述，可以通过在存储器件100上施加应力来测试存储器件100的寿命。在晶片老化测试操作期间，高热量或高电压可以持续地施加到存储器件100。当相同的电压被持续地施加到构成存储器件100的PMOS和NMOS晶体管的栅极时，应力可以被施加在存储器件100上。具体地，当负偏压被持续地施加到PMOS晶体管的栅极时，PMOS晶体管可能由于负偏压温度不稳定性(NBTI)应力而被劣化。换句话说，PMOS晶体管的阈值电压可能增大。
根据所描述的实施例，即使应力被施加在存储器件100上并且存储器件100被测试，也可以防止存储器件100劣化，并且可以延长其寿命。为此，响应于存储器件100的测试模式信号TM，可以允许内部时钟信号ICLK<0:3>跳变，从而持续地将数据选通信号输出到数据选通焊盘DQS。另外，测试数据DATA<0:3>可以响应于测试模式信号TM而产生，并且测试数据DATA<0:3>可以根据跳变的内部时钟信号ICLK<0:3>而通过数据焊盘DQ持续地输出。存储器件100可以防止在用于读取操作的时钟信号和数据路径上设置的内部电路的劣化。
此外，响应于存储器件100的测试模式信号TM，可以接收通过数据选通焊盘DQS输出的数据选通信号作为内部数据选通信号IDQS。内部数据选通信号IDQS可以被分频，并且被产生为用于接收通过数据焊盘DQ输出的数据的时钟信号。因此，存储器件100还可以防止在用于写入操作的时钟信号和数据路径上设置的内部电路的劣化。将参照图6更详细地描述存储器件100的操作。
图2是示出图1的时钟发生电路110的框图。参考图2，时钟发生电路110可以包括时钟分频器210、命令解码器220和时钟传送器230。
时钟分频器210可以通过对外部时钟信号CLK和CLKB进行分频来产生具有不同相位的多个分频时钟信号DCLK<0:3>。外部时钟信号CLK和CLKB可以包括具有反相的相位并且周期性地跳变的信号。时钟分频器210可以产生具有90°的相位差的第一分频时钟信号至第四分频时钟信号DCLK<0:3>。分频时钟信号DCLK<0:3>中的每个可以对应于外部时钟信号CLK的第一上升沿和下降沿以及第二上升沿和下降沿。然而，本实施例不限于此，并且可以根据实施例而被实现为产生各种数量的分频时钟信号。
命令解码器220可以响应于输入到存储器件100的命令而产生多个控制信号。命令解码器220可以产生输出使能信号OE。通过基于外部时钟信号CLK和CLKB来对读取命令RD进行解码，输出使能信号OE可以在读取数据的输出时段期间被激活。根据所描述的实施例，命令解码器220可以使用第一分频时钟信号至第四分频时钟信号DCLK<0:3>来检查读取命令RD的输入时间。命令解码器220可以在从检查到的输入时间开始经过与读取潜伏时间(readlatency)相对应的时间之后产生输出使能信号OE。输出使能信号OE可以在与数据的突发长度相对应的时间期间被激活。
在输出使能信号OE的激活时段期间，时钟传送器230可以分别传送第一分频时钟信号至第四分频时钟信号DCLK<0:3>作为第一内部时钟信号至第四内部时钟信号ICLK<0:3>。用于将读取数据输出到数据焊盘DQ的内部电路(例如，图1的数据串行化电路130)可以与第一内部时钟信号至第四内部时钟信号ICLK<0:3>同步地操作。图1的数据选通输出电路150可以基于第一内部时钟信号至第四内部时钟信号ICLK<0:3>来产生第一数据选通信号DQS1。
命令解码器220可以在存储器件100的测试模式中激活输出使能信号OE。换句话说，命令解码器220可以在测试模式信号TM的激活时段期间激活输出使能信号OE。当输出使能信号OE被激活时，时钟传送器230可以分别传送第一分频时钟信号至第四分频时钟信号DCLK<0:3>作为第一内部时钟信号至第四内部时钟信号ICLK<0:3>。因此，在存储器件100的测试模式中，时钟传送器230可以输出持续地跳变的第一内部时钟信号至第四内部时钟信号ICLK<0:3>。
图3A和图3B是示出图2的时钟发生电路110的操作的时序图。图3A和图3B示出了根据测试模式信号TM的激活，时钟发生电路110的操作差异。
参考图3A，图2的时钟分频器210可以通过对外部时钟信号CLK和CLKB进行分频来产生具有90°的相位差的第一分频时钟信号至第四分频时钟信号DCLK<0:3>。图3A仅示出了一个外部时钟信号CLK。第一分频时钟信号至第四分频时钟信号DCLK<0:3>分别对应于外部时钟信号CLK的第一上升沿和下降沿以及第二上升沿和下降沿。
使用第一分频时钟信号至第四分频时钟信号DCLK<0:3>，命令解码器220可以在从读取命令RD的输入时间起经过与读取潜伏时间相对应的时间之后产生输出使能信号OE。输出使能信号OE可以以逻辑低电平被激活。
在输出使能信号OE的激活时段期间，时钟传送器230可以分别传送第一分频时钟信号至第四分频时钟信号DCLK<0:3>作为第一内部时钟信号至第四内部时钟信号ICLK<0:3>。因此，数据串行化电路130可以与第一内部时钟信号至第四内部时钟信号ICLK<0:3>同步，然后使读取数据串行化。
参考图3B，图2的时钟分频器210可以产生第一分频时钟信号至第四分频时钟信号DCLK<0:3>。如上所述，命令解码器220可以响应于读取命令RD而产生输出使能信号OE。当测试模式信号TM在输出使能信号OE的激活时段期间被激活时，命令解码器220可以继续将输出使能信号OE维持在逻辑低电平。
尽管图3B示出了在根据读取命令RD而执行读取操作时存储器件100进入测试模式的示例，但是本实施例不限于此。不管读取操作如何，存储器件100都可以进入测试模式。例如，当测试模式信号TM被激活时，命令解码器220可以产生处于逻辑低电平的输出使能信号OE。
当输出使能信号OE维持在逻辑低电平时，时钟传送器230可以分别传送第一分频时钟信号至第四分频时钟信号DCLK<0:3>作为第一内部时钟信号至第四内部时钟信号ICLK<0:3>。因此，在存储器件100的测试模式中，图1的数据串行化电路130可以与第一内部时钟信号至第四内部时钟信号ICLK<0:3>同步，并且持续地使测试数据DATA<0:3>串行化。
图4是示出图1的数据发生电路120和数据串行化电路130的示例的框图。参考图4，数据发生电路120可以包括第一发生器410和第二发生器420，并且数据串行化电路130可以包括第一触发器430到第四触发器460。
在存储器件100的测试操作期间，第一发生器410可以将测试数据DATA<0:3>中的第一数据DATA<0>和第三数据DATA<2>产生为处于逻辑高电平。响应于测试模式信号TM，第一发生器410可以使用电源电压VDD来产生第一数据DATA<3>和第三数据DATA<2>。当测试模式信号TM被激活时，第一发生器410可以将电源电压VDD的节点耦接到第一数据DATA<0>的节点和第三数据DATA<2>的节点。
在存储器件100的测试操作期间，第二发生器420可以将测试数据DATA<0:3>中的第二数据DATA<1>和第四数据DATA<3>产生为处于逻辑低电平。响应于测试模式信号TM，第二发生器420可以使用接地电压VSS来产生第二数据DATA<DATA>和第四数据DATA<3>。当测试模式信号TM被激活时，第二发生器420可以将接地电压VSS的节点耦接到第二数据DATA<1>的节点和第四数据DATA<3>的节点。
第一触发器430至第四触发器460可以分别响应于第一内部时钟信号至第四内部时钟信号ICLK<0:3>而将第一数据至第四数据DATA<0:3>传送到输出节点。响应于具有90°的相位差的第一内部时钟信号至第四内部时钟信号ICLK<0:3>，第一触发器430至第四触发器460可以使并行输入的第一数据至第四数据DATA<0:3>串行化，并输出串行化的数据DATA。
图5是示出图1的数据选通输出电路150的框图。参考图5，数据选通输出电路150可以包括第一触发器510至第四触发器540。
第一触发器510和第三触发器530可以分别响应于第一内部时钟信号ICLK<0>和第三内部时钟信号ICLK<2>而用电源电压VDD来驱动第一数据选通信号DQS1。第一触发器510和第三触发器530可以分别响应于第一内部时钟信号ICLK<0>和第三内部时钟信号ICLK<2>而将电源电压VDD的节点耦接到第一数据选通信号DQS1的节点。
第二触发器520和第四触发器540可以分别响应于第二内部时钟信号ICLK<1>和第四内部时钟信号ICLK<3>而用接地电压VSS来驱动第一数据选通信号DQS1。第二触发器520和第四触发器540可以分别响应于第二内部时钟信号ICLK<1>和第四内部时钟信号ICLK<3>而将接地电压VSS的节点耦接到第一数据选通信号DQS1的节点。
第一触发器510至第四触发器540可以响应于具有90°的相位差的第一内部时钟信号至第四内部时钟信号ICLK<0:3>而输出在电源电压VDD的电平和接地电压VSS的电平之间跳变的第一数据选通信号DQS1。第一数据选通信号DQS1可以通过数据选通焊盘DQS输出到存储器件100的外部。
图6是示出根据本发明的实施例的存储器件100的操作的时序图。
参考图6，当存储器件100进入测试模式时，测试模式信号TM可以被激活。当测试模式信号TM被激活时，图1的时钟发生电路110可以允许第一内部时钟信号至第四内部时钟信号ICLK<0:3>基于外部时钟信号CLK而跳变。第一内部时钟信号至第四内部时钟信号ICLK<0:3>可以对应于外部时钟信号CLK的第一上升沿和下降沿以及第二上升沿和下降沿而以90°的相位差跳变。
当测试模式信号TM被激活时，数据发生电路120可以产生第一数据至第四数据DATA<0:3>。第一数据至第四数据DATA<0:3>可以被产生为在相邻的数据之间具有不同的逻辑电平。换句话说，第一数据至第四数据DATA<0:3>的第一数据DATA<0>和第三数据DATA<2>可以被产生为逻辑高电平，而第一数据至第四数据DATA<0:3>的第二数据DATA<1>和第四数据DATA<3>可以被产生为逻辑低电平。
数据串行化电路130可以响应于跳变的第一内部时钟信号至第四内部时钟信号ICLK<0:3>来使第一数据至第四数据DATA<0:3>串行化。串行数据DATA可以通过数据焊盘DQ输出到存储器件100的外部。在图6中，通过数据焊盘DQ输出的数据由相同的附图标记“DQ”表示。
响应于跳变的第一内部时钟信号至第四内部时钟信号ICLK<0:3>，数据选通输出电路150可以产生第一数据选通信号DQS1，并且将所产生的第一数据选通信号DQS1输出到数据选通焊盘DQS。当测试模式信号TM被激活时，数据选通输入电路160可以被使能，并且传送第一数据选通信号DQS1作为内部数据选通信号IDQS。在图6中，通过数据选通焊盘DQS输出的数据选通信号由相同的附图标记“DQS”表示。在测试模式中，第一数据选通信号DQS1和内部数据选通信号IDQS可以具有相同的相位，并且由图6的数据选通信号DQS表示。
根据所描述的实施例，在存储器件的测试操作期间，可以允许内部时钟信号跳变，并且因此可以通过数据选通焊盘持续输出数据选通信号。另外，要通过数据焊盘输出的数据可以基于跳变的内部时钟信号来产生和输出。因此，可以防止数据输出路径上的内部电路(即，数据输出电路和时钟信号传送电路)由于存储器件的测试操作而劣化。
另外，在存储器件的测试操作期间，输出到数据选通焊盘的数据选通信号可以被输入而作为内部数据选通信号。内部数据选通信号可以被分频，并且用作用于接收输出到数据焊盘的数据的时钟信号。因此，还可以防止数据输入路径上的内部电路(即，数据输入电路和时钟信号传送电路)由于存储器件的测试操作而劣化。
尽管已经关于特定实施例示出和描述了本发明，但是所公开的实施例并非是限制性的。此外，应注意，如本领域技术人员根据本公开将认识到的那样，在不脱离如所附权利要求中所阐述的本公开的精神和/或范围的情况下，可以通过替代、改变和修改以各种方式来实现本发明。

Claims (19)

1.一种存储器件，包括：
时钟发生电路，其适用于：响应于读取命令，在读取数据的输出时段期间基于外部时钟信号来产生多个内部时钟信号；以及
数据选通输出电路，其适用于响应于所述内部时钟信号而将第一数据选通信号输出到数据选通焊盘，
其中，响应于测试模式信号，无论所述读取数据的输出时段如何所述内部时钟信号都跳变。
2.根据权利要求1所述的存储器件，其中，所述时钟发生电路包括命令解码器，所述命令解码器适用于基于所述外部时钟信号来对所述读取命令进行解码以产生输出使能信号，所述输出使能信号在所述读取数据的输出时段期间被激活。
3.根据权利要求2所述的存储器件，其中，所述命令解码器在所述测试模式信号的激活时段期间激活所述输出使能信号。
4.根据权利要求2所述的存储器件，其中，在从所述读取命令的输入时间起经过与读取潜伏时间相对应的时间之后，所述命令解码器在与所述读取数据的输出时段相对应的时间期间激活所述输出使能信号。
5.根据权利要求2所述的存储器件，其中，所述时钟发生电路还包括：
时钟分频器，其适用于将所述外部时钟信号进行分频，以产生相位差为90°的第一分频时钟信号至第四分频时钟信号；以及
时钟传送器，其适用于在所述输出使能信号的激活时段期间，传送所述第一分频时钟信号至所述第四分频时钟信号作为所述内部时钟信号。
6.根据权利要求1所述的存储器件，还包括：
数据发生电路，其适用于：响应于所述测试模式信号，产生多个测试数据并输出产生的测试数据作为所述读取数据；以及
数据串行化电路，其适用于响应于所述内部时钟信号而使所述读取数据串行化。
7.根据权利要求6所述的存储器件，其中，所述数据发生电路包括：
第一发生器，其适用于响应于所述测试模式信号而将所述测试数据之中的第一数据和第三数据产生为处于逻辑高电平；以及
第二发生器，其适用于响应于所述测试模式信号而将所述测试数据之中的第二数据和第四数据产生为处于逻辑低电平。
8.根据权利要求7所述的存储器件，其中，所述数据串行化电路包括：
第一触发器，其适用于响应于所述内部时钟信号中的第一时钟信号而将所述第一数据传送至输出节点；
第二触发器，其适用于响应于所述内部时钟信号中的第二时钟信号而将所述第二数据传送至所述输出节点；
第三触发器，其适用于响应于所述内部时钟信号中的第三时钟信号而将所述第三数据传送至所述输出节点；以及
第四触发器，其适用于响应于所述内部时钟信号中的第四时钟信号而将所述第四数据传送至所述输出节点。
9.根据权利要求1所述的存储器件，还包括数据选通输入电路，所述数据选通输入电路适用于从所述数据选通焊盘接收第二数据选通信号，并且传送接收的所述第二数据选通信号作为内部数据选通信号。
10.根据权利要求9所述的存储器件，其中，所述数据选通输入电路响应于所述测试模式信号而被使能，并且接收所述第一数据选通信号作为所述第二数据选通信号。
11.根据权利要求1所述的存储器件，其中，所述数据选通输出电路包括：
第一触发器，其适用于响应于所述内部时钟信号中的第一时钟信号而用电源电压来驱动所述第一数据选通信号；
第二触发器，其适用于响应于所述内部时钟信号中的第二时钟信号而用接地电压来驱动所述第一数据选通信号；
第三触发器，其适用于响应于所述内部时钟信号中的第三时钟信号而用所述电源电压来驱动所述第一数据选通信号；以及
第四触发器，其适用于响应于所述内部时钟信号中的第四时钟信号而用所述接地电压来驱动所述第一数据选通信号。
12.根据权利要求1所述的存储器件，其中，所述测试模式信号在所述存储器件的晶片老化测试期间被激活。
13.一种存储器件的操作方法，包括：
在测试模式中，激活指示读取数据的输出时段的输出使能信号；
响应于被激活的所述输出使能信号，基于外部时钟信号来使多个内部时钟信号跳变；以及
响应于所述内部时钟信号而产生数据选通信号并将产生的所述数据选通信号输出到数据选通焊盘。
14.根据权利要求13所述的操作方法，其中，响应于被激活的所述输出使能信号，基于所述外部时钟信号来使所述多个内部时钟信号跳变的步骤包括：
将所述外部时钟信号分频以产生具有90°相位差的第一分频时钟信号至第四分频时钟信号；以及
在所述输出使能信号的激活时段期间，传送所述第一分频时钟信号至所述第四分频时钟信号作为所述内部时钟信号。
15.根据权利要求13所述的操作方法，还包括：
在所述测试模式中产生多个测试数据，相邻的测试数据之间具有不同的逻辑电平；以及
响应于所述内部时钟信号而使所述多个测试数据串行化并将其输出。
16.根据权利要求13所述的操作方法，还包括：在所述测试模式中，接收所述数据选通信号，并传送接收的所述数据选通信号作为内部数据选通信号。
17.根据权利要求13所述的操作方法，其中，所述测试模式包括所述存储器件的晶片老化测试模式。
18.根据权利要求13所述的操作方法，其中，在读取操作期间，所述输出使能信号在与所述读取数据的输出时段相对应的时间期间被激活。
19.一种存储器件，包括：
数据选通焊盘；
数据焊盘；
时钟发生电路，其适用于响应于读取命令而产生多个时钟信号以输出所述多个时钟信号，并且响应于测试模式信号而使所述多个时钟信号跳变以输出跳变的时钟信号；
数据选通输出电路，其适用于接收多个内部时钟信号或所述跳变的时钟信号，并将接收到的时钟信号作为数据选通信号输出至所述数据选通焊盘；以及
数据串行化电路，其适用于响应于所述读取命令而从存储单元阵列接收读取数据、或响应于所述测试模式信号而接收测试数据，使接收到的数据串行化为串行化输出数据，并将所述串行化输出数据输出至所述数据焊盘。
CN202010073935.8A 2019-05-31 2020-01-22 时钟发生电路及包括其的存储器件 Withdrawn CN112017707A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0064380 2019-05-31
KR1020190064380A KR20200137658A (ko) 2019-05-31 2019-05-31 클럭 생성 회로 및 이를 포함하는 메모리 장치

Publications (1)

Publication Number Publication Date
CN112017707A true CN112017707A (zh) 2020-12-01

Family

ID=73506998

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010073935.8A Withdrawn CN112017707A (zh) 2019-05-31 2020-01-22 时钟发生电路及包括其的存储器件

Country Status (3)

Country Link
US (1) US11114141B2 (zh)
KR (1) KR20200137658A (zh)
CN (1) CN112017707A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115662492A (zh) * 2022-12-26 2023-01-31 合肥康芯威存储技术有限公司 一种数据存储设备的量产测试方法及装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118116426A (zh) 2018-05-29 2024-05-31 美光科技公司 用于设置用于改进时钟工作循环的工作循环调整器的设备及方法
KR20230040013A (ko) * 2021-09-15 2023-03-22 에스케이하이닉스 주식회사 클럭 경로를 포함하는 반도체 장치
US20230420017A1 (en) * 2022-06-23 2023-12-28 Microsoft Technology Licensing, Llc Computer memory arrays employing memory banks and integrated serializer/de-serializer circuits for supporting serialization/de-serialization of read/write data in burst read/write modes, and related methods
CN117409828A (zh) * 2022-07-08 2024-01-16 长鑫存储技术有限公司 一种存储器、控制装置、时钟处理方法和电子设备

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100520165B1 (ko) 2004-01-02 2005-10-10 주식회사 하이닉스반도체 반도체 메모리 소자의 병렬 테스트 장치
KR100891326B1 (ko) 2006-07-31 2009-03-31 삼성전자주식회사 반도체 메모리 장치의 내부 클럭 신호를 데이터 스트로브신호로서 이용하는 반도체 메모리 장치의 테스트 방법 및테스트 시스템
KR100782495B1 (ko) * 2006-10-20 2007-12-05 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법
KR100931023B1 (ko) * 2007-11-02 2009-12-10 주식회사 하이닉스반도체 반도체 메모리 장치
KR100945802B1 (ko) * 2008-06-24 2010-03-08 주식회사 하이닉스반도체 클럭을 생성하는 반도체 집적 회로
KR101004675B1 (ko) * 2008-12-26 2011-01-04 주식회사 하이닉스반도체 지연고정루프회로 및 지연고정루프회로의 동작방법
KR20130015725A (ko) * 2011-08-04 2013-02-14 에스케이하이닉스 주식회사 반도체 메모리 장치를 포함하는 시스템-인 패키지 및 시스템-인 패키지의 입출력 핀 확인방법
KR102026205B1 (ko) * 2012-12-24 2019-11-04 에스케이하이닉스 주식회사 반도체 장치
KR20150002129A (ko) * 2013-06-28 2015-01-07 에스케이하이닉스 주식회사 반도체 장치, 그를 포함하는 반도체 시스템 및 그 반도체 시스템의 테스트 방법
KR102181939B1 (ko) * 2014-06-18 2020-11-23 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 동작 방법
KR20160139496A (ko) * 2015-05-27 2016-12-07 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR20180092476A (ko) * 2017-02-09 2018-08-20 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR102439583B1 (ko) 2018-04-30 2022-09-05 에스케이하이닉스 주식회사 메모리 장치 및 그의 신호 전송 회로
KR20200052649A (ko) * 2018-11-07 2020-05-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR20200119613A (ko) * 2019-04-10 2020-10-20 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR20210029616A (ko) * 2019-09-06 2021-03-16 에스케이하이닉스 주식회사 반도체장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115662492A (zh) * 2022-12-26 2023-01-31 合肥康芯威存储技术有限公司 一种数据存储设备的量产测试方法及装置
CN115662492B (zh) * 2022-12-26 2023-04-14 合肥康芯威存储技术有限公司 一种数据存储设备的量产测试方法及装置

Also Published As

Publication number Publication date
KR20200137658A (ko) 2020-12-09
US11114141B2 (en) 2021-09-07
US20200381028A1 (en) 2020-12-03

Similar Documents

Publication Publication Date Title
CN112017707A (zh) 时钟发生电路及包括其的存储器件
US8064562B2 (en) Digital frequency locked delay line
US9281035B2 (en) Semiconductor integrated circuit capable of controlling read command
US7983106B2 (en) Voltage stabilization circuit and semiconductor memory apparatus using the same
US10878865B2 (en) Memory device and signal transmitting circuit thereof
US8947971B2 (en) Semiconductor device generating a clock signal when required
KR101589542B1 (ko) 라이트드라이빙 장치
JP2009211797A (ja) 半導体素子
KR100883140B1 (ko) 데이터 출력 제어회로, 반도체 메모리 장치 및 그의 동작방법
US7863955B2 (en) Semiconductor device and operation method thereof
US6924686B2 (en) Synchronous mirror delay (SMD) circuit and method including a counter and reduced size bi-directional delay line
US10811063B2 (en) Semiconductor device
US7652939B2 (en) Semiconductor memory device and method for driving the same
US20060244503A1 (en) Internal clock generator
JP4847753B2 (ja) 同期式半導体メモリ装置
US7843744B2 (en) Semiconductor memory device and operation method thereof
KR100929831B1 (ko) 고속의 데이터 입출력을 위한 반도체 메모리 장치
KR100871641B1 (ko) 데이터 스트로빙신호 생성장치를 포함하는반도체메모리소자
US11276468B2 (en) High-speed efficient level shifter
KR100668517B1 (ko) 테스트장치를 구비하는 출력 제어장치
US8331190B2 (en) Semiconductor memory device and operation method thereof
US20150262651A1 (en) Gapless pattern detection circuit and semiconductor device including the same
KR100608382B1 (ko) 출력 인에이블 신호 생성회로
KR20050059917A (ko) 반도체 메모리 장치의 출력 제어 회로

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication

Application publication date: 20201201

WW01 Invention patent application withdrawn after publication