JP2007123680A - 固体撮像装置 - Google Patents
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Abstract
【課題】従来の固体撮像装置においては、光電変換領域の下のウェルが浅いと長波長側の光についての光電変換効率が悪くなる。リング状ゲート読み出しトランジスタの下のウェルが深いと、蓄積された電荷を基板側に排出する際のリセット電圧が高くなる。
【解決手段】光電変換領域を埋め込み領域6と共に構成する第1のウェル4の深さは、信号出力トランジスタを構成するリング状ゲート電極11が絶縁膜8を介して表面に形成された第2のウェル5の深さよりも深く形成されている。これにより、光電変換領域の受光感度や信号出力トランジスタのリセット電圧を個別に最適化できるため、赤色光に対する感度を向上できると共に、リセット電圧を低くできる。
【選択図】図1
【解決手段】光電変換領域を埋め込み領域6と共に構成する第1のウェル4の深さは、信号出力トランジスタを構成するリング状ゲート電極11が絶縁膜8を介して表面に形成された第2のウェル5の深さよりも深く形成されている。これにより、光電変換領域の受光感度や信号出力トランジスタのリセット電圧を個別に最適化できるため、赤色光に対する感度を向上できると共に、リセット電圧を低くできる。
【選択図】図1
Description
本発明は固体撮像装置に係り、特に画素にリング状のゲート電極を持つ増幅素子を備えた固体撮像装置に関する。
固体撮像装置は、大別するとCCD(Charge Coupled Device:電荷転送素子)とCMOS(Complementary MOS)センサの2種類に分けられる。
CCDは、画素内のフォトダイオードで光電変換して得られた電荷を垂直電荷転送路、水平電荷転送路を通して読出し部に転送し、そこで電圧に変換して出力信号を得る構造である。全画素で光電変換された電荷を単一の読出し部で電圧に変換するため、CCDは画素間の信号ばらつきが少なく、低雑音であるという特長を有する。また、フォトダイオードで光電変換された電荷を、全画素で同時に垂直電荷転送路に移してから順次転送して信号読出しを行えるので、いわゆるグローバルシャッタ(一括シャッタ)動作が容易に実現できる。一方、CCDは、電荷の転送に数種類の高い電圧が必要で消費電力が大きくなり、また画素数が多くなると電荷の転送、特に水平電荷転送に時間がかかり高速で動作できないなどの不具合がある。
それに対して、CMOSセンサは、フォトダイオードで光電変換して得られた電荷を画素内で電圧または電流信号に変換し、その信号を画素内に設けた増幅用トランジスタで増幅してから画素外に出力する構造をとる。マトリクス状に並べた画素部をスイッチで切り替えて信号を読み出すので、CMOSセンサの動作速度は速く、また、画素部と周辺駆動回路をCMOSで構成するため、CMOSセンサは低電圧で駆動できて低消費電力となり、さらに、ADコンバータなどの信号処理回路も同一チップに搭載できる等々の特長を持っている。
一方で、CMOSセンサは、画素内に設けた個別の増幅用トランジスタで信号を増幅するため画素間の信号ばらつきが大きく、CCDに比べて雑音特性が不利になる。また、CCDで容易に実現できるグローバルシャッタ動作をしようとすると、CMOSセンサでは1画素あたりのトランジスタ数を4〜5個に増やす必要があり、チップ面積が大きくなってコスト高となる。このため、一般用途のCMOSセンサでは画面走査線の1ライン毎に信号を読み出す、いわゆるラインシャッタ(ローリングシャツタ)動作が基本となっている。
ここで、固体撮像装置によって撮影した画像とシャッタ動作の関係について説明する。動きの速い被写体をラインシャッタ動作の撮像装置(CMOSセンサ)で撮ると画像が歪む。例えば、画面の上端から1ラインずつ読み出す方式のCMOSセンサで、図7(A)に示すような、上下に動く円形のボール100を撮ると、ボール100が上に動く場合は、その撮像画像は同図(B)に101で示すように水平方向に扁平な画像になり、ボール100が下に動く場合は、その撮像画像は同図(C)に102で示すように縦長の楕円状に伸びる。この現象は、撮影した画像を静止画として読み出す場合に特に目立つ不具合である。
そのため、ラインシャッタ動作のセンサを動画・静止画撮影カメラに応用するときは、メカニカルシャッタを併用してフォトダイオードの受光時間を全画素同一にすることが行われるが、メカニカルシャッタを入れることにより光学系が大きくなり、コストが上がるなどの問題がある。
そこで、CMOSセンサの画素構造そのものを改善し、1画素あたりのトランジスタを減らして、かつ、グローバルシャッタ機能を実現する試みとして、光電変換領域と、転送ゲートと、リング状ゲート読み出しトランジスタとで画素を構成し、グローバルシャッタ機能を実現した固体撮像装置が開示されている(例えば、特許文献1参照)。
しかしながら、特許文献1記載の従来の固体撮像装置では、光電変換された電荷を、リング状ゲート電極の下に全面的に設置されたpウェルに転送するので、電荷電圧変換効率が悪く出力電圧が小さい不具合がある。
また、この従来の固体撮像装置においては、ウェルの深さについて特に言及していない。しかし、光電変換領域の下のウェルが浅いと長波長側の光(赤色光)についての光電変換効率が悪くなり、また、リング状ゲート読み出しトランジスタの下のウェルが深いと、蓄積された電荷を基板側に排出する際のリセット電圧が高くなるなどの不具合がある。
本発明は以上の点に鑑みなされたもので、光電変換領域の赤色光の感度を改善し、かつ、読み出しトランジスタのリセット電圧を下げられる固体撮像装置を提供することを目的とする。
上記目的を達成するため、本発明の固体撮像装置は、リング状ゲート電極を持ち、入力された電荷の量をしきい値電圧の変化として出力する信号出力手段と、光を電荷に変換して蓄積する光電変換領域と、光電変換領域に蓄積された電荷を信号出力手段に転送する電荷転送手段と、を含む単位画素が規則的に複数配列された固体撮像装置であって、第1の導電型の基板の表面に隣接して、互いに深さが異なる第2の導電型の第1及び第2のウェルがそれぞれ設けられており、光電変換領域は、第1のウェル中に設けられた、第1の導電型の埋め込み領域により構成され、信号出力手段は、第2のウェル上に、絶縁膜を挟んで設けられたリング状ゲート電極を有し、電荷転送手段は、リング状ゲート電極と光電変換領域の間の、第2のウェル上に絶縁膜を挟んで設けられた転送ゲート電極を有し、第1のウェルの深さが、第2のウェルの深さよりも深く形成されていることを特徴とする。
この発明では、光電変換領域を埋め込み領域と共に構成する第1のウェルの深さが、信号出力手段を構成するリング状ゲート電極が絶縁膜を介して表面に形成された第2のウェルの深さよりも深く形成されているため、光電変換領域の受光感度や信号出力手段のリセット電圧を個別に最適化できる。
ここで、上記の信号出力手段は、第2のウェル上に、絶縁膜を挟んで設けられたリング状ゲート電極と、リング状ゲート電極の中央開口部に対応する第2のウェル内の位置に設けられた第2の導電型のソース領域と、ソース領域を取り囲み、かつ、リング状ゲート電極の外周に達しないように第2のウェル中に設けられた第1の導電型のソース近傍領域とからなることを特徴とする。
また、上記の基板は、ソース近傍領域の下部に対応する位置に第1の導電型の高濃度層を有するようにしてもよい。
本発明によれば、光電変換された電荷は、信号出力手段の面積の小さい所定の領域に転送されるので、電荷電圧変換効率が高く、出力を大きくとれる。また、本発明によれば、光電変換領域を埋め込み領域と共に構成する第1のウェルの深さを、信号出力手段を構成するリング状ゲート電極が絶縁膜を介して表面に形成された第2のウェルの深さよりも深く形成することにより、光電変換領域の受光感度や信号出力手段のリセット電圧を個別に最適化できるようにしたため、赤色光に対する感度を向上できると共に、リセット電圧を低くでき、また、本発明の構成では各種駆動電圧の中でリセット電圧が一番高いので、このリセット電圧を低くできると駆動電圧全体を低くすることができ、消費電力を下げられる。
次に、本発明の各実施の形態について図面と共に説明する。図1は本発明になる固体撮像装置の第1の実施の形態の1画素あたりの断面図、図2は本発明になる固体撮像装置の1画素あたりの概略平面図を示す。図1は図2のX−X’線に沿う断面図で、両図中、同一構成部分には同一符号を付してある。
本実施の形態では、図1に示すように、基板として、p+型基板1上にp-型エピタキシャル層2を成長させたものを使う。このp-型エピタキシャル層2内に深さが異なるnウェル4とnウェル5を隣接して作る。具体的には、まず、図2に示すように平面形状がリング状のゲート電極11を持つ読み出しトランジスタと、p-型埋め込み領域6による光電変換領域の全体にわたって同じ深さのnウェル5を作る。次に、フォトプロセスによりレジストの窓をつくり、図1に示すように、光電変換領域とその近傍に加速電圧の高いイオン注入によりnウェル4を作る。nウェルの深さは、例えば、nウェル5が0.4μm、nウェル4が1.2μmである。
nウェル5上にはゲート酸化膜8を挟んで第1のゲート電極としてリング状ゲート電極11が形成される。このリング状ゲート電極11の中央開口部のnウェル5の表面にはn+型のソース領域12があり、ソース領域12に隣接してp型のソース近傍領域9がある。
ソース領域12は、リング状ゲート電極11をマスクとして5価の原子をイオン注入することにより形成する。ソース近傍p型領域9は、同じくリング状ゲート電極11をマスクとして3価の原子をソース形成のイオン注入よりも高い加速電圧でイオン注入して、ソース領域12を取り囲み、かつ、リング状ゲート電極11の外周に達しないように設けられる。
ソース領域12及びソース近傍p型領域9と離れたnウェル5の表面にはn+型のドレイン領域10がある。また、リング状ゲート電極11の外側のnウェル4中には、p-型領域6が形成され、nウェル4と共に光電変換領域である埋め込みフォトダイオードを形成している。埋め込みフォトダイオードの表面にはn+層7があり、このn+層7は、単位画素エリアの外周でn+ドレイン領域10とつながっている。埋め込みフォトダイオードとリング状ゲート電極11との間には、第2のゲート電極として転送ゲート電極13が形成されている。
この実施の形態では、nウェル5の下の深い場所にnウェル4を作るので、nウェル4の作成時に高いエネルギーでイオン注入を行う必要があり、装置の制約によりnウェル4の深さが限られるものの、光電変換領域から転送ゲート電極13とリング状ゲート電極11の下側の位置に至る基板表面にnウェル5を1回の工程で作るので、ポテンシャルの山や谷ができにくく、光電変換で発生した電荷の転送残りなどが発生する問題を防ぐことができる。
図3はこの固体撮像装置の単位画素の等価回路図を示す。画素は画素敷き詰め領域にm行n列で配置されているが、そのうちの1画素だけを代表として等価回路で表現している。図3に示す画素等価回路はリング状ゲート電極11を持つMOSFET18、ドレイン23(図1のドレイン領域10、n+層7に相当)、転送ゲート電極13を持つ転送ゲートMOSFET20、埋め込み領域6によるフォトダイオード19からなっており、リング状ゲートMOSFET18のドレインがフォトダイオード19のn型に接続され、転送ゲートMOSFET20のソースがフォトダイオード19のp型に接続され、転送ゲートMOSFET20のドレインがリング状ゲートMOSFET18のバックゲート(図1のソース近傍p型領域9)と接続されている。
画素内のMOSFET18のリング状ゲート電極は垂直走査回路25に、MOSFET20の転送ゲート電極は転送ゲート駆動回路26に、MOSFET18のドレイン電極はドレイン電圧制御回路27に、それぞれ接続されている。リング状ゲート電極は行毎に制御するので、横方向に配線するが、転送ゲート電極は全画素一斉に制御するので、縦方向の配線でもよいが、ここでは横方向で表現している。ドレイン電圧制御回路27は、全画素一斉に制御する場合と、行毎に制御する場合とがあり、ここでは構方向で表現する。MOSFET18のソース電極につながる配線24は縦方向に配線され、配線24の一方はソース電位制御回路28に接続され、もう一方は信号出力回路29に接続されている。
信号出力回路29は、図示していないクランプ回路やサンプルホールド回路、差動増幅器によって信号電圧とリセット電圧の差を読み出す、いわゆるCDS(相関二重サンプリング)の機能を備えている。信号出力回路29から出力された信号は、水平走査回路30により制御されるスイッチを介して出力される。
この等価回路の動作について、図4のタイミングチャートと共に説明する。図4の時刻t1までの期間で、埋め込みフォトダイオード19に光が入射し、光電効果により電子ホール対が発生し、フォトダイオード19のp−型領域(図1の6)にホールが蓄積される。時刻t1で図4(B)に示すように転送ゲート電極の電位VTGがローレベル(Low)となり、全画素で一斉にフォトダイオード19からリング状ゲートMOSFET18のバックゲートへ、ホール電荷が転送される。MOSFET18のソース電位VSは、図4(D)に示すようにソース電位制御回路28によりS1に設定される。S1>Lowであり、これによりリング状ゲートMOSFET18がオフのままであり、電流が流れないようにする。
時刻t2では、転送ゲート電極電位VTGが図4(B)に示すように再びハイレベル(Vdd)となり、転送ゲートMOSFET20がオフとなる。フォトダイオード19では再びホール電荷の蓄積が始まり、これは次の転送まで続く。画素の信号読み出しは各行毎に順番に行われるので、時刻t2からt3は信号を読み出すまでの待機状態となる。待機状態のリング状ゲートMOSFET18のゲート電位VRは図4(C)に示すようにローレベル(Low)、ソース電位VSは同図(D)に示すようにS1であり、オフ状態である。
ソース電位VSは他の行からの信号読み出しが行われている間、その画素からの信号の値により様々な値を取り得る。時刻t3で、図示した画素の読み出しが始まる。まず、時刻t3で図4(C)に示すようにリング状ゲート電極電位VRがVg1になる。このVg1はLowとVddとの間の電位である。
一方、信号出力回路29内のスイッチにより出力線24にソースフォロア回路が繋がり、リング状ゲートMOSFET18のソース電位VSは図4(D)に示すようにS2(=Vg1−Vth1)となる。ここで、Vth1はリング状ゲートMOSFET18のバックゲート(ソース近傍p型領域)にホールがある状態でのリング状ゲートMOSFET18のしきい値電圧である。このソース電位S2が信号出力回路29内の第1のキャパシタC1に記憶される。
次に、時刻t4では、図4(C)に示すようにリング状ゲート電極電位VRがVg2になり、同図(D)に示すようにソース電極電位VSはS3になる。ここでVg2、S3>Lowであり、リング状ゲートMOSFET18がオンして電流が流れないような電位設定にするのが望ましい。また、Vg2、S3≦Vddが望ましい。簡便な設定では、Vg2=S3=Vddとする。このとき、図1に示したソース近傍p型領域9のポテンシャルが持ち上げられ、nウェル5のバリアを越えて、ホールがp型エピタキシャル層2に排出される(リセット)。図5のソース近傍p型領域9の下のp+層3は、このリセット電圧を適切な値に調整するために設けている。
次に、時刻t5では、図4(C)に示すように再びリング状ゲート電極電位VRがVg1になる。一方、信号出力回路29で出力線24にソースフォロア回路が繋がり、リング状ゲートMOSFET18のソース電位VSは、図4(D)に示すようにS0(=Vg1−Vth0)となる。ここで、Vth0はリング状ゲートMOSFET18のバックゲート(ソース近傍p型領域9)にホールがない状態での、リング状ゲートMOSFET18のしきい値電圧である。このソース電位S0が、信号出力回路29内の第2のキャパシタC2に記憶され、差動アンプによってC1,C2の電位差、すなわち(Vth0−Vth1)を出力する。この出力値はホール電荷によるしきい値変化分である。この信号は水平走査回路30内のスイッチを通してセンサ外へ出力される。なお、時刻t1以降、ドレイン電圧制御回路27から出力されるドレイン電圧VDは、図4(A)に示すように、Vddとされている。
なお、上記の説明では時刻t4〜t5のリセット時のソース電位S3をソース電位制御回路28から供給したが、その電位をフローティングにする方法もある。その場合は、リング状ゲート電極電位をVg2とするとリング状ゲートMOSFET18がオン状態となり、ソースにドレインから電流が供給されソース電極電位が上昇する。従って、図1のソース近傍p型領域9のポテンシャルが持ち上げられ、nウェル4のバリアを越えて、ホールがp型エピタキシャル層2に排出される(リセット)。ホールが完全に排出されたときのソース電極電位は、(Vg2−Vth0)になる。この方法では、ソース電位制御回路28のうち、S3を供給するトランジスタを削減することができ、チップ面積を減らすことができる。
以上述べてきた説明で明らかなように、この固体撮像装置では、1画素あたり2個のトランジスタでCMOSセンサを構成していながら、全画素一斉にフォトダイオード19から信号読出しトランジスタであるリング状ゲートMOSFET18へ電荷を転送するので、グローバルシャッタ機能が実現できる。また、光電変換された電荷は、面積の小さいソース近傍p型領域9に転送されるので、電荷電圧変換効率が高く、出力を大きくとれる。
また、1画素あたりのトランジスタ数が少ないので、画素面積内のフォトダイオードの面積比率を上げられることも、信号出力が大きくなることに寄与する。更に、リング状ゲートMOSFET18をリセットするとき、ソース近傍p型領域9は完全に空乏化するので、リセット時の残留電荷量のばらつきによるリセット雑音が発生しない、などの優れた特長を有する。
なお、上記の画素等価回路と同じ等価回路で表わされ、上記と同様の動作を行う固体撮像装置を、本出願人は特願2004−21895号にて提案したが、この提案になる固体撮像装置の断面図は図6に示すようになり、nウェル15の深さについては特に言及されていない。なお、図6中、図1と同一構成部分には同一符号を付し、その説明を省略する。
再び図1に戻って説明する。図1に示す第1の実施の形態では、光電変換領域のnウェル4とリング状ゲート電極11を持つ読み出しトランジスタ(図3のMOSFET18)のnウェル5とを、異なる深さと不純物濃度で形成することにより、受光感度やリセット電圧について個別に最適化できる。これにより、赤色光に対する感度を向上でき、かつ、リセット電圧を低くできる。
なお、nウェル4とnウェル5の不純物濃度は、それぞれのウェル深さとの兼ね合いでも決まる。本実施の形態では、ウェル深さはnウェル5が0.4μm、nウェル4が1.2μmであるので、nウェル5の方が不純物濃度が高くなる。しかし、nウェル4の方がnウェル5よりも深いという関係を保ったまま、両方のウェル深さを深くすると、両者の不純物濃度を同じにすることもできる。
図5は本発明になる固体撮像装置の第2の実施の形態の断面図を示す。同図中、図1と同一構成部分には同一符号を付し、その説明を省略する。図5に示すように、この実施の形態は、リング状ゲート電極11を持つ読み出しトランジスタ(図3のMOSFET18)の下方のp-エピタキシャル層2内に、p+領域3を形成している点が第1の実施の形態と異なる。このp+領域3は、p-エピタキシャル層2とnウェル5に跨って形成してもよい。
このp+領域3により、ソース近傍p型領域9の下のnウェル5が低い電圧で空乏化し、結果としてソース近傍p型領域9に蓄積した電荷を基板に排出するリセット電圧を第1の実施の形態よりも下げることができる。本実施の形態の構成では各種駆動電圧の中でリセット電圧が一番高いので、このリセット電圧を低くできると駆動電圧全体を低くすることができ、消費電力を下げられる。
なお、本発明は以上の実施の形態に限定されるものではなく、例えばnウェル4とnウェル5は以上の実施の形態で説明した方法とは異なる方法で作成することも可能である。例えば、光電変換領域のnウェルA(図1のnウェル5の一部とnウェル4)と、転送ゲート電極13とリング状ゲート電極11の下側のnウェルB(図1のnウェル5の残りの部分)とを分けて作ることも可能である。この場合、光電変換領域のnウェルAを作成しようとするエピタキシャル層2の領域に、n型不純物として例えばリンをイオン注入し、更に熱処理をすることにより、例えば1.2μmの深さまで拡散してnウェルAを作成する。続いて、このnウェルAの横方向に接するように、転送ゲート電極13とリング状ゲート電極11の下側のエピタキシャル層2の表面に、nウェルBをイオン注入により例えば0.5μmの深さに作る。
この方法によれば、作成したウェルAとウェルBの境界部分にポテンシャルの山や谷ができ易く、光電変換した電荷の転送残りなどが発生し易くなるが、その反面、高いエネルギーのイオン注入は必要なく、また、イオン注入後の熱処理条件によりnウェルAをより深くして、赤色光や赤外光の長波長光領域の光電変換効率を更に上げることができる。
なお、半導体の導電型であるp型、n型を以上の実施の形態とは反対導電型に作り、電荷として電子を用い、ポテンシャルの方向を逆にとれば、各実施の形態と全く同じ効果が得られることは勿論である。
3 読み出しトランジスタのソース近傍p領域の下のp+領域
4 光電変換領域のnウェル
5 読み出しトランジスタのnウェル
6 p-埋め込み領域
9 ソース近傍p型領域
10 n+ドレイン領域
11 リング状ゲート電極
12 ソース領域
13 転送ゲート電極
4 光電変換領域のnウェル
5 読み出しトランジスタのnウェル
6 p-埋め込み領域
9 ソース近傍p型領域
10 n+ドレイン領域
11 リング状ゲート電極
12 ソース領域
13 転送ゲート電極
Claims (3)
- リング状ゲート電極を持ち、入力された電荷の量をしきい値電圧の変化として出力する信号出力手段と、光を電荷に変換して蓄積する光電変換領域と、前記光電変換領域に蓄積された電荷を前記信号出力手段に転送する電荷転送手段と、を含む単位画素が規則的に複数配列された固体撮像装置であって、
第1の導電型の基板の表面に隣接して、互いに深さが異なる第2の導電型の第1及び第2のウェルがそれぞれ設けられており、
前記光電変換領域は、前記第1のウェル中に設けられた、第1の導電型の埋め込み領域により構成され、前記信号出力手段は、前記第2のウェル上に、絶縁膜を挟んで設けられた前記リング状ゲート電極を有し、前記電荷転送手段は、前記リング状ゲート電極と前記光電変換領域の間の、前記第2のウェル上に前記絶縁膜を挟んで設けられた転送ゲート電極を有し、
前記第1のウェルの深さが、前記第2のウェルの深さよりも深く形成されていることを特徴とする固体撮像装置。 - 前記信号出力手段は、前記第2のウェル上に、前記絶縁膜を挟んで設けられた前記リング状ゲート電極と、前記リング状ゲート電極の中央開口部に対応する前記第2のウェル内の位置に設けられた第2の導電型のソース領域と、前記ソース領域を取り囲み、かつ、前記リング状ゲート電極の外周に達しないように前記第2のウェル中に設けられた第1の導電型のソース近傍領域とからなることを特徴とする請求項1記載の固体撮像装置。
- 前記基板は、前記ソース近傍領域の下部に対応する位置に第1の導電型の高濃度層を有することを特徴とする請求項2記載の固体撮像装置。
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