JP2007114496A - 表示装置 - Google Patents

Abstract

【課題】ＲＧＢ時分割駆動を導入した低温ポリシリコンＴＦＴ液晶パネルを用いた表示装置において、消費電力を低減する。
【解決手段】ＲＧＢ３色の表示画素に供給するＲＧＢデータを時分割して液晶パネルに入力するＲＧＢ時分割駆動方式の表示装置において、（１）１ライン信号毎にＲＧＢ、ＢＧＲと液晶パネルにデータを入力し、１ライン期間の切れ目において、オン状態の選択信号ＳＣを次のライン期間までオン状態のまま保つ。また（２）パーシャル表示において、パーシャル非表示期間は、常に選択信号ＳＡ，ＳＢ，ＳＣをオフ状態とし、イコライズ信号ＥＱＧをオン状態とする。これにより、ＲＧＢデータを選択する選択信号ＳＡ，ＳＣの動作周波数を大幅に下げることができ、低消費電力化する。
【選択図】図３

Description

本発明は、低消費電力の表示装置に係り、特に、液晶素子、ＥＬ素子、プラズマを用いた表示装置に関する。

携帯電話などで用いられる小型液晶ディスプレイは、消費電力を小さく抑えることが重要である。そこで、下記特許文献１に示されるように、待ち受け時には、液晶ディスプレイの一部分のみを表示し、他の部分を非表示とすることにより、低消費電力化を図る方式が提案されていた。このようなディスプレイの一部のみを表示状態とする方式を、以下パーシャル表示という。この特許文献１では、非表示部分の走査を数フレームに分けて行うことで１フレーム当たりの駆動周波数を下げ、低消費電力化していた。

一方、現在携帯電話などで用いられる小型液晶ディスプレイは、ＴＦＴ（Thin Film Transistor）を用いているものが一般的である。従来、ＴＦＴ材料としては、アモルファスシリコンを用いていた。このアモルファスシリコンは、安価に製造できるメリットがあるが、電子移動度が遅いため、液晶駆動回路は外付けのＬＳＩで対応していた。近年、電子移動度の大きい低温ポリシリコン（ＬＴＰＳ（Low Temperature Poly Silicon））が開発され、駆動回路などを液晶パネルに取り込めるようになってきた。そこで、下記特許文献２に示すように、走査線駆動回路を液晶パネル内に取り込むことにより、部品点数を下げコストを低減する方式が提案されている。

また、下記特許文献３に示すように、液晶パネルにＲＧＢ(Ｒｅｄ,Ｇｒｅｅｎ,Ｂｌｕｅ)３色の液晶素子に与える信号を時分割して入力し、配線数を下げることによりコストを下げる方式が提案されている。この方式を、以下ＲＧＢ時分割駆動という。

しかし、このＲＧＢ時分割駆動を導入することにより、液晶パネル内で１本の信号線からＲＧＢそれぞれの液晶素子に接続された信号線に信号を分配するＲＧＢ分配スイッチが必要となる。このＲＧＢ分配スイッチは、水平周期で操作されるため、消費電力が大きい。そのため、消費電力を低減するためのパーシャル表示であっても、ＲＧＢ時分割駆動を採用したＬＴＰＳ−ＴＦＴ液晶パネルの方が、ＲＧＢ時分割駆動を採用しないアモルファスシリコンＴＦＴ液晶パネルよりも消費電力が大きくなるという問題があった。

それを解決するために、下記特許文献４に示すように、パーシャル表示において、非表示部分への信号入力時には、全てのＲＧＢ分配スイッチをオン状態とし、ＲＧＢ分配スイッチへの制御信号の変動をなくすことにより、消費電力を低減する技術が提案されている。

また、ＲＧＢ時分割駆動を導入することにより、各信号線からリークする電荷量が不均一になり、フリッカを発生するなどの問題が発生していた。この問題を解決するために、下記特許文献５に示されるように、各信号線への表示信号電圧の印加順序を１水平期間毎に反転するように制御する技術が提案されている。

また、下記特許文献６に示されるように、ドレイン信号線の電圧書込効率の向上と、ドライバ出力負荷軽減による消費電力を低減するために、イコライズ回路を設ける方式が提案されている。
特開２００３−５７２７号公報 特開２００２−２１５１１８号公報 特開２００３−２５５９０４号公報 特開２００３−０２９７１５号公報 特開２００５−１９５７０３号公報 特開２００３−２２２８９１号公報

上記特許文献４の技術においては、信号線を駆動するアンプの消費電力の低減については考慮されておらず、消費電力があまり低減できないという問題があった。また、上記特許文献５の技術においては、低消費電力化に関しては考慮されておらず、消費電力があまり低減できないという問題があった。

本発明は上記問題点を解決するために、ＲＧＢ時分割駆動を導入したＬＴＰＳ−ＴＦＴ液晶パネルを用いた表示装置において、消費電力を低減することを課題とする。

上記課題を解決するために本発明は、ＲＧＢ分配スイッチを選択するＲＧＢ選択信号の順番を１水平期間毎に、例えば、ＲＧＢからＢＧＲと入れ替え、さらに、１水平期間の切れ目において、最後に選択される、例えば、Ｂ選択信号を選択状態のまま保ち、Ｂ選択信号の周波数を下げることにより、消費電力を低減するものである。

さらに、上記課題を解決するために本発明は、パーシャル表示において、非表示部分の信号入力時には、全てのＲＧＢ分配スイッチをオフ状態とし、イコライズ回路をオン状態として、ドレイン信号線への電圧書き込みを行い、このドレイン信号線を駆動するアンプの電源を切断することにより、低消費電力化を行うものである。

以上説明したように、ＲＧＢ分配スイッチへの選択信号の周波数を低下させることにより、ＬＴＰＳ−ＴＦＴ液晶パネルを用いた表示装置の場合であっても、その表示装置の消費電力を低減することができる。

また、本発明は、液晶パネルに入力するＲＧＢ選択信号の入力の順番を変更するだけで実施できるので、パーシャル表示において、液晶パネルでの表示部分と非表示部分の位置及び範囲を自由に変更できるという効果がある。

以下、図面を用いて、本発明の実施例を説明する。

以下、本発明の実施例１について説明する。図１は、本実施例の表示装置のブロック図であって、１００は表示装置、１０１は列駆動部、１０２はパネル部、１０３は電源部である。

図１に示す列駆動部１０１において、１１１はシステムインターフェイス、１１２はデータレジスタ、１１３はタイミング生成部、１１４はメモリライト制御部、１１５はメモリリード制御部、１１６は列電圧生成部、１１７は時分割部、１１８は列電圧出力部、１１９は表示メモリである。

また、図１に示すパネル１０２において、１２１は分配部、１２２は画素部、１２３は行駆動部、１２４はイコライズ回路であり、これらは、例えば、低温ポリシリコンＴＦＴ素子で、ガラス基板上に一体形成されているものとする。

このパネル１０２内の分配部１２１において、１２１４，１２１５，１２１６はＴＦＴ素子であり、また、イコライズ回路１２４において、１２４１〜１２４９はＴＦＴ素子である。

また、パネル１０２内の画素部１２２には、複数本の行電極と列電極との交差部に３端子のスイッチング素子が形成され、このスイッチング素子の第１端子は行電極に、第２端子は列電極に、第３端子は液晶層の一方と図示しない保持容量に接続され、液晶層の他方は対向電極１３１に接続される。

なお、画素部１２２で駆動される表示素子は、例えば、ＴＮ型の液晶であり、所定の電圧レベルを印加することで、表示を行うものとする。また、表示装置に入力する表示データは、Ｒ（赤）Ｇ（緑）Ｂ（青）各８ビットのデジタルデータとする。ただし、各色のビット数はこれに限定されない。

また、列駆動部１０１、電源部１０３は１チップのＬＳＩで構成してもよく、実際１チップのＬＳＩで構成される場合が多い。

図１において、通常表示時の動作について、図２を用いて説明する。まず、列駆動部１０１の動作について説明する。

列駆動部１０１へは、外部装置のＣＰＵ１から表示装置の動作を制御する制御データがシステムバス３を介して与えられる。この制御データには、表示データとその表示位置、駆動ライン数、フレーム周波数などに関するデータが含まれている。

システムインターフェイス１１１は、制御データをデータレジスタ１１２内のＣＰＵ１によって指定されたアドレスに書き込む。そして、データレジスタ１１２に格納された各種制御データは、各ブロックへ出力される。例えば、表示データは表示メモリ１１９へ、表示位置データはメモリライト制御部１１４へ、駆動ライン数、フレーム周波数などに関するデータはタイミング生成部１１３へ出力される。

メモリライト制御部１１４は、表示位置データをデコードし、これに相当する表示メモリ１１９内のビット線とワード線を選択する。これと同時にデータレジスタ１１２から表示データを表示メモリ１１９へ出力し、書き込み動作を完了する。

タイミング制御部１１３は、データレジスタ１１２から与えられる駆動情報に基づき、図２に示すタイミング信号群を自ら生成し、メモリリード制御部１１５、時分割部１１７、列電圧出力部１１８へ出力する。

メモリリード制御部１１５は、タイミング制御部１１３が出力する信号をデコードし、該当する表示メモリ１１９内のワード線を選択する。この動作は、例えば、画面の先頭行の表示データが格納されているワード線から順に1行ずつ選択し、最終行の次は、再び先頭行に戻ってこの動作を繰り返す。そして、ワード線の選択動作と同時に表示メモリ１１９のデータ線から１行分の表示データが順次一括して出力される。ここで、ワード線の切り替えタイミングは、タイミング生成部１１３から与えられるライン信号に同期し、先頭行のワード線を選択するタイミングは、タイミング生成部１１３から与えられるフレーム信号に同期するものとする。

時分割部１１７は、表示メモリ１１９から与えられる１行分の表示データを時分割（マルチプレクサ）する。この動作はタイミング生成部１１３から与えられた図２に示す分割信号Ｄ１〜Ｄ３を用いてライン信号の周期を３分割し、表示メモリ１１９から出力された表示データを、Ｒデータ、Ｇデータ、Ｂデータとして出力する。この時、Ｒデータ、Ｇデータ、Ｂデータの順番は、図２に示す時分割データのように、１ラインごとに入れ替わる。すなわち、あるラインでＲＧＢの順番に出力したら、次のラインではＢＧＲの順番で出力する。さらに、次のラインではＲＧＢの順番となり、１ラインごとに入れ替わる。

列電圧生成部１１６は、時分割データを電圧レベルへ変換する際に必要な列電圧を生成するブロックである。このブロックでは、表示データである各デジタルデータに対応する電圧が生成される。例えば、表示データは本実施例においては８ビットで表されているので、２５６種類のデータとなる。このブロックでは基準電圧を抵抗分圧し、Ｖ０からＶ２５５の２５６種類の電圧を作り出す。ここで、Ｖ０はデータ０に対応する電圧であり、Ｖ２５５はデータ２５５に対応する電圧である。

列電圧出力部１１８は、タイミング生成部１１３から与えられる交流化信号および時分割データに応じ２５６種類の列電圧から１レベルを選択し、内蔵するアンプにてドライブ能力を増強して出力するブロックである。これらアンプは列駆動信号ＤＲ０〜ＤＲｍ毎に設けられており、定常的に直流電流を流さなくてはならないため、非常に消費電力が大きい。

次に、パネル部１０２の動作について説明する。まず、画素部１２２は、３端子のＴＦＴ素子、液晶層、保持容量から構成され、３端子のＴＦＴ素子のドレイン端子は列電極、ゲート端子は行電極、ソース端子は液晶層と図示しない保持容量に接続される。また、液晶層の対向側には共通の対向電極があり、液晶層と電気的に接続されている。さらに、保持容量の他方の端子は、図示しないストレージ線と呼ばれる電極に接続されている。この構成を実現するため、例えば、列電極、行電極、ストレージ線は、液晶層を保持する２枚の透明基板のうち、一方の透明基板の内面にマトリクス上に形成され、対向電極は他方の透明基板の内面に形成される。なお、この画素の回路構成はいわゆるＣｓｔ構造と呼ばれる構成であるが、保持容量の他方の端子を前段の行電極に接続する、いわゆるＣａｄｄ構造と呼ばれる構成へも適用可能である。

分配部１２１は、列駆動部１０１から与えられる列電圧を分配（デマルチプレクサ）し、画素部１２２の列電極へ出力するブロックであり、ＴＦＴ素子１２１４，１２１５，１２１６のスイッチを用いた回路構成で実現可能である。その動作は、図２に示す選択信号ＳＡ，ＳＢ，ＳＣが、分配制御線１２１１，１２１２，１２１３に供給され、選択信号が“ハイ”の状態でスイッチがオンとなり、列電極へ列電圧が印加される。なお、選択信号ＳＡ〜ＳＣは後述する電源部５０３から与えられる。本実施例の分配部は、スイッチとして１つのＴＦＴ素子を用いたスイッチ回路で説明するが、スイッチ回路は電圧レベルを伝達できるスイッチであれば、ＣＭＯＳなど２つ以上のＭＯＳの組み合わせによるスイッチであっても、また他のどのような構成のスイッチであっても良く、限定されない。

行駆動部１２３は、列駆動部１０１内のタイミング生成部１１３から転送されたフレーム信号に同期して、先頭の行電極に“ハイ”の行電圧を印加し、その後、同じく転送されたライン信号に同期して、順次“ハイ”の行電圧を次段の行電極へ印加する。なお、行駆動部１２３の動作は、シフトレジスタ回路を応用することで、容易に実現可能である。

イコライズ回路１２４は、ＴＦＴ素子１２４１〜１２４９で構成され、電源部１０３から与えられるイコライズ信号（以下「ＥＱＧ信号」という。）が"ハイ"のときに、Ｒ色の液晶素子に接続されている列電極にＶＥＱＲ信号を供給し、Ｇ色の液晶素子に接続されている列電極にＶＥＱＧ信号を供給し、Ｂ色の液晶素子に接続されている列電極にＶＥＱＢ信号を供給する。本実施例では、通常表示時、ＥＱＧ信号は、常に“ロー"に保たれ、列電極は、ＶＥＱＲ、ＶＥＱＧ、ＶＥＱＢ信号とは遮断されている。

次に電源部１０３の動作について説明する。電源部１０３は、対向電極１３１への印加電圧である対向電圧ＶＣＯＭ、図示しないストレージ線への印加電圧であるストレージ電圧、行駆動部１２３の入力クロックであるφ１、φ２、行駆動部１２３のシフトレジスタスタート信号φＩＮ、選択信号ＳＡ〜ＳＣ、ＥＱＧ信号、ＶＥＱＲ、ＶＥＱＧ、ＶＥＱＢ信号を生成する。

まず、対向電圧ＶＣＯＭの生成においては、タイミング生成部１１３から転送される交流信号を液晶駆動に必要なレベルに変換して出力する。対向電圧ＶＣＯＭの振幅は、一般的に、列電圧の振幅よりも大きくなるように変換される。なお、液晶印加電圧の極性は、対向電圧からみた列電圧の極性であることから、交流信号に連動して液晶印加電圧の極性が反転する。図２に示す交流化信号はフレーム反転駆動に相当するが、交流周期はこれに限定されない。

なお、ストレージ電圧については、対向電圧と同様、タイミング生成部１１３から転送される交流化信号を対向電圧と同じレベルに変換して出力する。対向電極は液晶素子と直接接続され、平面状に広く配線されているので、非常にノイズが載りやすいが、ストレージ線は行毎に配線を分け、大きな保持容量に接続されているため、安定している。ストレージ線は液晶の表示を安定する機能を担う。

次に、行駆動部１２３の入力クロックであるφ１、φ２は、タイミング生成部１１３から転送されるライン信号で反転する２相クロックである。この２相クロックの“ハイ”レベルはゲート信号の“ハイ”レベルに等しく、“ロー”レベルはゲート信号の“ロー”レベルに等しい。また、シフトレジスタスタート信号φＩＮは、タイミング生成部１１３から転送されるフレーム信号に同期し、２相クロックφ１、φ２の１周期分だけ“ハイ”となる信号である。

選択信号ＳＡ〜ＳＣについては、タイミング生成部１１３からの図２に示す分割信号Ｄ１〜Ｄ３をもとに生成する。この選択信号ＳＡ〜ＳＣの“ハイ”は、分配部１２１のＴＦＴ素子１２１４，１２１５，１２１６がオン、“ロー”はオフとなるような電圧レベルとする。選択信号ＳＡ〜ＳＣは、図２に示す波形であるので、１行目（ある行）において、ＲＧＢの順で列電圧が印加されたら、２行目（その次の行）においては、ＢＧＲの順で列電圧が印加される。すなわち、ある行において最後に選択された列は、次の行において最初に選択される。また、行の切れ目において“ハイ”であった選択信号は“ハイ”のままであり、次の行で最初の列選択が終了するまで“ハイ”のままである。

このようにＲＧＢ、ＢＧＲ、ＲＧＢの順で動作することにより、通常動作時、選択信号ＳＡ，ＳＣの動作周波数は、ＲＧＢ、ＲＧＢ、ＲＧＢの順で動作する場合に比べ２分の１となる。したがって、全体では、選択信号の周波数を２／３とすることができ、分配部１２１のＴＦＴ素子による充放電電力を２／３に削減することができる。

なお、電源部１０３は、このような動作の他に本発明の表示装置に必要な電源電圧を生成し、各ブロックへ出力する。例えば、外部から与えられる電源電圧を昇圧する手段、昇圧された電圧を調整する手段により、実現可能である。また、電圧調整の制御情報は列駆動部１０１内のデータレジスタ１１２から転送されるものとする。

次に、待ち受け画面、すなわち、パーシャル表示における本実施例の動作について、図３及び図４を用いて説明する。パーシャル表示とは、表示装置の一部を非表示状態とし、消費電力を抑える方式である。本実施例では、図３下側に示すように縦方向に表示画面を３分割し、中央部分を非表示領域、上下の部分を表示領域とする。本実施例の表示装置は、図３に示す動作を最初のフレームで１回、図４に示す動作を次のフレーム以降でｎ−１回と、これらの動作を繰り返す。

まず、ＣＰＵ１は、システムインターフェイス１１１を介してデータレジスタ１１２に内蔵される非表示開始アドレスレジスタ、非表示終了アドレスレジスタに、非表示領域開始行番号と非表示領域終了行番号を書き込んだ後、データレジスタ１１２に内蔵される表示開始レジスタを開始状態にセットする。表示開始レジスタが開始状態にセットされると、タイミング生成部１１３は内蔵するカウンタのカウントを開始する。カウンタは、フレーム信号でリセットされ、ライン信号が“ハイ”となるたびに１づつカウントアップする。カウンタの値がパーシャル非表示開始アドレスレジスタの設定値よりも低い時は通常動作を行う。

タイミング生成部１１３が内蔵するカウンタの値が非表示開始アドレスレジスタと同じになったら、最初の１フレーム目では、タイミング生成部１１３は、分割信号Ｄ１，Ｄ２、Ｄ３を“ロー”とする。それと同時に、列電圧出力部１１８内のアンプの電源を切り、アンプへの定常電流が流れないようにする。また、イコライズ回路１２４へのイコライズ信号ＥＱＧを“ハイ”とし、ＶＥＱＲ，ＶＥＱＧ，ＶＥＱＢ信号は対向電極の電位レベル又は“０”に相当する列電圧に固定する。このようにすることにより、充放電電力は最も低くなり、また、消費電力を最も低く抑えることが可能となる。アンプの個数は、ＱＶＧＡサイズのパネルで２４０個、ＶＧＡサイズのパネルで４８０個であるので、これらアンプの定常電流が削減される。また、ＶＥＱＲ，ＶＥＱＧ，ＶＥＱＢ信号を駆動する電源部１０３の３個のアンプのみを動作状態にするので、消費電力を大きく削減できる。

この時、行駆動信号は図３に示すように、各行に出力される。これにより、非表示部分に“黒”などの消費電力の低い電圧に対応する色が書き込まれる。ここで、書き込まれる色が何色になるかは液晶の方式によって異なり、特に限定しない。

タイミング生成部１１３が内蔵するカウンタの値がパーシャル非表示終了アドレスレジスタと同じになったら、タイミング生成部１１３は、列電圧出力部１１８内のアンプの電源を入れ通常動作準備を行う。また、イコライズ回路１２４の入力信号ＥＱＧを“ロー”とし、分割信号Ｄ１，Ｄ２、Ｄ３を通常動作の波形に戻す。

次に、２フレーム目からｎフレーム目までの動作を説明する。タイミング生成部１１３が内蔵するカウンタは、フレーム信号でリセットされ、ライン信号が“ハイ”となるたびに１づつカウントアップする。カウンタの値がパーシャル非表示開始アドレスレジスタの設定値よりも低い時は通常動作を行う。

タイミング生成部１１３が内蔵するカウンタの値が非表示開始アドレスレジスタと同じになったら、タイミング生成部１１３は、分割信号Ｄ１，Ｄ２、Ｄ３を“ロー”とする。それと同時に、列電圧出力部１１８内のアンプの電源を切り、アンプへの定常電流が流れないようにする。また、イコライズ回路１２４へのイコライズ信号ＥＱＧを“ハイ”とし、ＶＥＱＲ，ＶＥＱＧ，ＶＥＱＢ信号は対向電極の電位レベル又は“０”に相当する列電圧に固定する。このようにすることにより、充放電電力は最も低くなり、消費電力を最も低く抑えることが可能となる。また、この時、行駆動信号は図４に示すように、非表示期間中は各行に出力されない。このようにすることにより、行駆動信号の充放電電力を大幅に削減できる。また、非表示期間中は同じ色が書かれるだけであるので、このように数フレームに１回の書き込みでも表示には問題ない。

このように動作することによりパーシャル表示の表示部分においては、選択信号ＳＡ，ＳＣの動作周波数は、ＲＧＢＲＧＢと繰り返す場合に比べ２分の１となる。したがって、全体では、選択信号の周波数を２／３とすることができ、分配部１２１のＴＦＴ素子による充放電電力を２／３に削減することができる。また、パーシャル表示の非表示部分においては、選択信号ＳＡ、ＳＢ、ＳＣの動作周波数は“０”となる。このように、周波数を著しく落とすことができ、また、非表示部分においては、多くのアンプの電源を切り、またイコライズ回路を用いて列電極を対向電極の電位レベル又は“０”に相当する列電圧に固定することにより、消費電力を大幅に抑えることができる。

次に、本発明の実施例２について、図１、図５、図６、図７を用いて説明する。本実施例においては、通常動作時には、図６に示すように時分割データの順番がＲＧＢ、ＲＧＢと一定である点で、実施例１と異なる。また、通常動作時には、図６に示すように対向電極の電位レベルが１ライン毎に逆相となるライン反転であり、パーシャル表示時には、図７に示すようにフレーム毎に逆相となるフレーム反転である点で、実施例１と異なる。

図１は、実施例１でも用いたが、本実施例においても適用できるブロック図であり、各回路は以後特に断らない限り、実施例１と同じ機能を持ち、同じ動作を行う。

図５は、本実施例のデータレジスタ１１２、タイミング生成部１１３の一部を詳細に示したブロック図である。５０１はパーシャル表示時の非表示領域開始行番号を格納する非表示開始アドレスレジスタ、５０２はパーシャル表示時の非表示領域終了行番号を格納する非表示終了アドレスレジスタ、５０３はパーシャル表示開始状態を示すパーシャル表示開始レジスタ、５０４はカウンタ、５０５，５０６は比較器、５０７，５１１，５１２はＳＲラッチ、５０８は通常表示時用分割信号生成シフトレジスタ、５０９はパーシャル表示時用分割信号生成シフトレジスタ、５１０は選択器、５１３〜５１８、５２１〜５２３は１ビットシフトレジスタ、５１９，５２４は論理和回路、５２０、５２５は論理積回路である。

図５において、通常表示時には、パーシャル表示開始レジスタ５０３は“０”であり、選択器５１０は、通常表示時用分割信号生成シフトレジスタ５０８の出力を選択して分割信号Ｄ１，Ｄ２，Ｄ３に出力する。通常表示時用分割信号生成シフトレジスタ５０８は、フレーム信号により、左端の１ビットシフトレジスタ５２１のみが“ハイ”、中央と右端の１ビットシフトレジスタ５２２と５２３が“ロー”にセットされ、ライン信号の１周期を３等分した周期を持つ分割信号生成クロックにより、シフト動作を行う。その結果として、図６に示す分割信号Ｄ１，Ｄ２，Ｄ３が生成される。

この分割信号Ｄ１，Ｄ２，Ｄ３をもとに、図６に示す選択信号ＳＡ，ＳＢ、ＳＣが、電源部１０３にて生成される。選択信号ＳＡ，ＳＢ、ＳＣは分割信号Ｄ１，Ｄ２，Ｄ３より、“ハイ”の期間が短くなるように作られる。そして、選択信号ＳＡ，ＳＢ，ＳＣが“ロー”となることによって、Ｒ列駆動信号、Ｇ列駆動信号、Ｂ列駆動信号が確定し、その後に、行駆動信号が“ロー”となるので、Ｒ，Ｇ，Ｂの３色ともに液晶素子への印加電圧は同じ条件で書き込まれることとなり、Ｒ、Ｇ、Ｂそれぞれ２５６階調づつの多階調表示の場合でも、Ｒ，Ｇ，Ｂによる色の偏りがなくなり、美しい表示ができる。

通常表示時は、パーシャル表示開始レジスタ５０３は“０”であり、論理積回路５２５のイコライズ用出力Ｄ０は“ロー"となる。この出力Ｄ０をもとにＥＱＧ信号が作られ、通常表示時は、常に“ロー"に保たれる。したがって、列電極は、ＶＥＱＲ、ＶＥＱＧ、ＶＥＱＢ信号と切断されている。

次に、パーシャル表示の時には、Ｒ，Ｇ，Ｂそれぞれ２階調で２色づつの８色表示とし、列電圧生成部１１６に内蔵されている中間調（Ｖ１〜Ｖ２５４）の電圧生成のための回路に供給する電源を切ることにより、消費電力を削減しているものとする。このパーシャル表示の時に表示部をＲ，Ｇ，Ｂ２色づつの８色表示とすることを、以下８色パーシャル表示という。

この８色パーシャル表示の動作について、図５及び図７を用いて説明する。このパーシャル表示は、図３下側に示すように縦方向に３つのブロックに区切られるものとし、中央のブロックを非表示領域、上下のブロックを表示領域とするものとする。

図５において、８色パーシャル表示時は、パーシャル表示開始レジスタは“１”であり、選択器５１０はパーシャル表示時用分割信号生成シフトレジスタ５０９の出力を選択して分割信号Ｄ１，Ｄ２，Ｄ３として出力する。また、論理積回路５２５はＳＲラッチ５０７の出力をイコライズ用出力Ｄ０として出力する。

パーシャル表示時用分割信号生成シフトレジスタ５０９は、フレーム信号により、左端の１ビットシフトレジスタ５１３のみが“ハイ”、５１４〜５１８は“ロー”にセットされ、ライン信号の周期を３等分した周期で生成される分割信号生成クロックにより、シフト動作を行う。ＳＲラッチ５１１は、１ビットシフトレジスタ５１３又は５１８が“ハイ”のときに“ハイ”にセットされ、１ビットシフトレジスタ５１４が“ハイ”のときに“ロー”にリセットされるＳＲラッチである。ＳＲラッチ５１２は、１ビットシフトレジスタ５１５が“ハイ”のときに“ハイ”にセットされ、１ビットシフトレジスタ５１７が“ハイ”のときに“ロー”にリセットされるＳＲラッチである。

カウンタ５０４は、フレーム信号で１にセットされ、ライン信号が入力されると１づつインクリメントするインクリメントカウンタであり、カウンタの値は、現在書き込みを行っている行番号を表す。比較器５０５は、カウンタ５０４の値と非表示終了アドレスレジスタ５０２の値を比較し、一致した時のみ“ハイ”を出力し、一致しない時は“ロー”を出力する。比較器５０６は、カウンタ５０４の値と非表示開始アドレスレジスタ５０１の値を比較し、一致した時のみ“ハイ”を出力し、一致しない時は“ロー”を出力する。その結果として、ＲＳラッチ５０７は、パーシャル表示の表示行書き込み時には出力Ｑに“ロー”、反転出力Ｑバーに"ハイ"を出力する。また、非表示行書き込み時には、出力Ｑに“ハイ”、反転出力Ｑバーに“ロー”を出力する。

フレームの開始行は表示行であるので、ＲＳラッチ５０７の反転出力Ｑバーは“ハイ”となるため、論理積回路５２０の出力は、パーシャル表示時用分割信号生成シフトレジスタ５０９の出力となり、選択器５１０の出力は、図７の表示期間で示される分割信号Ｄ１，Ｄ２，Ｄ３となる。この分割信号Ｄ１，Ｄ２，Ｄ３をもとに、選択信号ＳＡ，ＳＢ、ＳＣが電源部１０３にて作られる。

選択信号ＳＡ，ＳＢ，ＳＣは分割信号Ｄ１，Ｄ２，Ｄ３より“ハイ”の期間が短くなるように作られる。この場合、行駆動信号が“ロー”になる時、選択信号ＳＡ又はＳＣが“ハイ”であり、厳密にはＲ，Ｇ，Ｂ３色の列駆動信号線の状態が一致しないので、Ｒ，Ｇ，Ｂによる色の偏りが出てくるが、パーシャル表示時は８色表示とし、最低の階調と最高の階調のみを使っているので、多少の色の偏りは気にならず、問題はない。

また、フレームの開始行は表示行であるので、ＲＳラッチ５０７のＱ出力は“ロー”、論理積回路５２５のイコライズ用出力Ｄ０は“ロー”となり、この出力Ｄ０をもとに電源部１０３にて作られるＥＱＧ信号も“ロー”となる。したがって、列電極は、ＶＥＱＲ、ＶＥＱＧ、ＶＥＱＢ信号と切断されている。

表示行の書き込みが進んで、カウンタ５０４の値が非表示開始アドレスレジスタ５０１の値と一致すると、比較器５０６が“ハイ”を出力するので、ＳＲラッチ５０７の反転出力Ｑバーは“ロー”となる。したがって、論理積回路５２０の出力は“ロー”となるため、選択器５１０の出力である分割信号Ｄ１，Ｄ２，Ｄ３は、図７の非表示期間に示されるように“ロー”固定となる。

また、ＳＲラッチ５０７の出力Ｑは“ハイ”となるため、論理積回路５２５のイコライズ用出力Ｄ０は“ハイ”となり、この出力Ｄ０は図７の非表示期間に示されるように“ハイ”固定となる。この出力Ｄ０をもとに電源部１０３にて作られるＥＱＧ信号も“ハイ”となる。したがって、列電極には、ＶＥＱＲ、ＶＥＱＧ、ＶＥＱＢ信号が印加される。

ＥＱＧ信号が“ハイ”の間、電源部１０３は、ＶＥＱＲ、ＶＥＱＧ、ＶＥＱＢ信号の電圧を、対向電圧ＶＣＯＭの電位レベルなど最も電力を消費しない値に固定する。ＶＥＱＲ、ＶＥＱＧ、ＶＥＱＢ信号は “０”に相当する信号レベルでもよく、電力をなるべく消費しない値であればよい。したがって、列電極は、対向電圧ＶＣＯＭの電位レベルなど最も電力を消費しない値になる。また、列電圧出力部１１８は、イコライズ用出力Ｄ０が“ハイ”の間、内蔵するアンプの電源を切り、アンプに定常電流が流れないようにする。

次に，表示行の書き込みが進んで、カウンタ５０４の値が非表示終了アドレスレジスタ５０２の値と一致すると、比較器５０５が“ハイ”を出力するので、ＳＲラッチ５０７の出力Ｑは“ロー”、反転出力Ｑバーは"ハイ"となる。そこで、選択器５１０の分割信号Ｄ１，Ｄ２，Ｄ３は、パーシャル表示時用分割信号生成シフトレジスタ５０９の出力となり、図７の表示期間で示される波形となる。また、列電圧出力部１１８は、内蔵するアンプの電源を入れ、表示期間の動作に戻る。

以上のように動作することにより、パーシャル表示の表示期間において、選択信号ＳＡ、ＳＣの動作周波数は、ＲＧＢＲＧＢと繰り返し出す場合に比べ２分の１となる。また、非表示期間においては、選択信号ＳＡ、ＳＢ、ＳＣの動作周波数は“０”となる。このように、周波数を著しく落とすことができるので、消費電力を大幅に抑えることができる。さらに、定常電流を必要とし消費電力の大きいアンプの電源を切ることができるので、消費電力を大きく削減できる。また、パーシャル表示おいて、縦方向の分割位置などを自由にＣＰＵから設定でき、使い勝手の良い表示装置を作成できる。

本発明の実施例３について、図８、図９、図１０を用いて説明する。本実施例は、時分割データとして６列分のデータが時分割して入力されており、１本の列電圧は６個の分配スイッチにより、６列の列電極へ接続されている点が、実施例１，２と異なる。

図８は、本実施例の表示装置のブロック図であって、液晶パネル１０２上の分配部１２１には、列電圧出力部１１８から与えられた１つの信号を６つの列駆動信号に変換するスイッチ回路７２１，７２２，７２３が設けられている。これらのスイッチ回路の構成は同じであるので、代表してスイッチ回路７２１について説明する。列駆動回路１０１からの１つの信号は、スイッチ７０１，７０２，７０３，７０４，７０５，７０６に接続されている。これらのスイッチは、それぞれ、分配制御線７１１，７１２，７１３，７１４，７１５、７１６が“ハイ”のときオン状態となるスイッチである。そして、スイッチ７０１，７０２，７０３，７０４，７０５，７０６は、それぞれ、Ｂ２，Ｇ２，Ｒ２，Ｂ１，Ｇ１，Ｒ１列の画素に列駆動信号を与える。

本実施例では、列駆動信号ＤＲ０として、Ｒの１列目、Ｇの１列目、Ｂの１列目、Ｒの２列目、Ｇの２列目、Ｂの２列目の各信号が時分割され、液晶パネルに入力される。同様に、列駆動信号ＤＲ１として、Ｒ、Ｇ，Ｂの３列目及び４列目、列駆動信号ＤＲｍとして、Ｒ、Ｇ，Ｂの２ｍ＋１列目及び２ｍ＋２列目が時分割されて入力される。

次に、通常表示時の動作に関して、図９を用いて説明する。図８に示す表示メモリ１１９は、ライン信号に同期して１行分のデータを時分割部１１７に出力する。図９では、特に、１列目と２列目の動作に着目して説明する。

図９において、Ｒ１１と書いてあるのはＲ１列の１行目に書き込むべき値であることを示す。同様にＲ１２はＲ２列の１行目に書き込むべき値、Ｒ２１はＲ１列の２行目に書き込むべき値であることを示す。

１行目のデータは同時に出力されるので、時分割部１１７はタイミング生成部１１３で生成された分割信号Ｄ１〜Ｄ６に従ってＲ１１,Ｇ１１，Ｂ１１，Ｒ１２，Ｇ１２，Ｂ１２を時分割し、時分割データを生成する。この時分割データを列電圧出力部１１８で列電圧に変換し、列駆動信号ＤＲ０〜ＤＲｍとして出力する。

電源部１０３では、分割信号Ｄ１〜Ｄ６をもとに、選択信号ＳＡ〜ＳＦを生成する。選択信号ＳＡが“ハイ”のとき、スイッチ７０６がオン状態となり、その時、列電圧はＲ１１に対応する値となっているので、Ｒ１列に列電圧Ｒ１１が書き込まれる。同様に、Ｇ１１，Ｂ１１，Ｒ１２，Ｇ１２，Ｂ１２がＧ１列、Ｂ１列、Ｒ２列、Ｇ２列、Ｂ２列に書き込まれる。最後のＢ２列の駆動信号が確定してから、１行目行駆動信号は“ロー”となり、１行目のＲ１，Ｇ１，Ｂ１，Ｒ２，Ｂ２，Ｇ２列目の液晶画素に、それぞれＲ１１，Ｇ１１，Ｂ１１，Ｒ１２，Ｇ１２，Ｂ１２に対応する列電圧が書き込まれる。

このような構成とすることにより、本実施例の液晶装置は実施例１，２の液晶装置に比べ、列駆動部１０１と液晶パネル１０２間の配線数を半減させることができ、低コスト化できる。

次に、８色パーシャル表示時の動作に関して、図１０を用いて説明する。表示期間において、図８に示す表示メモリ１１９は、ライン信号に同期して１行分のデータを時分割部１１７に出力する。１行目のデータは同時に出力されるので、時分割部１１７はタイミング生成部１１３で生成された分割信号Ｄ１〜Ｄ６に従ってＲ１１,Ｇ１１，Ｂ１１，Ｒ１２，Ｇ１２，Ｂ１２を時分割し、時分割データを生成する。この時、分割信号Ｄ１〜Ｄ６は図１０に示す波形であるので、時分割データは、１行目では、Ｒ１１，Ｇ１１，Ｂ１１，Ｒ１２，Ｇ１２，Ｂ１２，２行目では、Ｂ２２，Ｇ２２，Ｒ２２，Ｂ２１，Ｇ２１,Ｒ２１の順番で時分割される。

また、選択信号ＳＡ〜ＳＦは分割信号Ｄ１〜Ｄ６をもとに生成され、図１０に示す波形となる。したがって、Ｒ１列、Ｇ１列、Ｂ１列、Ｒ２列、Ｇ２列、Ｂ２列にＲ１１，Ｇ１１，Ｂ１１，Ｒ１２，Ｇ１２，Ｂ１２に対応する列電圧が書き込まれたときに、１行目の行駆動信号は“ロー”となるので、１行目のＲ１，Ｇ１，Ｂ１，Ｒ２，Ｂ２，Ｇ２列目の液晶画素に、それぞれＲ１１，Ｇ１１，Ｂ１１，Ｒ１２，Ｇ１２，Ｂ１２に対応する列電圧が書き込まれる。次の２行目は、Ｒ１列、Ｇ１列、Ｂ１列、Ｒ２列、Ｇ２列、Ｂ２列にＲ２１，Ｇ２１，Ｂ２１，Ｒ２２，Ｇ２２，Ｂ２２に対応する列電圧が書き込まれたときに、２行目の行駆動信号は“ロー”となるので、２行目のＲ１，Ｇ１，Ｂ１，Ｒ２，Ｂ２，Ｇ２列目の液晶画素に、それぞれＲ２１，Ｇ２１，Ｂ２１，Ｒ２２，Ｇ２２，Ｂ２２に対応する列電圧が書き込まれる。

以上説明したように、本実施例において、１行目では、Ｂ２列を駆動する選択信号ＳＦが最後に“ハイ”となり、Ｂ２列に最後に列電圧が分配されたあと、２行目では、最初に選択信号ＳＦが“ハイ”となり、Ｂ２列に最初に列電圧が分配される。

また、２行目では、Ｒ１列を駆動する選択信号ＳＡが最後に“ハイ”となり、Ｒ１列に最後に列電圧が分配されたあと、３行目では、最初に選択信号ＳＡが“ハイ”となり、Ｒ１列に最初に列電圧が分配される。

このように、ある行で最後に分配した列に、次の行では最初に分配し、行の変わり目で選択信号を“ハイ”のまま保つことで、選択信号ＳＡとＳＦの駆動周波数を２分の１に減らすことができるので、選択信号ＳＡとＳＦの充放電電力を約２分の１とすることができる。また、本実施例においても、実施例１，２と同様、非表示期間においては、選択信号ＳＡ〜ＳＦのレベルを”ロー“に固定することで、非表示期間の駆動周波数を”０“とすることができる。また、非表示期間において、イコライズ回路のＥＱＧ信号を"ハイ"とし、列電圧出力部のアンプの電源を切ることができるので、消費電力を大幅に削減できる。

本実施例においては、選択信号が“ハイ”になる順番は、奇数行目はＳＡ，ＳＢ，ＳＣ，ＳＤ，ＳＥ，ＳＦ、偶数行目はＳＦ，ＳＥ，ＳＤ，ＳＣ，ＳＢ，ＳＡと逆順であったが、違う順番であっても、隣り合う行で最後と最初の選択信号が同じであり同じ列を選択すれば同じように効果を得ることができる。例えば、奇数行目はＳＡ，ＳＢ，ＳＣ，ＳＤ，ＳＥ，ＳＦ偶数行目はＳＦ，ＳＢ，ＳＣ，ＳＤ，ＳＥ，ＳＡという場合でも同じように効果を得ることができることは明白であり、最初と最後の列以外の選択順は本発明にはなんら制限を与えない。また、実施例１，２においては、時分割数を３、実施例３においては、時分割数を６としたが、時分割数は３の倍数でなくともよく、他の数においてもある行の最後に分配した列に、次の行では最初に分配することにより、同じ効果を得ることができることは、明白である。したがって、時分割の分割数は本発明になんら制限を与えるものではなく、どのような整数であっても、本発明は適用できる。

次に、本発明の実施例４について、図８、図９、図１１を用いて説明する。図８は、実施例３と同様に、本実施例のブロック図である。本実施例において、通常表示時は、実施例３と同様に、図９に示す動作を行う。また、本実施例において、８色パーシャル表示時は、図１１に示す動作を行う。

本実施例の８色パーシャル表示は、縦方向、横方向共に２分の１の解像度で表示するとする。例えば、通常表示時、ＶＧＡ(６４０ピクセル×４８０ピクセル)の高精細表示であるとすると、８色パーシャル表示時は、ＱＶＧＡ(３２０ピクセル×２４０ピクセル)表示となる。このような低精細度化は、縦横２ピクセルづつ計４ピクセルに同じ値を書き込むとする。

まず、図８に示す表示メモリ１１９は、１行目と２行目に書き込むべきデータを時分割部１１７に出力する。タイミング生成部１１３は図１１に示す分割信号Ｄ１，Ｄ２，Ｄ３を生成する。

そこで、１行目の書き込み時、１ライン周期を３つに分け、３つに分けた最初の期間を分割信号Ｄ１の“ハイ”期間、次の期間を分割信号Ｄ２の“ハイ”期間、次の期間を分割信号Ｄ３の“ハイ”期間とする。これら分割信号Ｄ１、Ｄ２，Ｄ３により、時分割データは図１１に示すように生成される。また、選択信号ＳＡ〜ＳＦは分割信号Ｄ１，Ｄ２，Ｄ３をもとに生成され、選択信号ＳＡとＳＤ、選択信号ＳＢとＳＥ、選択信号ＳＣとＳＦは同じ信号が出力される。これにより、Ｒ１列とＲ２列、Ｇ１列とＧ２列、Ｂ１列とＢ２列には、同じ列電圧が書き込まれる。各列電圧が確定した後、１行目駆動信号は“ロー”となり、液晶画素１行目のＲ１列とＲ２列には列電圧Ｒ１が、液晶画素１行目のＧ１列とＧ２列には列電圧Ｇ１が、液晶画素１行目のＢ１列とＢ２列には列電圧Ｂ１が書き込まれる。

次に、２行目の書き込み時には、表示メモリ１１９の出力データ、分割信号Ｄ１、Ｄ２、Ｄ３は変化せず、選択信号ＳＡ〜ＳＦも電位を保ったままとする。それにより、液晶素子Ｒ１，Ｇ１，Ｂ１，Ｒ２，Ｇ２，Ｂ２の列駆動信号の電位は変化せず、２行目の行駆動信号が“ロー”となり液晶画素２行目のＲ１列とＲ２列には列電圧Ｒ１が、液晶画素２行目のＧ１列とＧ２列には列電圧Ｇ１が、液晶画素２行目のＢ１列とＢ２列には列電圧Ｂ１が書き込まれる。

次の３行目の書き込み時には、１ライン周期を３つに分け、３つに分けた最初の期間を分割信号Ｄ３の“ハイ”期間、次の期間を分割信号Ｄ２の“ハイ”期間、次の期間を分割信号Ｄ１の“ハイ”期間とする。これら分割信号Ｄ１、Ｄ２，Ｄ３により、時分割データは図１１に示すようにＢ２，Ｇ２，Ｒ２の順で生成される。また、選択信号ＳＡ〜ＳＦは分割信号Ｄ１，Ｄ２，Ｄ３をもとに生成され、選択信号ＳＡとＳＤ、選択信号ＳＢとＳＥ、選択信号ＳＣとＳＦは同じ信号が出力される。これにより、Ｒ１列とＲ２列、Ｇ１列とＧ２列、Ｂ１列とＢ２列には同じ列電圧が書き込まれる。各列電圧が確定した後、３行目の行駆動信号は“ロー”となり液晶画素３行目のＲ１列とＲ２列には列電圧Ｒ２が、液晶画素３行目のＧ１列とＧ２列には列電圧Ｇ２が、液晶画素３行目のＢ１列とＢ２列には列電圧Ｂ２が書き込まれる。

以上のように動作することにより、８色パーシャル表示において、選択信号ＳＢ、ＳＥの動作周波数は、図８に示す通常表示時の２分の１、また、選択信号ＳＡ、ＳＣ，ＳＤ，ＳＦの動作周波数は、通常表示時の４分の１となり、大幅に動作周波数を削減できるので、低消費電力化することができる。

なお、本実施例では、８色パーシャル表示の表示期間において、行駆動信号の“ハイ”を１行分づつ別々のタイミングで入力したが、“ハイ”の時間を２倍にし、同時に入力してもよい。特に、行駆動信号の入力方式に限定されない。

以上本実施例で示したように、複数行に同じデータを書き込み、複数行毎に書き込みデータを変える表示方法においても、本方式は適用可能であり、表示が切り替わる行において、最後に分配した列に、次に表示が切り替わる行において、最初に分配し、かつ、行の切り替わり時、または、表示が切り替わらない行においては、選択信号の電位を保つことにより、適用できる。

以上、本発明の実施例においては、ＴＮ型液晶とＬＴＰＳ−ＴＦＴを例にとり説明したが、表示画素への表示信号を時分割して入力し、分配して書き込み表示する表示装置であればＩＰＳ液晶、ＯＣＢ液晶など他の液晶方式、またＯＬＥＤなど他の表示原理を用いた表示装置であっても適用可能であることはいうまでもない。

本発明に係る表示装置の実施例１，２の構成を示すブロック図 実施例１での通常表示時の動作を表すタイミングチャート 実施例１でのパーシャル表示時の動作を表すタイミングチャート 実施例１でのパーシャル表示時の動作を表すタイミングチャート 実施例２でのデータレジスタ、タイミング生成部の一部分の詳細ブロック図 実施例２での通常表示時の動作を表すタイミングチャート 実施例２でのパーシャル表示時の動作を表すタイミングチャート 本発明に係る表示装置の実施例３，４の構成を示すブロック図 実施例３，４での通常表示時の動作を表すタイミングチャート 実施例３での８色パーシャル表示時の動作を表すタイミングチャート 実施例４での８色パーシャル表示時の動作を表すタイミングチャート

符号の説明

１…ＣＰＵ、２…主メモリ、３…システムバス、１００…表示装置、１０１…列駆動部、１０２…液晶パネル、１０３…電源部、１１１…システムインターフェイス、１１２…データレジスタ、１１３…タイミング生成部、１１４…メモリライト制御部、１１５…メモリリード制御部、１１６…列電圧生成部、１１７…時分割部、１１８…列電圧出力部、１１９…表示メモリ、１２１…分配部、１２２…画素部、１２３…行駆動部、１２４…イコライズ回路、１３１…対向電極、５０１…パーシャル非表示開始アドレスレジスタ、５０２…パーシャル非表示終了アドレスレジスタ、５０３…パーシャル表示開始レジスタ、５０４…カウンタ、５０５，５０６…比較器、５０７，５１１，５１２…ＳＲラッチ、５０８…通常表示時用分割信号生成シフトレジスタ、５０９…パーシャル表示時用分割信号生成シフトレジスタ、５１０…選択器、５１３，５１４，５１５，５１６，５１７，５１８、５２１，５２２，５２３…シフトレジスタ、５１９，５２４…ＯＲ回路、５２０，５２５…ＡＮＤ回路、１２１１，１２１２，１２１３…分配制御線、１２１４，１２１５，１２１６…ＴＦＴ素子

Claims (10)

1. 液晶層を介して対向して配置される２枚の基板のうち、一方の基板の内面に対向電極を形成し、他方の基板の内面に互いに交差する複数本の行電極と列電極を形成し、前記行電極と列電極の交差部に３端子のスイッチング素子を形成し、前記スイッチング素子の第１端子は行電極に、第２端子は列電極に、第３端子は液晶層の一方と保持容量に接続され、前記液晶層の他方は対向電極に接続される画素部と、
   外部装置から入力される表示データを列電圧に変換すると共に、液晶駆動用の表示同期信号を生成し、前記表示同期信号に従って、１行分の列電圧を時分割して出力する列駆動部と、
   前記列駆動部からの時分割された列電圧を分配して列電極へ出力する分配部と、
   前記分配部とは反対側の列電極に接続されるイコライズ回路と、
   前記スイッチング素子のオン・オフを制御するための行電圧を表示同期信号に従って、行電極へ１行づつ順次出力する行駆動部と、
   前記表示同期信号に従って、前記表示同期信号を行駆動部に出力し、対向電圧を対向電極に出力し、選択信号を分配部へ出力する電源部とを備えた表示装置において、
   前記外部装置は行単位で表示期間と非表示期間を列駆動部と電源部に設定し、電源部は非表示期間において、分配部へ出力する選択信号をオフ状態とし、イコライズ回路に出力するイコライズ信号をオン状態とすることを特徴とする表示装置
2. 前記分配部は、選択信号によりオン・オフが制御される複数のスイッチング素子を備え、非表示期間において、選択信号により複数のスイッチング素子をオフ状態とし、
   前記イコライズ回路は、イコライズ信号によりオン・オフが制御される複数のスイッチング素子を備え、非表示期間において、イコライズ信号により複数のスイッチング素子をオン状態とすることを特徴とする請求項１に記載の表示装置
3. 前記イコライズ回路から列電極に与えられる電位は、対向電圧の電位又は列電圧として許容される電位の中で最も対向電圧に近い電位とすることを特徴とする請求項２に記載の表示装置
4. 液晶層を介して対向して配置される２枚の基板のうち、一方の基板の内面に対向電極を形成し、他方の基板の内面に互いに交差する複数本の行電極と列電極を形成し、前記行電極と列電極の交差部に３端子のスイッチング素子を形成し、前記スイッチング素子の第１端子は行電極に、第２端子は列電極に、第３端子は液晶層の一方と保持容量に接続され、前記液晶層の他方は対向電極に接続される画素部と、
   外部装置から入力される表示データを列電圧に変換すると共に、液晶駆動用の表示同期信号を生成し、前記表示同期信号に従って、１行分の列電圧を時分割して出力する列駆動部と、
   前記列駆動部からの時分割された列電圧を分配して列電極へ出力する分配部と、
   前記スイッチング素子のオン・オフを制御するための行電圧を表示同期信号に従って、行電極へ１行づつ順次出力する行駆動部と、
   前記表示同期信号に従って、前記表示同期信号を行駆動部に出力し、対向電圧を対向電極に出力し、選択信号を分配部へ出力する電源部とを備えた表示装置において、
   前記電源部から分配部へ出力される選択信号は、任意の行電極で最後に選択された列電極が次の行電極において最初に選択されるまで、そのレベルを変えないことを特徴とする表示装置
5. 前記選択信号のレベルを変えない場合には、低階調で表示し、変える場合には、多階調で表示すると共に、選択信号の切り替わり時に、分配部のスイッチング素子を１度オフとする選択信号を用いて、多階調表示時と低階調表示時において切り替えることを特徴とする請求項４に記載の表示装置
6. 液晶層を介して対向して配置される２枚の基板のうち、一方の基板の内面に対向電極を形成し、他方の基板の内面に互いに交差する複数本の行電極と列電極を形成し、前記行電極と列電極の交差部に３端子のスイッチング素子を形成し、前記スイッチング素子の第１端子は行電極に、第２端子は列電極に、第３端子は液晶層の一方と保持容量に接続され、前記液晶層の他方は対向電極に接続される画素部と、
   外部装置から入力される表示データを列電圧に変換すると共に、液晶駆動用の表示同期信号を生成し、前記表示同期信号に従って、１行分の列電圧を時分割して出力する列駆動部と、
   前記列駆動部からの時分割された列電圧を分配して列電極へ出力する分配部と、
   前記スイッチング素子のオン・オフを制御するための行電圧を表示同期信号に従って、行電極へ１行づつ順次出力する行駆動部と、
   前記表示同期信号に従って、前記表示同期信号を行駆動部に出力し、対向電圧を対向電極に出力し、選択信号を分配部へ出力する電源部とを備えた表示装置において、
   前記表示データが複数行毎に切り替えられ、
   前記電源部から分配部へ出力される選択信号は、任意の行電極で最後に選択された列電極が次の行電極において最初に選択されるまで、そのレベルを変えないことを特徴とする表示装置
7. 複数の行電極と、前記複数の行電極と交差する複数の列電極と、前記交差する部分に配置された表示素子と、前記列電極を複数に分割した分割単位で列電極を選択する分配部とを備えた表示装置において、
   前記分配部は、複数の選択信号に従って、分割単位でそれぞれの列電極を順次選択し、
   前記選択信号は、任意の行電極で最後に選択された列電極が次の行電極において最初に選択されるまで、そのレベルを変えないことを特徴とする表示装置
8. 前記選択信号を、パーシャル表示での非表示期間において、オフ状態とすることを特徴とする請求項７に記載の表示装置
9. 互いに交差する複数本の行電極と列電極を形成し、前記行電極と列電極の交差部に対応して形成された画素部と、
   外部装置から入力される表示データを列電圧に変換すると共に、駆動用の表示同期信号を生成し、前記表示同期信号に従って、１行分の列電圧を時分割して出力する列駆動部と、
   前記列駆動部からの時分割された列電圧を分配して列電極へ出力する分配部と、
   前記分配部とは反対側の列電極に接続されるイコライズ回路と、
   前記スイッチング素子のオン・オフを制御するための行電圧を表示同期信号に従って、行電極へ１行づつ順次出力する行駆動部と、
   前記表示同期信号に従って、前記表示同期信号を行駆動部に出力し、対向電圧を対向電極に出力し、選択信号を分配部へ出力する電源部とを備えた表示装置において、
   前記外部装置は行単位で表示期間と非表示期間を列駆動部と電源部に設定し、電源部は非表示期間において、分配部へ出力する選択信号をオフ状態とし、イコライズ回路に出力するイコライズ信号をオン状態とすることを特徴とする表示装置
10. 互いに交差する複数本の行電極と列電極を形成し、前記行電極と列電極の交差部に対応して形成された画素部と、
    外部装置から入力される表示データを列電圧に変換すると共に、駆動用の表示同期信号を生成し、前記表示同期信号に従って、１行分の列電圧を時分割して出力する列駆動部と、
    前記列駆動部からの時分割された列電圧を分配して列電極へ出力する分配部と、
    前記スイッチング素子のオン・オフを制御するための行電圧を表示同期信号に従って、行電極へ１行づつ順次出力する行駆動部と、
    前記表示同期信号に従って、前記表示同期信号を行駆動部に出力し、対向電圧を対向電極に出力し、選択信号を分配部へ出力する電源部とを備えた表示装置において、
    前記電源部から分配部へ出力される選択信号は、任意の行電極で最後に選択された列電極が次の行電極において最初に選択されるまで、そのレベルを変えないことを特徴とする表示装置