JP2008176159A - 表示装置 - Google Patents

Abstract

【課題】
パーシャル表示や少階調表示での画質の劣化を抑制しつつ、駆動回路の消費電力を低減する。
【解決手段】
パーシャル表示又は少階調表示）では、１フレーム期間の前半の２値書き込み領域の期間で表示パネルを２ライン毎に走査し、１フレーム期間の後半の非走査期間で表示パネルへ供給する階調信号をバッファリングする出力アンプの定常電流を下げる。
【選択図】 図７

Description

本発明は、多階調表示モードと少階調表示モード（多階調表示モードよりも階調数の少ない）とを有する表示装置及びその駆動方法に係り、特に、液晶ディスプレイ、有機ＥＬディスプレイ、プラズマディスプレイ、電界放出ディスプレイ及びその駆動方法に関する。

パーシャル表示（部分表示）時の非表示エリアを複数ライン選択して信号書込みを行うために、Ｈｓｙｎｃに同期してデータ転送を行うシフトレジスタと、シフトレジスタの出力信号とＥｎａｂｌｅ信号を基に出力信号を生成するＡＮＤ回路とで構成する走査回路を備える画像表示装置が知られている（特許文献１）。シフトレジスタに入力するスタート信号のＨｉ期間を複数水平期間、例えば４水平期間とし、Ｅｎａｂｌｅ信号を複数水平期間に１水平期間だけ、例えば４水平期間に１水平期間だけＨｉレベルとなる信号とすることで、複数ライン（４水平ライン）を同時に選択可能な走査回路を実現できる。

表示階調数が少なくなった場合に、複数の階調電圧を生成する回路のうち、表示に必要のない階調電圧を生成する回路部分（ラダー抵抗）に流れる電流を下げる表示装置が知られている（特許文献２）。

特開2005-234029号公報 特開2002-366115号公報

特許文献１では、複数ライン同時選択で書き込みを行う場合でも、シフトレジスタの動作（クロック信号など）は通常表示と同様であるため、パーシャル表示を行う場合においてシフトレジスタ部分の消費電力を低減することは困難である。特許文献１では、非表示エリアに黒データを書き込む場合でも、複数水平期間に１水平期間の割合で電圧書込みを行う必要があるため、長時間にわたり出力アンプを停止し定常電力を削減することも困難である。

特許文献２でも、表示に必要のない階調電圧を生成する回路部分に流れる電流を下げているだけであるため、消費電力を低減するには十分ではない。

本発明の目的は、消費電力を低減した表示装置及びその駆動方法を提供することである。特に、パーシャル表示や少階調表示での画質の劣化を抑制しつつ、駆動回路の消費電力を低減する。

第１の表示モード（例えば、非パーシャル表示、多階調表示）では、１フレーム期間の全期間で表示パネルをｎ（ｎは１以上の整数）ライン毎に走査し、第２の表示モード（例えば、パーシャル表示、少階調表示）では、１フレーム期間内の一部の期間（例えば、前半）で表示パネルをｍ（ｍはｎより大きい整数）ライン毎に走査し、１フレーム期間内の他の期間（例えば、後半）で表示パネルを駆動する駆動回路（例えば、バッファリングアンプ）に流れる電流を下げる。

例えば、走査回路は、２水平期間だけＨｉレベルとなる入力信号を２水平周期づつシフトするシフトレジスタと、シフトレジスタの出力データ（Ｈｉレベル：２水平期間）を２つの期間に時分割するためのＡＮＤ回路で構成され、ＡＮＤ回路に入力する時分割用の２本の駆動クロックにより順次水平ラインを選択して表示を行う。パーシャル（８色表示）の場合、シフトレジスタの制御クロック周期を１／２に短縮し、２本の駆動クロックを同相とすることで２ライン同時選択を行う。信号書込みの際の支配的な容量はドレイン線容量であるため、２ライン同時選択でも書き込み時間は通常と同じにすることができ、１画面の書込み時間を通常の半分に短縮できる。走査しない期間ではドレイン線を駆動するアンプの定常電流を小さくする。また、この期間に走査回路のシフトレジスタも停止する。

本発明によれば、１フレーム期間内の他の期間で表示パネルを駆動する駆動回路に流れる電流を下げるため、駆動回路の消費電力を低減できる。つまり、１フレーム期間のうち走査しない期間で、信号出力部のアンプ定常電流を小さくすることが出来るため消費電力を削減できる。

本発明によれば、シフトレジスタを停止する期間を設けることが出来るため、停止期間にシフトレジスタを駆動する電源関係を停止して、消費電力を削減することが可能となる。
書き込み時間を充分確保できるため、パーシャル表示時の画質劣化を抑制できる。また、走査回路において、パーシャル表示を行う際に特別な信号が不要であるため回路規模の増大を抑制できる。

実施例１で、パーシャル表示／少階調表示モードで、１フレーム期間の前半に２ライン毎に走査して全画面に表示データに応じた階調信号（例えば、階調電圧）を書き込み、１フレーム期間の後半に何れのラインも走査しない例を説明する。

実施例２で、パーシャル表示／少階調表示モードで、１フレーム期間の前半のさらに２／３の期間に２ライン毎に走査して上半分の領域に表示データに応じた階調信号を書き込み、１フレーム期間の前半の残りの１／３の期間に４ライン毎に走査して表示データとは異なる低階調の階調信号を書き込み、１フレーム期間の後半に何れのラインも走査しない例を説明する。

図1は、本発明の実施例１の表示装置の構成図である。図１中、１は複数の画素がマトリックス状に配置された表示パネル、２は電源電圧から表示に必要な階調電圧を生成する電源回路、３は外部装置（例えば、携帯電話のＭＰＵ）からＰＳＬ信号、同期信号などの制御信号や設定値、表示データを入力し制御信号を生成し出力する制御回路、４は表示データを一時的に保持するメモリ、５は表示データに応じた階調電圧をドレイン線Ｄ１〜Ｄｍに印加する映像信号生成回路、６はゲート線Ｇ１〜Ｇｎを１ライン毎又は複数ライン毎に走査する走査回路を示す。

表示パネル１は、複数のドレイン線（信号線）Ｄ１〜Ｄｍと複数のゲート線（走査線）Ｇ１〜Ｇｎを備え、各ドレイン線と各ゲート線に各画素が接続される。各画素は、ＴＦＴ（薄膜トランジスタ）と容量素子を備える。電源回路２と制御回路３とメモリ４と映像信号生成回路５と走査回路６は、駆動回路として１つのＬＳＩで構成されてもよいし、別々のＬＳＩで構成されてもよい。メモリ４の記憶容量は、１フレーム分（１画面分）の表示データを保持できる記憶容量以上であるのが好ましい。ＰＳＬ信号は、パーシャル動作（一部領域表示動作）と非パーシャル動作（全画面表示動作）の切替を制御するための信号である。例えば、パーシャル動作ではＰＳＬ信号をハイレベルとし、非パーシャル動作ではＰＳＬ信号をロウレベルとする。パーシャル動作では、一部の表示領域のみに表示データを書き換え他の表示領域に表示データを書き換えなくてもよいし、一部の表示領域のみに表示データを表示し他の表示領域に黒データを表示してもよい。したがって、メモリ４の記憶容量はパーシャル動作時に必要となる表示データを記憶するだけでもよい。また、パーシャル動作では表示データをＲＧＢ各色毎にＯＮ又はＯＦＦの２階調（１ビット）とし、非パーシャル動作では表示データをフル階調（例えば、６ビットや８ビット）とする。つまり、パーシャル表示では、少階調表示モード（例えば、８色モード）となり、非パーシャル表示では、多階調表示モードとなる。ただし、少階調表示モードは、２階調（１ビット）に限らず、４階調（２ビット）や８階調（３ビット）でもよい。ＣＰＵインターフェースでは、ＰＳＬ信号の代わりに、パーシャル動作か非パーシャル動作かを示す設定値であってもよい。パーシャル表示を行う場合には、メモリ４があった方が好ましいが、パーシャル表示を行わず、単に少階調表示を行う場合には、メモリ４はなくてもよい。

電源回路２が、電源電圧を分圧して、表示データが示す階調数に応じた数の階調電圧を生成し、出力する。制御回路３が、外部装置からＰＳＬ信号と同期信号を入力して、制御信号群を生成し、出力する。メモリ４が、制御信号群に従って表示データを格納し、制御信号群に従って表示データを出力する。映像信号生成回路５が、制御信号群に従ってメモリ４から表示データを読み出し、表示データを階調電圧に変換して、ドレイン線Ｄ１〜Ｄｎに印加する。一方、走査回路６が、制御信号群に従って、ゲート線Ｇ１〜Ｇｎに順次選択電圧を印加し、ゲート線Ｇ１〜Ｇｎに接続された画素（画素のライン）を順次選択状態にする。選択状態となった画素が、階調電圧に応じた電荷を容量素子に保持し、その電荷に応じた輝度を１フレーム期間表示する。

図２は、本発明の実施例１の映像信号生成回路の内部ブロック図である。図２中、５１および５２は１ライン分の表示データをラッチするデータラッチ回路、５３はデジタルの表示データをアナログの階調電圧へ変換するＤＡコンバータ、５４は階調電圧をドレイン線Ｄ１〜Ｄｍに印加する出力回路を示す。

制御信号群は、タイミング信号と、ＰＳＬ信号に従ってパーシャル表示と非パーシャル表示とを区別するための信号を含む。映像信号生成回路５は、非パーシャル表示の場合、図６に示すように表示データを複数の階調電圧ＶＤＨ〜ＶＤＬに変換して出力する。一方、映像信号生成回路５は、パーシャル表示の場合、図７、図８に示すように２値（ＶＰＨ、ＶＰＬ）に変換して出力する。

データラッチ回路５１が、制御信号群に従って、表示データを順次入力し、１ライン分の表示データを出力する。データラッチ回路５２が、制御信号群に従って、１ライン分の表示データを入力し、１水平期間保持し、１ライン分の表示データを出力する。ＤＡコンバータ５３が、制御信号群に従って、１ライン分の表示データ中の各表示データに応じた各階調電圧を、電源回路２から出力された複数の階調電圧の中から選択する。出力回路５４が、各階調電圧を、各ドレイン線に印加する。

図３は、本発明の実施例１の出力回路の内部構成である。図３中、５４１は階調電圧をバッファリングする出力アンプ、５４２および５４３は出力アンプ５４１の定常電流を制御する電流制御回路を示す。１本のドレイン線Ｄ（ｘ）に対し、１つの出力アンプ５４１が設けられている。

ＢＩＡＳ信号（アナログ電圧）は、制御回路３から出力される制御信号群に含まれる。電流制御回路５４２および５４３は、ＭＯＳスイッチであるのが好ましい。ＢＩＡＳ信号がＭＯＳスイッチのゲートに入力され、ＢＩＡＳ信号の電圧値により出力アンプ５４１の定常電流が制御される。

図４は、本発明の実施例１の走査回路の構成図である。図４中、６１はシフトレジスタ、６２はシフトレジスタ６１の出力信号と制御信号群に含まれるＧＣＫ信号（ゲートクロック信号）に基づいて、ゲート線にゲート信号を出力する選択回路を示す。選択回路６２は、２本のゲート線に対し、１つ設けられる。

シフトレジスタ６１が、制御回路3から出力される制御信号群に含まれるＳＴ信号（スタート信号）とＳＣＫ信号（シフトクロック信号）ＡとＳＣＫ信号（シフトクロック信号）Ｂを入力し、ＳＲ信号（シフトレジスタ信号）１〜ｓ（例えば、ｓはｎ／２）を出力する。選択回路６２が、シフトレジスタ６１から出力されたＳＲ信号１〜ｓと、制御信号群に含まれるＧＣＫ信号（ゲートクロック信号）ＡとＧＣＫ信号（ゲートクロック信号）Ｂにより、時分割して２本のゲート線にゲート信号を出力する。

図５は、本発明の実施例１の選択回路の構成図である。図５中、６２１および６２２は、ロジック回路を示す。制御回路３の出力信号（ロジック振幅）から、選択回路６２の出力（Ｇ信号１〜ｎ）の間にレベルシフタが接続されるのが好ましいが、他の個所であってもよい。

ロジック回路６２１は、ＳＲ信号とＧＣＫ信号Ａを入力し、ＳＲ信号１とＧＣＫ信号Ａの値に応じた期間、ゲート線Ｇ１に選択電圧を印加する。同様に、ロジック回路６２２は、ＳＲ信号とＧＣＫ信号Ｂを入力し、ＳＲ信号とＧＣＫ信号Ｂの値に応じた期間、ゲート線Ｇ１に選択電圧を印加する。ここで、ロジック回路は、例えばＡＮＤ回路である。

図６は、本発明の実施例１の非パーシャル表示時のタイミングチャートである。非パーシャル表示では、ＰＳＬ信号がロウレベルとなる。出力アンプ５４１の定常電流Ｉｃｎｔを、非パーシャル駆動時の最適電流Ｉ（ｎｍｌ）に設定するため、ＢＩＡＳ信号を非パーシャル表示用のＶ（ｎｍｌ）に設定する。ＢＩＡＳ信号は、全てのドレイン線Ｄ１〜Ｄｍの出力アンプ５４１に共通である。

ＳＴ信号は、１フレーム期間毎にロウレベルからハイレベルへ変化する信号である。ＳＣＫ信号は、２水平期間毎にハイレベルとロウレベルを繰り返す信号である。ＳＣＫ信号Ａは、１フレーム期間内の最初の２水平期間、ハイレベルとなり、ＳＣＫ信号Ｂは、次の２水平期間、ハイレベルとなる。ＧＣＫ信号は、１水平期間毎にハイレベルとロウレベルを繰り返す信号である。ＧＣＫ信号Ａは、１フレーム期間内の最初の１水平期間、ハイレベルとなり、ＧＣＫ信号Ｂは、次の１水平期間、ハイレベルとなる。ＳＲ信号は、フレーム周期で、２水平期間、ハイレベルとなる信号である。ＳＲ信号１は、１フレーム期間内の最初の２水平期間、ハイレベルとなる。ＳＲ信号２は、次の２水平期間、ハイレベルとなる。ＳＲ信号３は、その次の２水平期間、ハイレベルとなる。つまり、ＳＲ信号１〜ｓは、ハイレベルとなる期間が２水平期間毎にシフトする。Ｇ信号（ゲート信号）は、フレーム周期で、１水平期間、ハイレベルとなる信号である。Ｇ信号１は、１フレーム期間内の最初の１水平期間、ハイレベルとなる。Ｇ信号２は、次の１水平期間、ハイレベルとなる。Ｇ信号３は、その次の１水平期間、ハイレベルとなる。つまり、Ｇ信号１〜ｎは、ハイレベルとなる期間が１水平期間毎にシフトする。

シフトレジスタ６１が、ＳＴ信号がハイレベルである場合に、ＳＣＫ信号Ａがハイレベルである期間（２水平期間）に、ＳＲ信号１をハイレベルにし、次に、ＳＣＫ信号Ｂがハイレベルである期間（２水平期間）に、ＳＲ信号２をハイレベルにし、次に、ＳＣＫ信号Ａがハイレベルである期間（２水平期間）に、ＳＲ信号３をハイレベルにする。選択回路６２のロジック回路６２１が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ａがハイレベルである期間（１水平期間）に、Ｇ信号１をハイレベルにする。選択回路６２のロジック回路６２２が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ｂがハイレベルである期間（１水平期間）に、Ｇ信号２をハイレベルにする。一方、映像信号生成回路５から各ドレイン線Ｄ１〜Ｄｍに対し、１水平期間毎に、表示データに応じた階調電圧Ｄ（ｘ）が印加される。つまり、非パーシャル表示では、表示パネルの画素が１ライン毎に走査され、各画素には表示データに応じた階調電圧が印加される。

図７は、本発明の実施例１のパーシャル表示で走査期間を短縮した場合のタイミングチャートである。パーシャル表示では、ＰＳＬ信号がハイレベルとなる。パーシャル表示では、１フレーム期間の前半に全画素ラインを順次走査し（アクティブ期間）、１フレーム期間の後半では何れの画素ラインも走査しない（スリープ期間）。そして、パーシャル表示では、１フレーム期間の前半に、ＢＩＡＳ信号をＶ（ｐｓ）に設定して、出力アンプ５４１の定常電流Ｉｃｎｔを、Ｉ（ｐｓ）に設定し、１フレーム期間の後半に、ＢＩＡＳ信号をＶ（ｓｌｐ）に設定して、出力アンプ５４１の定常電流Ｉｃｎｔを、Ｉ（ｓｌｐ）に設定する。Ｖ（ｎｍｌ）＞Ｖ（ｐｓ）＞Ｖ（ｓｌｐ）とすることによって、Ｉ（ｎｍｌ）＞Ｉ（ｐｓ）＞Ｉ（ｓｌｐ）となる。よって、（非パーシャル表示の出力アンプ５４１の電力）＞（パーシャル表示のアクティブ期間の出力アンプ５４１の電力）＞（パーシャル表示のスリープ期間の出力アンプ５４１の電力）となる。Ｉ（ｓｌｐ）は、出力アンプ５４１が、停止状態又はスリープ状態の電流である。よって、パーシャル表示では、出力アンプの消費電力を低減できる。

ＳＴ信号は、１フレーム期間毎にロウレベルからハイレベルへ変化する。ＳＣＫ信号は、１フレーム期間の前半で、１水平期間毎にハイレベルとロウレベルを繰り返し、１フレーム期間の後半で、ロウレベルとなる。ＳＣＫ信号Ａは、１フレーム期間内の最初の１水平期間、ハイレベルとなり、ＳＣＫ信号Ｂは、次の１水平期間、ハイレベルとなり、１フレーム期間の後半で、ＳＣＫ信号ＡとＳＣＫ信号Ｂは共にロウレベルとなる。ＧＣＫ信号ＡとＧＣＫ信号Ｂは共に、１フレーム期間の前半で、ハイレベルとなり、１フレーム期間の後半で、ロウレベルとなる。ＳＲ信号は、１フレーム期間の前半で、１水平期間、ハイレベルとなり、１フレーム期間の後半で、ロウレベルとなる。ＳＲ信号１は、１フレーム期間内の最初の１水平期間、ハイレベルとなる。ＳＲ信号２は、次の１水平期間、ハイレベルとなる。ＳＲ信号３は、その次の１水平期間、ハイレベルとなる。つまり、ＳＲ信号１〜ｓは、ハイレベルとなる期間が１水平期間毎にシフトする。Ｇ信号（ゲート信号）は、１フレーム期間の前半で、１水平期間、ハイレベルとなり、１フレーム期間の後半で、ロウレベルとなる。Ｇ信号１とＧ信号２は共に、１フレーム期間内の最初の１水平期間、ハイレベルとなる。Ｇ信号３とＧ信号４は共に、次の１水平期間、ハイレベルとなる。Ｇ信号５とＧ信号６は共に、その次の１水平期間、ハイレベルとなる。つまり、Ｇ信号１〜ｎは、隣接する２つのＧ信号をグループとして、ハイレベルとなる期間が１水平期間毎にシフトする。

シフトレジスタ６１が、ＳＴ信号がハイレベルである場合に、ＳＣＫ信号Ａがハイレベルである期間（１水平期間）に、ＳＲ信号１をハイレベルにし、次に、ＳＣＫ信号Ｂがハイレベルである期間（１水平期間）に、ＳＲ信号２をハイレベルにし、次に、ＳＣＫ信号Ａがハイレベルである期間（１水平期間）に、ＳＲ信号３をハイレベルにする。選択回路６２のロジック回路６２１が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ａがハイレベルである期間（１水平期間）に、Ｇ信号１をハイレベルにする。選択回路６２のロジック回路６２２が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ｂがハイレベルである期間（１水平期間）に、Ｇ信号２をハイレベルにする。一方、映像信号生成回路５から各ドレイン線Ｄ１〜Ｄｍに対し、１水平期間毎に、表示データに応じた２つの階調電圧の何れかＤ（ｘ）が印加され、１フレーム期間の後半では、何れの階調電圧も印加されない。

パーシャル表示では、シフトレジスタの制御信号（ＳＴ信号、ＳＣＫ信号Ａ、ＳＣＫ信号Ｂ）を１／２とし、ゲート線選択用のＧＣＫ信号Ａ、ＧＣＫ信号Ｂを同相信号として、毎水平周期毎出力することにより、非パーシャル表示の半分の期間で、全水平ラインの電圧を書き換えることができる。また、画素に印加する電圧はオン・オフを制御するＶＰＬ・ＶＰＨの２値だけとし、２値制御（ＲＧＢでは８色表示）で画質劣化も発生しにくいことから、出力アンプの定常電流も最適化することにより通常よりも小さく出来る。

パーシャル表示では、１フレーム期間の前半に何れの画素ラインも走査せず（スリープ期間）、１フレーム期間の後半に全画素ラインを順次走査してもよい（アクティブ期間）。また、アクティブ期間とスリープ期間は、１フレーム期間の半分である必要はない。スリープ期間に対してアクティブ期間を長くすれば、画質を向上することができ、アクティブ期間に対してスリープ期間を長くすれば、消費電力をさらに低減できる。

図示はしていないが、さらに、１フレーム期間の後半ではシフトレジスタを動作する必要が無いため、シフトレジスタ動作用電源、或いは制御信号群（ＳＴ信号、ＳＣＫ信号、ＧＣＫ信号）の生成用アンプの定常電流をスリープ状態とする。これにより、パーシャル表示では、走査回路６の消費電力を低減できる。図示はしていないが、さらに、パーシャル表示では、１フレーム期間の前半（アクティブ期間）に、表示に必要のない階調電圧（例えば、最大と最小を除く中間の階調電圧）を生成する回路を停止し、１フレーム期間の後半（スリープ期間）に、全ての階調電圧を生成する回路を停止してもよい。これにより、パーシャル表示では、電源回路２の消費電力を低減できる。さらに、１フレーム期間の後半に、電源回路２、映像信号生成回路５、走査回路６に流れる電流を下げ、電源回路２、映像信号生成回路５、走査回路６を停止し又はスリープ状態にしてもよい。

図８は、本発明の実施例１のパーシャル表示の他のタイミングチャートである。図７に対して、スリープ期間を設けるのではなく、各ラインの書込み時間（走査期間）を長くする（通常よりも２倍近く）。これにより、出力アンプの定常電流を低く抑え、消費電力を低減する。

ＳＴ信号は、１フレーム期間毎にロウレベルからハイレベルへ変化する。ＳＣＫ信号は、２水平期間毎にハイレベルとロウレベルを繰り返す。ＳＣＫ信号Ａは、１フレーム期間内の最初の２水平期間、ハイレベルとなり、ＳＣＫ信号Ｂは、次の２水平期間、ハイレベルとなる。ＧＣＫ信号ＡとＧＣＫ信号Ｂは共に、１フレーム期間の全期間にハイレベルとなる。ＳＲ信号は、フレーム周期で、２水平期間、ハイレベルとなる。ＳＲ信号１は、１フレーム期間内の最初の２水平期間、ハイレベルとなる。ＳＲ信号２は、次の２水平期間、ハイレベルとなる。ＳＲ信号３は、その次の２水平期間、ハイレベルとなる。つまり、ＳＲ信号１〜ｓは、ハイレベルとなる期間が２水平期間毎にシフトする。Ｇ信号（ゲート信号）は、フレーム周期で、２水平期間、ハイレベルとなる。Ｇ信号１とＧ信号２は、１フレーム期間内の最初の２水平期間、ハイレベルとなる。Ｇ信号３とＧ信号４は、次の２水平期間、ハイレベルとなる。Ｇ信号５とＧ信号６は、その次の２水平期間、ハイレベルとなる。つまり、Ｇ信号１〜ｎは、隣接する２つのＧ信号をグループとして、ハイレベルとなる期間が２水平期間毎にシフトする。

シフトレジスタ６１が、ＳＴ信号がハイレベルである場合に、ＳＣＫ信号Ａがハイレベルである期間（２水平期間）に、ＳＲ信号１をハイレベルにし、次に、ＳＣＫ信号Ｂがハイレベルである期間（２水平期間）に、ＳＲ信号２をハイレベルにし、次に、ＳＣＫ信号Ａがハイレベルである期間（２水平期間）に、ＳＲ信号３をハイレベルにする。選択回路６２のロジック回路６２１が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ａがハイレベルである期間（２水平期間）に、Ｇ信号１をハイレベルにする。選択回路６２のロジック回路６２２が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ｂがハイレベルである期間（２水平期間）に、Ｇ信号２をハイレベルにする。一方、映像信号生成回路５から各ドレイン線Ｄ１〜Ｄｍに対し、２水平期間毎に、表示データに応じた２つの階調電圧の何れかＤ（ｘ）が印加される。つまり、パーシャル表示では、表示パネルの画素が２ライン毎に走査され、表示データに応じた２つの階調電圧の何れかＤ（ｘ）が印加される。

図９（ａ）は、本発明の実施例１の非パーシャル表示の表示画面である（図６に対応）。また、図９（ｂ）は、本発明の実施例１のパーシャル表示の表示画面である（図７または図８に対応）。

非パーシャル表示では、各画素が多階調の表示データ（例えば、６ビットや８ビット）に応じた輝度を表示する。パーシャル表示では、２ライン毎の画素が少階調の表示データ（例えば、１ビット）に応じた輝度を表示する。パーシャル表示時は２ライン同時選択により垂直方向の解像度が下がるが、パーシャル表示という特殊な表示（携帯電話などで時計や着信状況など解像度を必要としない情報）を行う場合には問題にならない（特に、パネル解像度がＶＧＡなど高い場合）。

図１から図３は、実施例１と共通である。
図１０は、本発明の実施例２の走査回路６の構成図である。図１０中、６３はシフトレジスタ、６４は選択回路を示す。選択回路６４は、４本のゲート線に対し、１つ設けられる。

シフトレジスタ６３が、制御回路3から出力される制御信号群に含まれるＳＴ信号とＳＣＫ信号ＡとＳＣＫ信号Ｂを入力し、ＳＲ信号１〜ｓ（例えば、ｓはｎ／４）を出力する。選択回路６４が、シフトレジスタ６３から出力されたＳＲ信号１〜ｓと、制御信号群に含まれるＧＣＫ信号ＡとＧＣＫ信号ＢとＧＣＫ信号ＣとＧＣＫ信号Ｄにより、時分割して４本のゲート線にゲート信号を出力する。

図１１は、本発明の実施例２の選択回路の構成図である。図１１中、６４１〜６４４は、ロジック回路を示す。

ロジック回路６４１が、ＳＲ信号とＧＣＫ信号Ａを入力し、ＳＲ信号１とＧＣＫ信号Ａの値に応じた期間、ゲート線Ｇ１に選択電圧を印加する。同様に、ロジック回路６４２が、ＳＲ信号とＧＣＫ信号Ｂを入力し、ＳＲ信号とＧＣＫ信号Ｂの値に応じた期間、ゲート線Ｇ１に選択電圧を印加する。同様に、ロジック回路６４３が、ＳＲ信号とＧＣＫ信号Ｃを入力し、ＳＲ信号とＧＣＫ信号Ｃの値に応じた期間、ゲート線Ｇ３に選択電圧を印加する。同様に、ロジック回路６４４が、ＳＲ信号とＧＣＫ信号Ｄを入力し、ＳＲ信号とＧＣＫ信号Ｄの値に応じた期間、ゲート線Ｇ４に選択電圧を印加する。

図１２は、本発明の実施例２の非パーシャル表示時のタイミングチャートである。ＰＳＬ、ＢＩＡＳ、Ｉｃｎｔなどの意味は、実施例１と同じである。

ＳＴ信号は、１フレーム期間毎にロウレベルからハイレベルへ変化する信号である。ＳＣＫ信号は、４水平期間毎にハイレベルとロウレベルを繰り返す信号である。ＳＣＫ信号Ａは、１フレーム期間内の最初の４水平期間、ハイレベルとなり、ＳＣＫ信号Ｂは、次の４水平期間、ハイレベルとなる。ＧＣＫ信号は、４水平期間の周期で、１水平期間ハイレベルとなる信号である。ＧＣＫ信号Ａは、１フレーム期間内の最初の１水平期間、ハイレベルとなり、ＧＣＫ信号Ｂは、次の１水平期間、ハイレベルとなり、ＧＣＫ信号Ｃは、さらに次の１水平期間、ハイレベルとなり、ＧＣＫ信号Ｄは、さらに次の１水平期間、ハイレベルとなる。つまり、ＧＣＫ信号Ａ〜Ｄは、ハイレベルとなる期間が１水平期間毎にシフトする。ＳＲ信号は、４水平期間、ハイレベルとなる信号である。ＳＲ信号１は、１フレーム期間内の最初の４水平期間、ハイレベルとなる。ＳＲ信号２は、次の４水平期間、ハイレベルとなる。ＳＲ信号３は、その次の４水平期間、ハイレベルとなる。つまり、ＳＲ信号１〜ｓは、ハイレベルとなる期間が４水平期間毎にシフトする。そして、ＳＲ信号１〜ｓの周期は、フレーム周期に同期する。Ｇ信号（ゲート信号）は、１水平期間、ハイレベルとなる信号である。Ｇ信号１は、１フレーム期間内の最初の１水平期間、ハイレベルとなる。Ｇ信号２は、次の１水平期間、ハイレベルとなる。Ｇ信号３は、その次の１水平期間、ハイレベルとなる。つまり、Ｇ信号１〜ｎは、ハイレベルとなる期間が１水平期間毎にシフトする。そして、Ｇ信号１〜ｎの周期は、フレーム周期に同期する。

シフトレジスタ６３が、ＳＴ信号がハイレベルである場合に、ＳＣＫ信号Ａがハイレベルである期間（４水平期間）に、ＳＲ信号１をハイレベルにし、次に、ＳＣＫ信号Ｂがハイレベルである期間（４水平期間）に、ＳＲ信号２をハイレベルにし、次に、ＳＣＫ信号Ａがハイレベルである期間（４水平期間）に、ＳＲ信号３をハイレベルにする。選択回路６４のロジック回路６４１が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ａがハイレベルである期間（１水平期間）に、Ｇ信号１をハイレベルにする。選択回路６４のロジック回路６４２が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ｂがハイレベルである期間（１水平期間）に、Ｇ信号２をハイレベルにする。選択回路６４のロジック回路６４３が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ｃがハイレベルである期間（１水平期間）に、Ｇ信号３をハイレベルにする。選択回路６４のロジック回路６４４が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ｄがハイレベルである期間（１水平期間）に、Ｇ信号４をハイレベルにする。一方、映像信号生成回路５から各ドレイン線Ｄ１〜Ｄｍに対し、１水平期間毎に、表示データに応じた階調電圧Ｄ（ｘ）が印加される。つまり、非パーシャル表示では、表示パネルの画素が１ライン毎に走査され、各画素には表示データに応じた階調電圧が印加される。

図１３は、本発明の実施例２のパーシャル表示で走査期間を短縮した場合のタイミングチャートである。図１３では、全画面でパーシャル表示、つまり、全画面に表示データを表示する。２ライン同時駆動を行うために、シフトレジスタ６３の制御信号（ＳＴ信号、ＳＣＫ信号Ａ、ＳＣＫ信号Ｂ、ＧＣＫ信号）の周期を１／２とし、更に４本のＧＣＫ信号のうちＧＣＫ信号Ａ＝ＧＣＫ信号Ｂ、ＧＣＫ信号Ｃ＝ＧＣＫ信号Ｄとした。パーシャル表示のための走査期間での出力アンプ電流の抑制、及びスリープ期間（非走査期間）での出力アンプ電流の停止に関しては実施例１と同様の効果が得られる。

ＳＴ信号は、１フレーム期間毎にロウレベルからハイレベルへ変化する。ＳＣＫ信号は、１フレーム期間の前半で、２水平期間毎にハイレベルとロウレベルを繰り返し、１フレーム期間の後半で、ロウレベルとなる。ＳＣＫ信号Ａは、１フレーム期間内の最初の２水平期間、ハイレベルとなり、ＳＣＫ信号Ｂは、次の２水平期間、ハイレベルとなり、１フレーム期間の後半で、ＳＣＫ信号ＡとＳＣＫ信号Ｂは共にロウレベルとなる。ＧＣＫ信号は、１フレーム期間の前半で、１水平期間毎にハイレベルとロウレベルを繰り返し、１フレーム期間の後半で、ロウレベルとなる。ＧＣＫ信号ＡとＧＣＫ信号Ｂは共に、１フレーム期間の最初の１水平期間で、ハイレベルとなる。ＧＣＫ信号ＣとＧＣＫ信号Ｄは共に、次の１水平期間で、ハイレベルとなる。ＳＲ信号は、１フレーム期間の前半で、２水平期間、ハイレベルとなり、１フレーム期間の後半で、ロウレベルとなる。ＳＲ信号１は、１フレーム期間内の最初の２水平期間、ハイレベルとなる。ＳＲ信号２は、次の２水平期間、ハイレベルとなる。ＳＲ信号３は、その次の２水平期間、ハイレベルとなる。つまり、ＳＲ信号１〜ｓは、ハイレベルとなる期間が２水平期間毎にシフトする。Ｇ信号（ゲート信号）は、１フレーム期間の前半で、１水平期間、ハイレベルとなり、１フレーム期間の後半で、ロウレベルとなる。Ｇ信号１とＧ信号２は共に、１フレーム期間内の最初の１水平期間、ハイレベルとなる。Ｇ信号３とＧ信号４は共に、次の１水平期間、ハイレベルとなる。Ｇ信号５とＧ信号６は共に、その次の１水平期間、ハイレベルとなる。つまり、Ｇ信号１〜ｎは、隣接する２つのＧ信号をグループとして、ハイレベルとなる期間が１水平期間毎にシフトする。

シフトレジスタ６３が、ＳＴ信号がハイレベルである場合に、ＳＣＫ信号Ａがハイレベルである期間（２水平期間）に、ＳＲ信号１をハイレベルにし、次に、ＳＣＫ信号Ｂがハイレベルである期間（２水平期間）に、ＳＲ信号２をハイレベルにし、次に、ＳＣＫ信号Ａがハイレベルである期間（２水平期間）に、ＳＲ信号３をハイレベルにする。選択回路６４のロジック回路６４１が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ａがハイレベルである期間（１水平期間）に、Ｇ信号１をハイレベルにする。選択回路６４のロジック回路６４２が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ｂがハイレベルである期間（１水平期間）に、Ｇ信号２をハイレベルにする。選択回路６４のロジック回路６４３が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ｃがハイレベルである期間（１水平期間）に、Ｇ信号３をハイレベルにする。選択回路６４のロジック回路６４４が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ｄがハイレベルである期間（１水平期間）に、Ｇ信号４をハイレベルにする。一方、映像信号生成回路５から各ドレイン線Ｄ１〜Ｄｍに対し、１水平期間毎に、表示データに応じた２つの階調電圧の何れかＤ（ｘ）が印加され、１フレーム期間の後半では、何れの階調電圧も印加されない。

図１４は、本発明の実施例２のパーシャル表示の他のタイミングチャートである。図１４では、上半分の領域でパーシャル表示を行い、残りの下半分の領域で非表示（黒表示）を行う。非表示（黒表示）領域では、同時選択による解像度低下が問題にならない。従って、４ライン同時選択とすることで非走査期間を更に長くすることが出来る。これにより、出力アンプをスリープ状態に出来る時間が長くなるため、低消費電力が実現可能となる。
ＳＴ信号は、１フレーム期間毎にロウレベルからハイレベルへ変化する。ＳＣＫ信号は、１フレーム期間の前半（全表示領域の走査期間）のさらに２／３の期間（表示領域であるところの２値書き込み領域）で、２水平期間毎にハイレベルとロウレベルを繰り返し、１フレーム期間の前半の残りの１／３の期間（非表示領域であるところの黒書き込み領域）で、１水平期間毎にハイレベルとロウレベルを繰り返し、１フレーム期間の後半（全表示領域の走査期間以外の期間）で、ロウレベルとなる。ＳＣＫ信号Ａは、１フレーム期間内の最初の２水平期間、ハイレベルとなり、ＳＣＫ信号Ｂは、次の２水平期間、ハイレベルとなり、１フレーム期間の後半で、ＳＣＫ信号ＡとＳＣＫ信号Ｂは共にロウレベルとなる。ＧＣＫ信号は、１フレーム期間の前半のさらに２／３の期間（２値書き込み領域）で、１水平期間毎にハイレベルとロウレベルを繰り返し、１フレーム期間の前半の残りの１／３の期間（黒書き込み領域）で、ハイレベルとなり、１フレーム期間の後半で、ロウレベルとなる。ＧＣＫ信号ＡとＧＣＫ信号Ｂは共に、１フレーム期間内の最初の１水平期間で、ハイレベルとなり、１フレーム期間の後半で、ロウレベルとなる。ＧＣＫ信号ＣとＧＣＫ信号Ｄは共に、次の１水平期間で、ハイレベルとなり、１フレーム期間の後半で、ロウレベルとなる。ＳＲ信号は、フレーム周期で、１フレーム期間の前半のさらに２／３の期間（２値書き込み領域）で、２水平期間、ハイレベルとなり、１フレーム期間の前半の残りの１／３の期間（黒書き込み領域）で、１水平期間、ハイレベルとなり、１フレーム期間の後半で、ロウレベルとなる。ＳＲ信号１は、１フレーム期間内の最初の２水平期間、ハイレベルとなる。ＳＲ信号２は、次の２水平期間、ハイレベルとなる。ＳＲ信号３は、その次の２水平期間、ハイレベルとなる。つまり、ＳＲ信号１〜ｓは、１フレーム期間の前半のさらに２／３の期間（２値書き込み領域）で、ハイレベルとなる期間が２水平期間毎にシフトし、１フレーム期間の前半の残りの１／３の期間（黒書き込み領域）で、ハイレベルとなる期間が１水平期間毎にシフトする。Ｇ信号（ゲート信号）は、１フレーム期間の前半で、１水平期間、ハイレベルとなり、１フレーム期間の後半で、ロウレベルとなる。２値書き込み領域のＧ信号１とＧ信号２は共に、１フレーム期間内の最初の１水平期間、ハイレベルとなる。２値書き込み領域のＧ信号３とＧ信号４は共に、次の１水平期間、ハイレベルとなる。２値書き込み領域のＧ信号５とＧ信号６は共に、その次の１水平期間、ハイレベルとなる。黒書き込み領域のＧ信号９とＧ信号１０とＧ信号１１とＧ信号１２は共に、１フレーム期間の前半の残りの１／３の期間の最初の１水平期間、ハイレベルとなる。つまり、Ｇ信号１〜ｎは、１フレーム期間の前半のさらに２／３の期間（２値書き込み領域）で、隣接する２つのＧ信号をグループとして、ハイレベルとなる期間が１水平期間毎にシフトし、１フレーム期間の前半の残りの１／３の期間（黒書き込み領域）で、隣接する４つのＧ信号をグループとして、ハイレベルとなる期間が１水平期間毎にシフトする。

シフトレジスタ６３が、ＳＴ信号がハイレベルである場合に、ＳＣＫ信号Ａがハイレベルである期間に、ＳＲ信号１をハイレベルにし、次に、ＳＣＫ信号Ｂがハイレベルである期間に、ＳＲ信号２をハイレベルにし、次に、ＳＣＫ信号Ａがハイレベルである期間に、ＳＲ信号３をハイレベルにする。選択回路６４のロジック回路６４１が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ａがハイレベルである期間（１水平期間）に、Ｇ信号１をハイレベルにする。選択回路６４のロジック回路６４２が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ｂがハイレベルである期間（１水平期間）に、Ｇ信号２をハイレベルにする。選択回路６４のロジック回路６４３が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ｃがハイレベルである期間（１水平期間）に、Ｇ信号３をハイレベルにする。選択回路６４のロジック回路６４４が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ｄがハイレベルである期間（１水平期間）に、Ｇ信号４をハイレベルにする。一方、映像信号生成回路５から各ドレイン線Ｄ１〜Ｄｍに対し、１フレーム期間の前半のさらに２／３の期間（２値書き込み領域）で、１水平期間毎に、表示データに応じた２つの階調電圧の何れかＤ（ｘ）が印加され、１フレーム期間の前半の残りの１／３の期間（黒書き込み領域）で、１水平期間毎に、黒データに応じた階調電圧が印加され、１フレーム期間の後半では、何れの階調電圧も印加されない。

図１５（ａ）は、本発明の実施例２の非パーシャル表示の表示画面である（図１２に対応）。また、図１５（ｂ）は、本発明の実施例２の全画面パーシャル表示の表示画面である（図１３に対応）。図１５（ｃ）は、本発明の実施例２の全画面の上半分領域パーシャル表示の表示画面である（図１４に対応）。

パーシャル表示領域（図１５（ｂ）の全画面および図１５（ｃ）の上半分領域）の解像度が下がるのは、実施例１と同様である。

本発明は、携帯電話の液晶ディスプレイに利用可能である。

本発明の実施例１の表示装置の構成図 本発明の実施例１の映像信号生成回路の内部ブロック図 本発明の実施例１の出力回路の内部構成図 本発明の実施例１の走査回路の構成図 本発明の実施例１の選択回路の構成図 本発明の実施例１の非パーシャル表示時のタイミングチャート 本発明の実施例１のパーシャル表示で走査期間を短縮した場合のタイミングチャート 本発明の実施例１のパーシャル表示の他のタイミングチャート 本発明の実施例１の表示画面 本発明の実施例２の走査回路の構成図 本発明の実施例２の選択回路の構成図 本発明の実施例２の非パーシャル表示時のタイミングチャート 本発明の実施例２のパーシャル表示で走査期間を短縮した場合のタイミングチャート 本発明の実施例２のパーシャル表示の他のタイミングチャート 本発明の実施例２の表示画面

符号の説明

１‥表示パネル、２‥電源回路、３‥制御回路、４‥メモリ、５‥映像信号生成回路、６‥走査回路。

Claims (13)

1. 第１の表示モードと第２の表示モードとを有する表示装置において、
   前記第１の表示モードでは、１フレーム期間の全期間で表示パネルをｎ（ｎは１以上の整数）ライン毎に走査し、
   前記第２の表示モードでは、前記１フレーム期間内の一部の期間で前記表示パネルをｍ（ｍはｎより大きい整数）ライン毎に走査し、前記１フレーム期間内の他の期間で前記表示パネルを駆動する駆動回路に流れる電流を下げることを特徴とする表示装置。
2. 請求項１に記載の表示装置において、
   前記駆動回路は、階調信号を前記表示パネルへ出力する出力回路を含み、
   前記駆動回路に流れる電流として、前記出力回路に流れる電流を下げることを特徴とする表示装置。
3. 請求項１に記載の表示装置において、
   前記駆動回路は、前記表示パネルへ出力する階調信号をバッファリングするアンプを含み、
   前記駆動回路に流れる電流として、前記アンプの定常電流を下げることを特徴とする表示装置。
4. 請求項３に記載の表示装置において、
   前記駆動回路は、表示データを階調信号へ変換する変換回路を含み、
   前記アンプは、前記変換回路による変換後の前記階調信号をバッファリングすることを特徴とする表示装置。
5. 請求項１に記載の表示装置において、
   前記第１の表示モードで前記駆動回路に流れる電流をＩｎｍｌ、前記第２の表示モードで前記１フレーム期間内の一部の期間に前記駆動回路に流れる電流をＩｐｓ、前記第２の表示モードで前記１フレーム期間内の他の期間に前記駆動回路に流れる電流をＩｓｌｐとした場合に、
   Ｉｎｍｌ＞Ｉｐｓ＞Ｉｓｌｐ
   であることを特徴とする表示装置。
6. 請求項１から５の何れかに記載の表示装置において、
   前記第２の表示モードでの表示階調数は、前記第１の表示モードでの表示階調数よりも少ないことを特徴とする表示装置。
7. 請求項６に記載の表示装置において、
   前記第１の表示モードでの表示階調数は、全階調数であり、
   前記第２の表示モードでの表示階調数は、赤、緑、青の各色で２階調であることを特徴とする表示装置。
8. 請求項１から７の何れかに記載の表示装置において、
   前記第２の表示モードでの前記表示パネルの表示領域は、前記第１の表示モードでの前記表示パネルの表示領域よりも小さいことを特徴とする表示装置。
9. 請求項８に記載の表示装置において、
   前記第１の表示モードでの前記表示パネルの表示領域は、前記表示パネルの全表示領域であり、
   前記第２の表示モードでの前記表示パネルの表示領域は、前記表示パネルの一部の表示領域であることを特徴とする表示装置。
10. 請求項８に記載の表示装置において、
    前記第２の表示モードで、前記表示パネルの一部の表示領域をｍライン毎に走査し、
    前記第２の表示モードで、前記表示パネルの他の表示領域をｌ（ｌはｍより大きい整数）ライン毎に走査することを特徴とする表示装置。
11. 請求項１から１０の何れかに記載の表示装置において、
    前記ｎは、１であり、
    前記ｍは、２であり、
    前記１フレーム期間内の一部の期間は、前記１フレーム期間内の前記表示領域の階調信号を書き換える走査期間であり、
    前記１フレーム期間内の他の期間は、前記１フレーム期間内の前記表示領域以外の階調信号を書き換える走査期間であることを特徴とする表示装置。
12. 第１の表示モードと第２の表示モードとを有する表示装置において、
    前記第１の表示モードでは、１フレーム期間の全期間で表示パネルをｎ（ｎは１以上の整数）ライン毎に走査し、
    前記第２の表示モードでは、前記１フレーム期間内の一部の期間で前記表示パネルをｍ（ｍはｎより大きい整数）ライン毎に走査し、前記１フレーム期間内の他の期間で前記表示パネルを駆動する駆動回路を停止又はスリープ状態にすることを特徴とする表示装置。
13. マトリックス状に配列された複数の画素を有する表示パネルと、表示データに応じた階調信号を前記表示パネルへ出力する信号生成回路と、前記階調信号を受けるべき画素のラインを順次走査する走査回路とを備えた表示装置において、
    前記走査回路は、１フレーム期間内の一部の期間で前記表示パネルの全画素を走査し、前記１フレーム期間内の他の期間で画素の走査を停止し、
    前記信号生成回路は、前記表示データを前記階調信号へ変換する変換回路と、前記変換回路による変換後の前記階調信号をバッファリングするアンプとを含み、
    前記１フレーム期間内の他の期間で前記アンプの定常電流を下げることを特徴とする表示装置。

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