JP2007114428A - 表示装置 - Google Patents
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Abstract
【課題】効率的な配線を行い、開口率の減少を防止する。
【解決手段】画素をマトリクス状に配置した表示装置であって、各画素は、ゲートラインからの選択信号によってオンオフされ、データラインからのデータ信号の受け入れを制御する選択トランジスタと、この選択トランジスタを介し受け入れたデータ信号に応じた電流を流す駆動トランジスタと、この駆動トランジスタに流れる電流に応じて発光する発光素子とを含み、前記ゲートラインは、各画素行に沿って行方向に配置され、このゲートラインの他に2本の同一の信号で駆動されるラインが各画素行に沿って配置されている事を特徴とする。
【選択図】図1
【解決手段】画素をマトリクス状に配置した表示装置であって、各画素は、ゲートラインからの選択信号によってオンオフされ、データラインからのデータ信号の受け入れを制御する選択トランジスタと、この選択トランジスタを介し受け入れたデータ信号に応じた電流を流す駆動トランジスタと、この駆動トランジスタに流れる電流に応じて発光する発光素子とを含み、前記ゲートラインは、各画素行に沿って行方向に配置され、このゲートラインの他に2本の同一の信号で駆動されるラインが各画素行に沿って配置されている事を特徴とする。
【選択図】図1
Description
本発明は、有機EL素子などの発光素子を含む画素回路、特にそのレイアウトに関する。
従来より、有機EL素子を用いた有機ELパネルが知られており、その開発が進んでいる。この有機ELパネルにおいては、有機EL素子をマトリクス状に配置し、この有機EL素子の発光を個別に制御することで、表示を行う。特に、アクティブマトリクスタイプの有機ELパネルでは、画素毎に表示制御用のTFTを有し、このTFTの動作制御により画素毎の発光を制御できるため、非常に高精度の表示を行うことができる。
図12に、アクティブマトリクスタイプの有機ELパネルにおける画素回路の一例を示す。画素の輝度を示すデータ電圧が供給されるデータラインDLは、ゲートがゲートラインGLに接続されたnチャネルの選択TFT10を介し、駆動TFT12のゲートに接続されている。また、駆動TFT12のゲートには、他端が容量ラインSCに接続された保持容量14の一端が接続され、駆動TFT12のゲート電圧を保持する。
駆動TFT12のソースは、EL電源ラインに接続され、ドレインは有機EL素子16のアノードに接続され、有機EL素子16のカソードがカソード電源に接続されている。
このような画素回路がマトリクス状に配置されており、所定のタイミングで、水平ライン毎に設けられたゲートラインがHとなり、その行の選択TFT10がオン状態になる。この状態で、データラインには、順次データ電圧が供給されるため、そのデータ電圧は保持容量14に供給保持され、ゲートラインがLとなってもその時の電圧を保持する。
そして、この保持容量14に保持された電圧に応じて、駆動TFT12が動作して対応する駆動電流がEL電源からの有機EL素子16を介し、カソード電源に流れ、有機EL素子16がデータ電圧に応じて発光する。
そして、ゲートラインを順次Hとして、入力されてくるビデオ信号を対応する画素にデータ電圧として順次供給することで、マトリクス状に配置された、有機EL素子16がデータ電圧に応じて発光し、ビデオ信号についての表示が行われる。
ここで、このような画素回路において、マトリクス状に配置された画素回路の駆動TFTのしきい値電圧がばらつくと、輝度がばらつくことになり、表示品質が低下するという問題がある。そして、表示パネル全体の画素回路を構成するTFTについて、その特性を同一にすることは難しく、そのオンオフのしきい値がばらつくことを防止することは難しい。
そこで、TFTのしきい値の変動への影響を防止するための回路について、例えば、下記特許文献1、2などの提案がある。
しかし、これら提案では、各画素回路の制御のためのトランジスタの数が多くなる。従って、このトランジスタを制御するための制御線が増え、さらに素子間接続のための配線の引き回しも大きくなり、開口率が減少してしまうという問題がある。
そこで、配線等を効率的に配置して開口率を比較的高く維持することが望まれる。
本発明は、画素をマトリクス状に配置した表示装置であって、各画素は、ゲートラインからの選択信号によってオンオフされ、データラインからのデータ信号の受け入れを制御する選択トランジスタと、この選択トランジスタを介し受け入れたデータ信号に応じた電流を流す駆動トランジスタと、この駆動トランジスタに流れる電流に応じて発光する発光素子と、を含み、前記ゲートラインは、各画素行に沿って行方向に配置され、このゲートラインの他に2本の同一の信号で駆動されるラインが各画素行に沿って配置されることを特徴とする。
また、前記駆動トランジスタの動作を制御するために、少なくとも2つの制御用トランジスタを有するとともに、前記2つの同一の信号で駆動されるラインの1つを前記2つの制御用トランジスタのうちの1つの動作を制御する制御ラインとし、他のラインを他の制御用トランジスタによって導入される電圧信号を供給するラインとすることが好適である。
また、前記2本の同一の信号で駆動されるラインのうち1つは半導体層で形成されることが好適である。
また、前記半導体層は、選択トランジスタ、駆動トランジスタの半導体層と同じ材料であることが好適である。
また、前記半導体層は、ポリシリコンであることが好適である。
また、前記半導体層は、アモルファスシリコンであることが好適である。
また、前記駆動トランジスタの動作を制御するために、ゲートラインの他に2本の制御ラインが各画素行に沿って配置され、前記2本の制御ラインの間にゲートラインを配置することが好適である。
このように、本発明によれば、1つの信号で駆動されるラインを1行に対し2本通し、これによって配線などを効率的に引き回し、開口率を上昇する。特に、1本を半導体層によって形成することによって、開口率を上昇することができる。
以下、本発明の実施形態について、図面に基づいて説明する。
図1は、実施形態に係る画素回路の構成を示している。データラインDLは、垂直方向に伸び、画素の表示輝度についてのデータ信号(データ電圧Vsig)を画素回路に供給する。データラインDLは、1列の画素に対し1本設けられており、垂直方向の画素に対し、その画素のデータ電圧Vsigを順次供給する。
このデータラインDLには、nチャネルの選択トランジスタT1のドレインが接続されており、この選択トランジスタT1のソースは、容量Csの一端に接続されている。選択トランジスタT1のゲートは、水平方向に伸びるゲートラインGLに接続されている。
また、1行の画素に対し容量セットラインCSが設けられ、この容量セットラインCSには、pチャンネルの電位制御トランジスタT2のゲートが接続されている。この容量セットラインCSは、ゲートラインGLがHレベルになる少し前にLレベルとなり、ゲートラインGLがLレベルに戻った後にLレベルに戻る。従って、選択トランジスタT1がオンの時に電位制御トランジスタT2がオフ、選択トランジスタT1がオフの時に電位制御トランジスタT2がオンとなる。電位制御トランジスタT2のドレインは発光セットラインESと同一の信号が供給される半導体層となるポリシリラインPSLに接続され、ソースは容量Csと選択トランジスタT1のソースに接続されている。なお、発光セットラインESと、ポリシリラインPSLを接続する周辺配線は、アルミニウムなどのメタル配線とし、コンタクトで行方向のポリシリラインPSLに接続するとよい。また、電源ラインPVdd(電源電圧もPVddとする)も垂直方向に伸びており、垂直方向の各画素に電源電圧(電圧PVdd)を供給する。
容量Csの他端は、pチャンネルの駆動トランジスタT4のゲートに接続されている。駆動トランジスタT4のソースは電源ラインPVddに接続され、ドレインはnチャネルの駆動制御トランジスタT5のドレインに接続されている。駆動制御トランジスタT5のソースは、有機EL素子ELのアノードに接続されており、ゲートは、水平方向に伸びる発光セットラインESに接続されている。また、有機EL素子ELのカソードは、低電圧のカソード電源CVに接続されている。
さらに、駆動トランジスタT4のゲートには、nチャネルの短絡トランジスタT3のドレインが接続されており、この短絡トランジスタT3のソースは、駆動トランジスタT4のドレインに、またゲートはゲートラインGLに接続されている。
このように、本実施形態では、垂直方向にデータラインDLと、電源ラインPVddの2本のラインが配置され、水平方向にはゲートラインGLの他に、容量セットラインCSと発光セットラインESの2本の制御ラインが配置されている。
次に、この画素回路の動作について、説明する。
図2に示すように、この画素回路は、ゲートラインGL、容量セットラインCS、発光セットラインESの状態(Hレベル,Lレベル)に応じて、(i)ディスチャージ(GL=Hレベル,CS=Lレベル,ES=Hレベル)、(ii)リセット(GL=Hレベル,CS=Lレベル,ES=Lレベル)、(iii)電位固定(GL=Lレベル,CS=Hレベル,ES=Lレベル)、(iv)発光(GL=Lレベル,CS=Hレベル,ES=Hレベル)の4つの状態があり、これを繰り返す。すなわち、データラインDLのデータを有効にした状態で、(i)ディスチャージを行い、その後(ii)リセットによって、容量Csの充電電圧を決定し、(iii)においてゲート電圧Vgを固定し、(v)固定されたゲート電圧に応じた駆動電流で有機EL素子ELが発光する。なお、容量セットラインCSは、上述のようにゲートラインGLがHレベルの時にLレベル、ゲートラインGLがLレベルの時にHレベルであるが、ゲートラインGLがHレベルになる前にLレベルになり、ゲートラインGLのLレベルに戻ってからHレベルになることによって、選択トランジスタT1と、電位制御トランジスタT2が同時にオンすることを防止している。
また、データラインDLにおけるデータは、図に示すように、(i)ディスチャージ工程の前に有効になり、(iii)固定工程の後に無効になる。従って、(i)ディスチャージ工程から(iii)固定工程まではデータラインに有効なデータがセットされている。
以下、それぞれの状態について、説明する。なお、図3〜6においてオフのトランジスタについては、破線で示してある。
(i)ディスチャージ(GL=Hレベル,CS=Lレベル,ES=Hレベル)
まず、データラインDLにデータ電圧Vsigが供給されている状態で、ゲートラインGL、発光セットラインESの両方をHレベル(高レベル)、容量セットラインをLレベルにする。これによって、選択トランジスタT1、駆動制御トランジスタT5、短絡トランジスタT3がオン、電位制御トランジスタT2がオフとなる。従って、図3に示すように、容量Csの選択トランジスタT1側の電圧Vn=Vsigという状態で、電源ラインPVddからの電流が駆動トランジスタT4、駆動制御トランジスタT5、有機EL素子ELを介しカソード電源CVに流れ、これによって駆動トランジスタT4のゲートに保持されていた電荷が引き抜かれる。これによって、駆動トランジスタT4のゲート電圧Vgは、所定の低電圧になる。
まず、データラインDLにデータ電圧Vsigが供給されている状態で、ゲートラインGL、発光セットラインESの両方をHレベル(高レベル)、容量セットラインをLレベルにする。これによって、選択トランジスタT1、駆動制御トランジスタT5、短絡トランジスタT3がオン、電位制御トランジスタT2がオフとなる。従って、図3に示すように、容量Csの選択トランジスタT1側の電圧Vn=Vsigという状態で、電源ラインPVddからの電流が駆動トランジスタT4、駆動制御トランジスタT5、有機EL素子ELを介しカソード電源CVに流れ、これによって駆動トランジスタT4のゲートに保持されていた電荷が引き抜かれる。これによって、駆動トランジスタT4のゲート電圧Vgは、所定の低電圧になる。
(ii)リセット(GL=Hレベル,CS=Lレベル,ES=Lレベル)
上述のディスチャージの状態から発光セットラインESをLレベル(ローレベル)に変更する。これによって、図4に示すように、駆動制御トランジスタT5がオフとなり、駆動トランジスタT4のゲート電圧Vg=Vg0=PVdd−|Vtp|にリセットされる。ここで、このVtpは、駆動トランジスタT4のしきい値電圧である。すなわち、駆動トランジスタT4はソースが電源PVddに接続されている状態で、短絡トランジスタT3によって、ゲートドレイン間が短絡されているため、そのゲート電圧が、電源PVddより駆動トランジスタT4のしきい値電圧|Vtp|だけ低い電圧にセットされてオフされる。このとき容量Csの選択トランジスタT1側の電位Vn=Vsigであり、容量Csには|Vsig−(PVdd−|Vtp|)|の電圧が充電される。
上述のディスチャージの状態から発光セットラインESをLレベル(ローレベル)に変更する。これによって、図4に示すように、駆動制御トランジスタT5がオフとなり、駆動トランジスタT4のゲート電圧Vg=Vg0=PVdd−|Vtp|にリセットされる。ここで、このVtpは、駆動トランジスタT4のしきい値電圧である。すなわち、駆動トランジスタT4はソースが電源PVddに接続されている状態で、短絡トランジスタT3によって、ゲートドレイン間が短絡されているため、そのゲート電圧が、電源PVddより駆動トランジスタT4のしきい値電圧|Vtp|だけ低い電圧にセットされてオフされる。このとき容量Csの選択トランジスタT1側の電位Vn=Vsigであり、容量Csには|Vsig−(PVdd−|Vtp|)|の電圧が充電される。
(iii)電位固定(GL=Lレベル,CS=Hレベル,ES=Lレベル)
次に、ゲートラインGLをLレベルとして、選択トランジスタT1、短絡トランジスタT3をオフし、その後容量セットラインCSをHレベルとして電位制御トランジスタT2をオンする。これによって、図5に示すように、駆動トランジスタT4のゲートは、ドレインから切り離される。そして、電位制御トランジスタT2がオンすることで、Vn=PVddとなる。従って、駆動トランジスタT4のゲート電位Vgは、Vnの変化に応じてシフトする。なお、駆動トランジスタT4のゲートとソースの間には、寄生容量Cpが存在するため、ゲート電位Vgは、このCpの影響を受ける。
次に、ゲートラインGLをLレベルとして、選択トランジスタT1、短絡トランジスタT3をオフし、その後容量セットラインCSをHレベルとして電位制御トランジスタT2をオンする。これによって、図5に示すように、駆動トランジスタT4のゲートは、ドレインから切り離される。そして、電位制御トランジスタT2がオンすることで、Vn=PVddとなる。従って、駆動トランジスタT4のゲート電位Vgは、Vnの変化に応じてシフトする。なお、駆動トランジスタT4のゲートとソースの間には、寄生容量Cpが存在するため、ゲート電位Vgは、このCpの影響を受ける。
(iv)発光(GL=Lレベル,CS=Hレベル,ES=Hレベル)
次に、発光セットラインESをHレベルにすることによって、図6に示すように、駆動制御トランジスタT5がオンし、これによって駆動トランジスタT4からの駆動電流が有機EL素子ELに流れる。このときの駆動電流は、駆動トランジスタT4のゲート電圧によって決定される、駆動トランジスタT4のドレイン電流となるが、このドレイン電流は駆動トランジスタT4のしきい値電圧Vtpとは、関係ないものとなり、しきい値電圧の変動に伴う発光量の変動を抑えることができる。
次に、発光セットラインESをHレベルにすることによって、図6に示すように、駆動制御トランジスタT5がオンし、これによって駆動トランジスタT4からの駆動電流が有機EL素子ELに流れる。このときの駆動電流は、駆動トランジスタT4のゲート電圧によって決定される、駆動トランジスタT4のドレイン電流となるが、このドレイン電流は駆動トランジスタT4のしきい値電圧Vtpとは、関係ないものとなり、しきい値電圧の変動に伴う発光量の変動を抑えることができる。
これについて図7に基づいて説明する。
上述のように、(ii)リセット後は、図において、○で示したように、Vn(=Vsig)は、Vsig(max)〜Vsig(min)の間の値であり、VgはPVddから駆動トランジスタT4のしきい値電圧Vtpだけ減じた電圧Vg0となる。すなわち、Vg=Vg0=PVdd+Vtp (Vtp<0)、Vn=Vsigである。
そして、(iii)の電位固定に入ると、Vnは、VsigからVrefまで変化するので、その変化量ΔVgは、Cs、Cpの容量を考慮して、ΔVg=Cs(Vref−Vsig)/(Cs+Cp)と表せる。
よって、Vn,Vgは、図において●で示したように、Vn=Vref,Vg=PVdd+Vtp+ΔVg=PVdd+Vtp+Cs(Vref−Vsig)/(Cs+Cp)となる。
ここで、Vgs=Vg−PVddであるので、Vgs=Vtp+Cs(Vref−Vsig)/(Cs+Cp)となる。
一方、ドレイン電流Iは、I=(1/2)β(Vgs−Vtp)2と表され、上式を代入することによって、ドレイン電流Iは次のように表される。
I=(1/2)β{Vtp+Cs(Vref−Vsig)/(Cs+Cp)−Vtp}2
=(1/2)β{Cs(Vref−Vsig)/(Cs+Cp)}2
=(1/2)βα(Vsig−Vref)2
I=(1/2)β{Vtp+Cs(Vref−Vsig)/(Cs+Cp)−Vtp}2
=(1/2)β{Cs(Vref−Vsig)/(Cs+Cp)}2
=(1/2)βα(Vsig−Vref)2
ここで、α={Cs/(Cs+Cp)}2,βは駆動トランジスタT4増幅率であり、β=μεGw/Glであり、
μはキャリアの移動度、εは誘電率、Gwはゲート幅、Glはゲート長である。
μはキャリアの移動度、εは誘電率、Gwはゲート幅、Glはゲート長である。
このように、ドレイン電流Iの式には、Vtpは含まれず、Vsig−Vrefの2乗に比例することになる。従って、駆動トランジスタT4のしきい値電圧のバラツキの影響を排除してデータ電圧Vsigに応じた発光を達成することができる。
なお、基準電圧Vrefは、Vsig−Vrefの値が有機EL素子を駆動するのに適切な値に設定され、電源電圧PVddより高い電圧または低い電圧であるが、PVddと同一でもよい。
上述の説明では、1画素についての動作についてのみ説明した。実際には、表示パネルは、マトリクス状に画素が配置されており、これらのそれぞれについて対応する輝度信号に応じたデータ電圧Vsigを供給して各有機EL素子を発光させる。すなわち、図8に示すように、表示パネルには、水平スイッチ回路HSRと、垂直スイッチVSRが設けられており、これらの出力によってデータラインDL、ゲートラインGL、その他発光セットラインESなどの状態が制御される。特に、水平方向の各画素には、1つのゲートラインGLが対応づけられており、このゲートラインGLは垂直スイッチVSRによって、1つずつ順に活性化される。次に、1つのゲートラインGLが活性化される1水平期間に、水平スイッチHSRによってすべてのデータラインDLにデータ電圧が点順次で供給され、これが1水平ライン分の画素回路にデータが書き込まれる。そして、各画素回路において、1垂直期間後まで書き込まれたデータ電圧に応じた発光がされる。
次に、1水平ライン内の各画素に対するデータの書き込み手順について、図9に基づいて説明する。
まず、1水平期間の開始を示すイネーブル信号ENBのLレベルの後に、すべてのデータラインDLに点順次でデータ電圧Vsigを書き込む。すなわち、データラインDLには、容量などが接続されており、電圧信号をセットすることで、データラインDLにそのデータ電圧Vsigが保持される。そこで、各列の画素についてのデータ電圧Vsigを順次対応するデータラインDLにセットすることで、すべてのデータラインDLにデータ電圧Vsigをセットする。
そして、このデータのセットが終了した段階で、HoutをHレベルとして、ゲートラインGLをHレベルとして活性化し、上述した1つの水平方向の各画素について動作を行い、各画素におけるデータ書き込み、発光が行われる。
このようにして、通常のビデオ信号(データ電圧Vsig)を順次データラインDLに書き込み、これを画素回路にセットして、発光させることができる。
次に、他の方式について、図10に基づいて説明する。この例では、イネーブルラインENBがLレベルの期間に、発光セットラインESをLレベルにし、イネーブルラインENBがHレベルに立ち上がるときにゲートラインGLをHレベル(活性化)とする。この状態で、データ電圧Vsigを順次データラインDLにセットする。そして、すべてのデータラインDLにデータ電圧Vsigをセットした場合には、発光セットラインESをHレベルとして、上述のディスチャージを行い、その後発光セットラインESをLレベルに戻す。ゲートラインGLは、イネーブルラインENBの立ち下がりに同期してLレベルに戻り、イネーブルラインENBがLレベルの時にイネーブルラインENBをHレベルに戻す。これによって、上述の例と同様の動作が行われる。なお、容量セットラインCSは、ゲートラインGLがHレベルの期間にLレベルであり、ゲートラインGLの立ち上がりより若干早くLレベルになり、立ち下がりより若干遅くHレベルに戻る。
図11には、図1の回路についての平面的なレイアウトの構成が示してある。
まず、半導体層として、ポリシリコンから形成されるポリシリラインPSLが各行の画素の上端に沿って伸びている。このポリシリラインPSLは、図11の回路の場合には、発光セットラインESに接続されたラインである。なお、半導体層の材料としては、ポリシリコンの他にアモルファスシリコンも使用可能であり、通常は選択トランジスタ、駆動トランジスタなどのトランジスタの活性層と同じ材料が用いられる。
そして、このポリシリラインPSLの図における下方に、これに沿って容量セットラインCSが設けられている。図における画素において、各画素の左端部分には、データラインDLが列方向に伸びている。そして、各データラインDLのすぐ右側には電源ラインPVddがほぼ平行に列方向に伸びている。なお、図における上下の段の画素においては、各画素の右端部分にデータラインDLおよび電源ラインPVddが配置されている。
また、画素の中央やや上部には、画素を横切ってゲートラインGLが伸びている。また、各画素の下端部に沿って発光セットラインESが配置されている。
ゲートラインGLの画素の左端に近い部分には、上方に向けて突出部分が設けられ、ここがnチャンネル選択トランジスタT1のゲート電極T1gになっている。すなわち、このゲート電極T1gの厚み方向の下方には、ゲート絶縁膜を介し半導体層112が設けられており、この半導体層112がゲートラインGLに沿って伸びその右端がコンタクトによってデータラインDLが接続されている。
また、半導体層112は、ゲート電極T1gの下方を右方向に伸び、ここで、容量セットラインCS方向に一旦伸びた後両側にほぼ方形に広がっている。そして、この方形に広がった部分には、ゲート絶縁膜を介してゲート電極と同一層の容量電極SCが形成され、この容量電極SCがゲート絶縁膜を介し半導体層112と対応する部分が容量Csとなっている。
また、容量Csを構成する半導体層112の一部は容量セットラインCSの厚み方向下をくぐって図における上方に伸び、ポリシリラインPSLに接続されている。すなわち、容量Csを構成する半導体層112は、ポリシリラインPSLと一体的に形成されている。そして、この半導体層112が容量セットラインCSをくぐった場所が電位nチャネルの電位制御トランジスタT2となっている。すなわち、容量セットラインCSの半導体層112の上方に位置する部分が電位制御トランジスタT2のゲート電極T2gになっている。
容量Csの画素中央部のゲートラインGLの図における直上にはコンタクトが設けられ、このコンタクトによってメタル配線118が接続され、このメタル配線118がゲートラインGLをまたいで図におけるゲートラインGLの下方に至り、そこで、コンタクトによって半導体層120に接続されている。
この半導体層120は、一旦左方向に伸びその後データラインDLおよび電源ラインの間をこれらに沿って下方に伸び、中間部分で右側に伸びる枝部が設けられるとともに、発光セットラインESの手前で右方向に曲がっている。この半導体層120のゲートラインGLに沿って左方向に伸びる部分の厚み方向上方にゲートラインGLから伸びる突出部分がゲート絶縁膜を介して設けられ、これがnチャネルの短絡トランジスタT3のゲート電極T3gになっている。すなわち、この部分が駆動トランジスタT4のゲートとソース間を接続する短絡トランジスタT3を構成する。
メタル配線118は、短絡トランジスタT3と接続されるコンタクトの下方において、コンタクトによってゲートラインGLと同層のゲート配線に接続され、このゲート配線が電源ラインPVddと平行に伸びここがpチャネルの駆動トランジスタT4のゲート電極T4gになっている。すなわち、このゲート電極T4gの厚み方向下方にはゲート絶縁膜を介し図における上下方向の伸びる半導体層132が設けられており、この半導体層132の一端(ドレイン:図における上側)はコンタクトによって電源ラインPVddに接続されている。半導体層132の図における下側は、一旦右側に曲がった後、コンタクトでメタル配線に接続され、このメタル配線にはコンタクトによって前記半導体層120の中間部から右側に伸びる枝部に接続されている。
また、半導体層120の下端部は、発光セットラインESに沿って右側に伸び、この部分の厚み方向上方には、ゲート絶縁膜を介し、発光セットラインESの一部が突出して、nチャネルの駆動制御トランジスタT5のゲート電極T5gが形成され、ここに駆動制御トランジスタT5が形成されている。半導体層120の下端左側の端部にはコンタクトによって画素電極が接続されている。そして、この画素電極の厚み方向上方に有機発光層を介し全画素共通の陰極が形成されて有機EL素子が形成される。
このように、本実施形態によれば、各行に配置される基準電源ラインVrefまたは2本の容量セットラインCSをポリシリコンによって形成されたポリシリラインPSLとした。従って、メタル層との競合がなく、また電位制御トランジスタT2との接続部において、コンタクトを形成する必要がない。すなわち、ゲートラインGLと同層の配線を用いた場合、電位制御トランジスタT2のドレインについて一旦電源ラインPVddなどと同層のメタル配線に接続し、それから行方向配線に接続しなければならず、2つのコンタクトが必要となる。しかし、本実施形態のように、行方向の配線自体をポリシリコンによって形成することで、2つのコンタクトが省略でき、効率的な配線レイアウトが得られる。
また、図における画素の上側に容量セットラインCSが配置され、画素の図における下側に発光セットラインESが配置され、ゲートラインGLは、容量セットラインCSから若干下側に配置されている。
このような配置によって、ゲートラインGLの上側に電位制御トランジスタT2と、選択トランジスタT1を配置できる。特に選択トランジスタT1をゲートラインGLに沿って配置することで、ゲートラインGLの突出部を選択トランジスタT1のゲート電極T1gにできる。一方、電位制御トランジスタT2は容量セットラインCSの一部をそのままゲート電極として形成される。そして、電位制御トランジスタT2と選択トランジスタT1との間の空間に容量Csを形成できゲートラインGLの上側の空間を効果的に利用できる。
また、短絡トランジスタT3をゲートラインGLの下側に沿って配置し、駆動制御トランジスタT5を発光セットラインESに沿って形成したため、短絡トランジスタT3および駆動制御トランジスタT5のゲート電極T3g、T5gも容易に形成できる。さらに、短絡トランジスタT3と駆動制御トランジスタT5の接続を半導体層120とし、これを電源ラインPVddと、データラインDLの間の空間の厚み方向下側に配置したため、この配線が開口率に及ぼす影響を少なくできる。また、駆動トランジスタT4を電源ラインPVddに沿って配置したため、開口率の減少を抑えて、効率的な配置となっている。
T1 選択トランジスタ、T2 電位制御トランジスタ、T3 短絡トランジスタ、T4 駆動トランジスタ、T5 駆動制御トランジスタ、112,120,132 半導体層、118 メタル配線、CS 容量セットライン、Cs 容量、DL データライン、EL 有機EL素子、ES 発光セットライン、GL ゲートライン、PVdd 電源ライン、PSL ポリシリライン。
Claims (7)
- 画素をマトリクス状に配置した表示装置であって、
各画素は、
ゲートラインからの選択信号によってオンオフされ、データラインからのデータ信号の受け入れを制御する選択トランジスタと、
この選択トランジスタを介し受け入れたデータ信号に応じた電流を流す駆動トランジスタと、
この駆動トランジスタに流れる電流に応じて発光する発光素子と、
を含み、
前記ゲートラインは、各画素行に沿って行方向に配置され、
このゲートラインの他に2本の同一の信号で駆動されるラインが各画素行に沿って配置されることを特徴とする表示装置。 - 請求項1に記載の表示装置において、
前記駆動トランジスタの動作を制御するために、少なくとも2つの制御用トランジスタを有するとともに、前記2つの同一の信号で駆動されるラインの1つを前記2つの制御用トランジスタのうちの1つの動作を制御する制御ラインとし、他のラインを他の制御用トランジスタによって導入される電圧信号を供給するラインとすることを特徴とする表示装置。 - 請求項1または2に記載の表示装置において、
前記2本の同一の信号で駆動されるラインのうち1つは半導体層で形成されることを特徴とする表示装置。 - 請求項3に記載の表示装置において、
前記半導体層は、選択トランジスタ、駆動トランジスタの半導体層と同じ材料であることを特徴とする表示装置。 - 請求項3または4に記載の表示装置において、
前記半導体層は、ポリシリコンであることを特徴とする表示装置。 - 請求項3または4に記載の表示装置において、
前記半導体層は、アモルファスシリコンであることを特徴とする表示装置。 - 請求項1〜6のいずれか1つに記載の表示装置において、
前記駆動トランジスタの動作を制御するために、ゲートラインの他に2本の制御ラインが各画素行に沿って配置され、
前記2本の制御ラインの間にゲートラインを配置することを特徴とする表示装置。
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JP (1) | JP2007114428A (ja) |
-
2005
- 2005-10-19 JP JP2005304922A patent/JP2007114428A/ja not_active Withdrawn
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