JP2007110071A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】絶縁膜の膜質を向上できる半導体装置の製造方法及び半導体装置を提供すること。
【解決手段】ＭＯＳ構造のゲートを有する半導体装置１００の製造方法であって、半導体基板１０上に、気相成長法により気相酸化膜３１を形成する気相酸化工程と、気相酸化工程後、気相酸化膜３１の形成部位を熱酸化し、気相酸化膜３０と半導体基板１０との間に熱酸化膜３２を形成する追加熱酸化工程を備えることを特徴とする。
【選択図】図３

Description

本発明は、半導体装置の製造方法及び半導体装置に関し、特にＭＯＳ構造のゲートを有する半導体装置、キャパシタを有する半導体装置、不揮発性メモリを有する半導体装置の製造方法及び半導体装置に関するものである。

従来、例えばＭＯＳ構造のトレンチゲートを有する半導体装置において、ゲート耐圧を確保するために、熱酸化膜とＣＶＤ酸化膜とを積層してゲート絶縁膜とする方法が開示されている（例えば特許文献１，２参照）。

特許文献１においては、トレンチ形成後、ゲート絶縁膜として、トレンチの内部表面と不純物領域の最上部に熱酸化により熱酸化膜（第一の絶縁膜）を形成し、熱酸化膜の表面上に気相成長（ＣＶＤ）によりＣＶＤ酸化膜（第二の絶縁膜）を形成する。そして、ゲート絶縁膜を介してゲート電極を形成する。

また、特許文献２においては、特許文献１に示すＣＶＤ酸化膜形成後、両酸化膜を含むゲート絶縁膜をアニールし、ゲート電極を形成する。
特開平７−２４５４００号公報 特開２００１−８５６８６号広報

しかしながら、特許文献１に示される製造方法によると、形成された半導体装置においてＣＶＤ酸化膜は緻密化されておらず、その組成はストイキオメトリックな状態（化学的な量論状態）からずれている。すなわち、膜中にキャリアのトラップとなるダングリングボンド（未結合手）が存在する。これにより、ゲート絶縁膜の膜質（耐圧、寿命等）が低下する。

特許文献２に示される製造方法によると、ゲート絶縁膜形成後にアニールするので、ＣＶＤ酸化膜は緻密化される。しかしながら、ＣＶＤ酸化膜中のダングリングボンド（未結合手）が残ったまま緻密化される恐れがある。また、熱酸化膜形成とアニールの少なくとも２つの加熱工程を必要とする。

本発明は上記問題点に鑑み、絶縁膜の膜質を向上できる半導体装置の製造方法及び半導体装置を提供することを目的としている。

上記目的を達成する為に、請求項１〜３２に記載の発明は、半導体装置の製造方法に関するものである。先ず請求項１に記載の発明は、半導体基板上に、気相成長法により気相酸化膜を形成する気相酸化工程と、気相酸化工程後、気相酸化膜の形成部位を熱酸化する追加熱酸化工程を備えることを特徴とする。

本発明によると、気相酸化膜形成後に熱酸化を実施する。したがって、熱酸化雰囲気中の酸素又は水蒸気が、緻密化される前の気相酸化膜を介して半導体基板を構成するシリコン（Ｓｉ）と気相酸化膜（ＳｉＯ_２）との界面に拡散し、Ｓｉと反応して酸化膜を追加形成することができる。これにより、Ｓｉ−ＳｉＯ_２界面を、気相酸化膜形成時よりもＳｉ側に移動させ、絶縁膜を所定の膜厚とすることができる。また、界面準位密度を熱酸化による酸化膜並みとし、良好な界面特性を得ることができる。さらには、上記と並行して、熱酸化雰囲気中の酸素又は水蒸気が気相酸化膜中のダングリングボンド（未結合手）と反応し、気相酸化膜をストイキオメトリックな状態（化学的な量論状態）とすることができる。すなわち、気相酸化膜中のトラップを低減することができる。したがって、絶縁膜の膜質を向上することができる。

また、熱酸化を気相酸化の後工程とすることで、気相酸化膜をストイキオメトリックな状態にするとともに界面特性を向上するようにしている。すなわち、製造工程を簡素化している。

ＳＯＩ構造半導体基板は、単結晶シリコンに比べて応力が高いため、結晶欠陥が生じやすい。また、埋め込み酸化膜を有するので、ＩＧ（Intrinsic Gettering）層が形成しにくく（支持基板側のゲッタリングの効果が埋め込み酸化膜によって遮られる）、結晶欠陥やゲート絶縁膜の耐圧を低下させる不純物（例えばＦｅ等）がそのまま基板内に残留してしまう。したがって、この結晶欠陥や不純物が熱酸化によって形成される酸化膜中に取り込まれると、当該酸化膜を含む絶縁膜の欠陥密度が大きくなる。すなわち、絶縁膜の膜質が低下しやすい。しかしながら、上記した発明によれば、請求項２に記載のように、埋め込み酸化膜を有するＳＯＩ構造半導体基板を半導体基板とする構成であっても、絶縁膜の膜質を向上することができる。

請求項３に記載のように、気相酸化工程において、ボロン又はアンチモンを不純物とする導電型領域を含む半導体基板の部位に、気相酸化膜を形成しても良い。ボロン又はアンチモンを不純物とする導電型領域においては、半導体基板を構成するシリコンの原子半径（１１７ｐｍ）に対し、ボロンの原子半径（８０ｐｍ）、アンチモンの原子半径（１４１ｐｍ）と大きく異なるため、結晶欠陥が生じやすい。すなわち、絶縁膜の膜質が低下しやすい。しかしながら、上記した発明によれば、このような部位においても、絶縁膜の膜質を向上することができる。なお、導電型領域は上記例に限定されるものではない。

請求項１〜３いずれかに記載の発明は、請求項４に記載のように、ＭＯＳ構造のゲートを有する半導体装置（すなわち、ＭＯＳトランジスタやＩＧＢＴを備える）において、例えばゲート絶縁膜の形成に好適である。

なお、請求項５に記載のように、追加熱酸化工程において、熱酸化により追加形成される酸化膜厚を、１ｎｍ以上１２ｎｍ以下の範囲内とすると良い。１ｎｍ以上とすると、追加形成される酸化膜及び気相酸化膜からなる絶縁膜の界面準位密度を、熱酸化による酸化膜と略同等とすることができる。また、１２ｎｍ以下とすると、酸化膜のＢモード不良率を５％以下に抑えることができる。すなわち、上記範囲内であれば、より好ましい絶縁膜の膜質を確保することができる。

請求項６に記載のように、気相酸化工程の前工程として、半導体基板にトレンチを形成するトレンチ形成工程を備え、気相酸化工程において、トレンチの表面に気相酸化膜を形成しても良い。具体的には、トレンチとして、請求項７に記載のようにゲート電極用のトレンチを適用することができる。このように、ゲート絶縁膜の膜質を向上し、要求品質を確保することができる。なお、トレンチはゲート電極を構成するトレンチに限定されるものではない。上記以外にも、例えばトレンチ分離領域を構成するトレンチに適用することで、当該トレンチに形成される分離絶縁膜の膜質を向上することができる。

トレンチ形成時においてトレンチの開孔角部は角張っている。この状態でトレンチ表面に絶縁膜を形成すると、角部における絶縁膜の膜厚が薄くなり、電界集中が生じる恐れがある。そこで、請求項８に記載のように、追加熱酸化工程において、熱酸化とともに、トレンチの少なくとも開孔角部の曲率半径をトレンチ形成時よりも大きくすると良い。粘性流動の生じる温度（例えば１０００℃以上）にて熱酸化を実施することで、請求項１に記載の発明の効果に加えて、少なくとも開孔角部の曲率半径をより大きくする（丸みを帯びた緩やかな形状とする）ことができる。このように構成すると、電界集中抑制に対してより効果的である。また、熱酸化とともに開孔角部の曲率を大きくすることができるので、製造工程を簡素化することができる。なお、開孔角部だけでなく、底面角部の曲率半径を併せて大きくしても良い。

また、請求項９に記載のように、トレンチ形成工程と気相酸化工程との間に、トレンチの少なくとも開孔角部の曲率半径をトレンチ形成時よりも大きくする曲大化工程を備えても良い。すなわち、気相酸化工程の前に、トレンチの角部を丸める工程を設けても良い。

具体的には、曲大化工程を、請求項１０に記載のように、熱酸化によりトレンチ表面に犠牲酸化膜を形成する犠牲酸化工程と、犠牲酸化膜を除去する除去工程を含む構成としても良い。また、請求項１１に記載のように、等方性エッチングにより開孔角部を面取りする面取り工程を含む構成としても良い。面取りする場合には、請求項１２に記載のように、半導体基板の平面方向における面取り量を５０ｎｍ以上とすると、平坦部（基板表面）の絶縁膜に対する開孔角部の絶縁膜の電界強度を１．１倍以下とすることができる。したがって、開孔角部における電界集中を低減（すなわち膜質を向上）することができる。

また、請求項１〜３いずれかに記載の発明は、請求項１３に記載のように、一対の電極間に誘電体としての容量用酸化膜を介在させてなるキャパシタを有する半導体装置において、容量用酸化膜の形成に好適である。この場合、容量用酸化膜の比誘電率のばらつきを熱酸化膜と同等とすることができるので、耐圧を確保しつつ容量の均一なキャパシタとすることができる。

なお、一対の電極が上部電極と下部電極からなり、請求項１４に記載のように、気相酸化工程の前工程として、半球状の結晶粒からなる一方の電極である下部電極を形成する下部電極形成工程を備え、追加熱酸化工程の後工程として、他方の電極である上部電極を形成する上部電極形成工程を備えるものに対して特に効果的である。

このように下部電極が半球状の結晶粒（Hemispherical Grain）からなる場合、先に熱酸化を行うと、結晶粒間部に十分な膜厚の酸化膜を形成することができない。しかしながら、上述の発明によれば、結晶粒間部にも十分な膜厚の酸化膜を形成することができるので、耐圧を確保することができる。

また請求項１５に記載のように、キャパシタがトレンチ構造のキャパシタであり、気相酸化工程の前工程として、半導体基板にキャパシタのトレンチを形成するトレンチ形成工程を備える場合、気相酸化工程において、トレンチの表面に気相酸化膜を形成しても良い。このようにトレンチキャパシタであっても、耐圧を確保しつつ容量の均一なキャパシタとすることができる。

なお、請求項１６〜１９に記載の作用効果は、それぞれ請求項８〜１１に記載の作用効果と同様であるので、その記載を省略する。

また、請求項１〜３いずれかに記載の発明は、請求項２０に記載のように、フローティングゲートとコントロールゲートの２層ゲート電極を含む不揮発性メモリを有する半導体装置において、フローティングゲートとコントロールゲートとの間に配置されるゲート間酸化膜の形成に好適である。この場合、耐圧を確保しつつ、ゲート間酸化膜の膜質を向上することで、書き換え時にチャージがトラップされることに起因するＶｔ変動を熱酸化膜と同程度とすることができる。

なお、請求項２１に記載のように、気相酸化工程の前工程として、半球状の結晶粒からなるフローティングゲートを形成するフローティングゲート形成工程を備え、追加熱酸化工程の後工程として、コントロールゲートを形成するコントロールゲート形成工程を備えるものに対して特に効果的である。

このようにフローティングゲートが半球状の結晶粒（Hemispherical Grain）からなる場合であっても、結晶粒間部に十分な膜厚のゲート間酸化膜を形成することができる。また、追加熱酸化によって、粒間を広げることができる。したがって、フローティングゲートに蓄積されたキャリアが、隣接する結晶粒やコントロールゲートに移動することを防止、すなわちキャリア保持特性を向上（経時的なメモリ状態の変動を抑制）することができる。

なお、請求項２２に記載のように、気相酸化工程において、気相酸化膜の膜厚を、互いに隣接する結晶粒間の間隔よりも厚くすることが好ましい。これにより、結晶粒間に確実に酸化膜を配置することができる。

次に、請求項２３に記載の発明は、半導体基板上に酸化膜を形成する酸化膜形成工程と、酸化膜上に、酸化膜との界面から遠ざかる方向に窒素濃度が連続的に増加する領域を含む窒素含有膜を形成する窒素含有膜形成工程とを備えることを特徴とする。

窒素含有膜の場合、酸化膜よりも誘電率を高くすることができる。したがって、同等のトランジスタ特性であれば、酸化膜単層に比べて、窒素含有膜をさらに有する構成の方が膜厚を厚くすることができるので、酸化膜に比べて膜中の電界強度（実効電界）を低くすることができる。また、窒素含有膜を、酸化膜との界面から遠ざかる方向に窒素濃度が連続的に増加する領域を含むように形成する。言い換えれば、酸化膜上に、酸化膜と窒化膜との界面が不連続とならないように窒素濃度が連続的に増加する窒素含有膜を形成する。この場合、例えば公知のＯＮＯ膜のように、非連続界面がゲート絶縁膜中に存在しないため、キャリアを膜中にトラップすることがない。したがって、しきい値電圧の変動を防ぐことができる。このように本発明によると、絶縁膜の膜質を向上することができる。

具体的には、請求項２４に記載のように、窒素含有膜形成工程においてＣＶＤ法を適用し、酸化膜との界面から遠ざかる方向に窒素濃度が連続的に増加するように、ガス組成を経時的に変化させれば良い。例えば、シラン（ジクロロシラン等シラン系化合物含む）とＮ_２Ｏの混合ガスにおいて、時間とともにＮ_２Ｏの分圧を下げ、かわりにＮＨ_３を反応系内に導入しつつその分圧を上げることで、酸化膜上に、酸化膜と窒化膜との界面が不連続とならないように窒素濃度が連続的に増加する窒素含有膜を形成することができる。

請求項２５〜３０に記載の発明は、それぞれ請求項６，７，９〜１２に記載の発明において、気相酸化（膜、工程）を酸化（膜、膜形成工程）に置き換えると作用効果が同様であるので、その記載を省略する。

請求項３１〜４８に記載の発明は、上記製造方法によって製造される半導体装置に関するものであり、その作用効果は、それぞれ対応する請求項１〜３０に記載の発明の作用効果と同様であるので、その記載を省略する。

以下、本発明の実施の形態を図に基づいて説明する。
（第１の実施の形態）
図１は、本実施形態に係る半導体装置の概略構成を示す断面図である。図1に示すように、本実施形態に係る半導体装置１００は、半導体基板１０にトレンチゲート構造の縦型ＭＯＳトランジスタを含む半導体装置である。

半導体基板１０は、内部に絶縁膜を埋め込んだＳＯＩ（Silicon On Insulator）基板であり、単結晶シリコン（Ｓｉ）からなる支持基板１１、シリコン酸化膜（ＳｉＯ_２）からなる絶縁膜１２、およびｎ−型の半導体層１３で構成されている。

トレンチゲート構造の縦型ＭＯＳトランジスタは、例えばＰ導電型領域をソースおよびドレインとするＰチャネルトランジスタとして構成されている。Ｐチャネルトランジスタは、ｎ−型の半導体層１３の表層部にドレイン領域であるｐ型の拡散領域１４が形成され、この拡散領域１４にトレンチ１５が形成されている。トレンチ１５には、表面に形成されたゲート絶縁膜（図１では省略）を介してゲート電極１６が埋め込み形成されている。また、ゲート電極１６をマスクとして不純物をイオン注入等により添加後、熱拡散することにより、トレンチ側壁に到達し、トレンチ１５より浅い拡散深さでｎ型の拡散領域１７（ウェル領域）が形成されており、半導体層１３の表層部にはソース領域であるｐ＋型の拡散領域１８が形成されている。なお、図１中において、符号１９は層間絶縁膜であり、符号２０は層間絶縁膜１９を介してソース領域である拡散領域１８に接続されたソース電極である。符号２１は、絶縁膜１２の主面側において、絶縁膜１２に達するトレンチ分離領域であり、符号２２はＬＯＣＯＳ酸化膜である。なお、ドレイン領域である拡散領域１４にもドレイン電極（図示略）が接続されている。

ここで、本実施形態に係る半導体装置１００の特徴部分であるゲート絶縁膜について、図２を用いて説明する。図２は、トレンチ周辺の拡大図である。図２に示すように、ゲート電極１６の形成部位に対応して、トレンチ１５の表面及び半導体層１３の表面に、ゲート絶縁膜３０が形成されている。

ゲート絶縁膜３０は、トレンチ１５の表面及び半導体層１３の表面上に気相酸化膜として形成されたＣＶＤ酸化膜３１と、ＣＶＤ酸化膜３１の形成後に、ＣＶＤ酸化膜３１とトレンチ１５の表面及び半導体層１３の表面との間に追加形成された熱酸化膜３２とにより構成される。このように、本実施形態に係る半導体装置１００においては、先にＣＶＤ酸化膜３１が形成され、その後熱酸化によって熱酸化膜３２が追加形成されていることを特徴とする。

次に、このように構成される半導体装置１００の製造方法について、図１、図２、図３（ａ）〜（ｅ）、及び図４（ａ），（ｂ）を用いて説明する。図３（ａ）〜（ｅ）は、ゲート絶縁膜３０の形成工程を説明するための工程別断面図であり、（ａ）はトレンチ形成、（ｂ）は犠牲酸化膜形成、（ｃ）犠牲酸化膜除去、（ｄ）はＣＶＤ酸化膜形成、（ｅ）は熱酸化膜形成を示す図である。図４は、ゲート絶縁膜３０の形成後の工程別断面図であり、（ａ）はゲート電極形成工程、（ｂ）は拡散領域形成工程を示している。なお、本実施形態に係る半導体装置１００の製造においては、ゲート絶縁膜３０の形成に特徴があり、それ以外については公知の製造技術を用いるので、ゲート絶縁膜３０の形成工程について重点的に説明する。

先ず、ｎ−型の半導体層１３を有するＳＯＩ構造の半導体基板１０を準備し、半導体層１３のＰチャネルトランジスタの形成領域に、ドレイン領域となるｐ型の拡散領域１４を形成する。また、各素子を分離する素子分離領域として、絶縁膜１２まで達するトレンチ分離領域２１とＬＯＣＯＳ酸化膜２２を形成する（図１参照）。

次に、トレンチゲート構造のゲート電極１６を形成するために、図３（ａ）に示すように、例えば半導体層１３の表面に形成された酸化膜をパターニングしてマスク（図示略）とし、ドライエッチングによりｐ型の拡散領域１４に所定深さのトレンチ（溝）１５を形成する。

トレンチ１５形成後、トレンチ１５の開孔角部（肩部）および底面角部の形状は、図３（ａ）に示すようにいずれも角張っている。そこで、図３（ｂ）に示すように、粘性流動の生じる温度（例えば１０００℃以上）で熱酸化を実施し、トレンチ１５の表面に犠牲酸化膜４０を形成する。本実施形態においては、１１５０℃にて熱酸化を実施し、平坦部において１００ｎｍの膜厚を有する犠牲酸化膜４０を形成した。そして、図３（ｃ）に示すように、犠牲酸化膜４０を除去（例えばフッ酸処理）することで、開孔角部および底面角部の曲率半径をより大きくする（丸みを帯びた緩やかな形状とする）ようにした。このように構成すると、電界集中抑制に対してより効果的である。この図３（ｂ），（ｃ）に示す工程が、特許請求の範囲に示す曲大化工程に相当する。

曲大化工程後、ＣＶＤ法（本実施形態においてはＬＰＣＶＤ法）を用いて、図３（ｄ）に示すように、トレンチ１５表面にＣＶＤ酸化膜３１を形成する。この時点で、ＣＶＤ酸化膜３１の組成はストイキオメトリックな状態（化学的な量論状態）からずれている。すなわち、膜中にキャリアのトラップとなるダングリングボンド（未結合手）が存在する。また、ＣＶＤ酸化膜３１は緻密化されておらず、界面準位密度も熱酸化により形成された酸化膜に比べ大きい。

ＣＶＤ酸化膜３１形成後、熱酸化を実施し、図３（ｅ）に示すように、先に形成されたＣＶＤ酸化膜３１とトレンチ１５表面との間に熱酸化膜３２を追加形成する。本実施形態においては、酸素と水蒸気との混合気体中において、８５０℃にて追加熱酸化を実施した。以上によりゲート絶縁膜３０が形成される。

ゲート絶縁膜３０形成後、図４（ａ）に示すように、ゲート絶縁膜３０（図示略）を介して、トレンチ１５内にゲート電極材料を埋め込んで、ゲート電極１６を形成する。そして、形成されたゲート電極１６をマスクとして不純物をイオン注入等により添加し、熱拡散することにより、トレンチ側壁に到達し、トレンチ１５より浅い拡散深さのｎ型の拡散領域１７（ウェル領域）を形成し、半導体層１３の表層部に、ソース領域であるｐ＋型の拡散領域１８を形成する。各拡散領域１７，１８形成後、層間絶縁膜１９、ソース電極２２０、ドレイン電極（図示略）、配線等を形成して、図１に示す半導体装置１００が製造される。

このように本実施形態においては、先にＣＶＤ酸化膜３１を形成し、その後熱酸化によって熱酸化膜３２を形成する。ＣＶＤ法の場合、堆積によって基板表面にＣＶＤ酸化膜３１を構成するので、ｐ型の拡散領域１４の結晶欠陥の影響を受けない。したがって、膜中の欠陥密度を小さくすることができる。本実施形態においては、ＣＶＤ酸化膜３１を熱酸化膜３２よりも先に形成するので、膜質を向上することができる。また、ＣＶＤ酸化膜３１形成後の熱酸化によって、熱酸化雰囲気中の酸素（Ｏ_２）又は水蒸気（Ｈ_２０）が、緻密化される前のＣＶＤ酸化膜３１を介して拡散領域１４を構成するシリコン（Ｓｉ）とＣＶＤ酸化膜３１との界面に拡散し、Ｓｉと反応して熱酸化膜３２を追加形成することができる。これにより、Ｓｉ−ＳｉＯ_２界面を、ＣＶＤ酸化膜形成時よりもＳｉ側に移動させ、ゲート絶縁膜３０を所定の膜厚とすることができる。また、界面準位密度を熱酸化による酸化膜並みとし、良好な界面特性を得ることができる。さらには、上記と並行して、熱酸化雰囲気中の酸素又は水蒸気がＣＶＤ酸化膜３１中のダングリングボンド（未結合手）と反応し、ＣＶＤ酸化膜３１をストイキオメトリックな状態（化学的な量論状態）とすることができる。すなわち、ＣＶＤ酸化膜３１中のトラップを低減することができる。したがって、ゲート絶縁膜３０の膜質をより向上することができる。

なお、ＴＥＭにて確認したところ、ゲート絶縁膜３０の開孔角部の膜厚は略３３ｎｍ、半導体層１３表面の平坦部の膜厚は略３０ｎｍであった。これは、追加熱酸化時に、トレンチ１５の開孔角部に供給される酸素量が平坦部よりも多いためである。このようにゲート絶縁膜３０において、開孔角部の膜厚は平坦部よりも厚くなるので、開孔角部に生じる電界集中を抑制することができる。特に、平坦部である半導体層１３の表面とトレンチ側壁を（１００）面方位とすると、（１００）面は酸化速度が遅いので、（１００）面とは異なる開孔角部の膜厚を平坦部よりもより厚くすることができる。

上記構成の半導体装置１００において、本発明者はその効果を確認した。図５は、トレンチ分離領域からの距離と結晶欠陥との関係を示す図である。図６は、本実施形態に係る半導体装置１００において、ゲート絶縁膜３０の耐圧のワイブル分布を示す図である。なお、比較例として、熱酸化のみによって構成される場合の結果も併せて示している。

本実施形態においては、半導体層１３を構成するシリコンの原子半径（１１７ｐｍ）に対し、ドレイン領域であるｐ型の拡散領域１４に導入されたボロンの原子半径（８０ｐｍ）が大きく異なるため、拡散領域１４に歪が存在する。また、この拡散領域１４に対してトレンチ１５を形成するが、トレンチ１５近傍には、エッチング等によって生じたダメージ（欠陥、ストレス）が生じるため、上記歪との相互作用により結晶欠陥が生じやすい。さらには、トレンチ分離領域２１にもエッチング等によって生じたダメージ（欠陥、ストレス）が存在するため、拡散領域１４の近傍にトレンチ分離領域２１が存在すると、相互作用によって図５に示すように結晶欠陥が生じやすい。また、本実施形態においては、半導体基板１０として、ＳＯＩ構造半導体基板を適用している。ＳＯＩ構造の半導体基板１０は、単結晶シリコンに比べて応力が高いため、結晶欠陥が生じやすい。また、絶縁膜１２を有するので、ＩＧ（Intrinsic Gettering）層が形成しにくく（支持基板１１側のゲッタリングの効果が絶縁膜１２によって遮られる）、結晶欠陥やゲート絶縁膜３０の耐圧を低下させる不純物（例えばＦｅ等の金属原子）がそのまま基板１０（半導体層１３）内に残留してしまう。

このような構成において、先ず熱酸化法によって酸化膜を形成すると、酸化膜の欠陥密度が多くなり、界面準位も増加する。すなわち、図６に示すように、結晶品質に起因するＢモード不良が多く発生し、ゲート絶縁膜３０の膜質（耐圧）が低下する。これに対し、本実施形態に示す半導体装置１００の構成及び製造方法によれば、このように結晶欠陥を生じやすく、ゲート絶縁膜３０の膜質を確保しにくい構成であっても、図６に示すようにＢモード不良を抑制し、ゲート絶縁膜３０の膜質を向上することができることが示された。

次に、本発明者は、熱酸化による追加酸化とＢモード不良の発生率との関係について確認した。その結果を図７に示す。図７に示すように、追加酸化によって形成される熱酸化膜３２の膜厚が薄くなると、Ｂモード不良の発生率が低下することが明らかである。例えば５％以下のＢモード不良の発生率を実現するためには、図７から１２ｎｍ以下の膜厚とすることが好ましい。

また、本発明者は、本実施形態に係る半導体装置１００において、ゲート絶縁膜３０の界面準位密度を測定した。その結果を図８に示す。なお、図８においては、ｐ型の拡散領域１４にトレンチ１５を形成した本実施形態に示す構成（ｐ型領域上）の結果とともに、参考例として、ｎ型領域上にトレンチ１５を形成した構成についても併せて示している。図８に示すように、追加酸化による熱酸化膜３２の膜厚が１ｎｍ以上であれば、界面準位密度が熱酸化のみによって形成された熱酸化膜と略同等となることが明らかとなった。

したがって、図７及び図８に示す結果より、本実施形態に係る半導体装置１００の製造方法において、追加熱酸化工程において追加形成される熱酸化膜３２の膜厚を、１ｎｍ以上１２ｎｍ以下の範囲内とすると、より好ましい絶縁膜の膜質を確保することができることが明らかである。本実施形態においては、追加形成される熱酸化膜３２の膜厚を１２ｎｍとしている。

また、本発明者は、本実施形態に係る半導体装置１００において、ゲート絶縁膜３０の膜厚を測定した。その結果を、図９に示す。なお、図９には、ＣＶＤのみによって形成される酸化膜厚と、熱酸化のみによって形成される酸化膜厚を併せて示している。図９に示すように、本実施形態に係る製造方法によれば、ゲート絶縁膜３０の膜厚ばらつきが低減されている。これは、ＣＶＤ酸化膜３１は、その組成がストイキオメトリックな状態（化学的な量論状態）からずれており、膜内で不均一であるが、追加熱酸化することによってストイキオメトリックな状態となり、膜内で均質となることを示している。すなわち、この結果からも、本実施形態に係る半導体装置１００及びその製造方法によれば、ゲート絶縁膜３０の膜質を向上できることが明らかである。

なお、本実施形態においては、図３に示すように、トレンチ１５形成後、トレンチ１５の開孔角部（及び底面角部）の曲率半径を大きくするために、熱酸化により犠牲酸化膜４０を形成・除去する曲大化工程を備える例を示したが、上記曲大化工程を省略しても良い。すなわち、少なくともトレンチ形成後、先ずＣＶＤ酸化膜３１を形成し、次いで熱酸化によって熱酸化膜３２を形成すれば良い。しかしながら、曲大化すると、ゲート絶縁膜３０を厚くすることができるので、角部における電界集中抑制に効果的である。

（第２の実施形態）
次に、本発明の第２の実施形態を、図１０に基づいて説明する。図１０は本実施形態に係る半導体装置１００において、ゲート絶縁膜３０の形成工程を示す工程別断面図であり、（ａ）はトレンチ形成、（ｂ）はＣＶＤ酸化膜形成、（ｃ）は熱酸化膜形成を示す図である。

第２の実施形態における半導体装置１００及びその製造方法は、第１の実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。

本実施形態においては、ＣＶＤ酸化膜３１形成後、熱酸化によって熱酸化膜３２を追加形成する工程を利用し、当該工程において、トレンチ角部の曲大化も実施するようにした点を特徴とする。

具体的には、先ず第１の実施形態同様、図１０（ａ）に示すように、トレンチ１５を形成する。そして、図１０（ｂ）に示すように、形成されたトレンチ１５表面及び拡散領域１４表面にＣＶＤ酸化膜３１を形成する。ＣＶＤ酸化膜３１形成後、熱酸化を実施し、図１０（ｃ）に示すように、先に形成されたＣＶＤ酸化膜３１とトレンチ１５表面及び拡散領域１４表面との間に熱酸化膜３２を追加形成する。

このとき、本実施形態においては、酸素と水蒸気との混合気体中において、１１５０℃にて追加熱酸化を実施した。このように、粘性流動の生じる温度（例えば１０００℃以上）にて熱酸化を実施することで、第１の実施形態に示した効果に加えて、少なくとも開孔角部の曲率半径をより大きくする（丸みを帯びた緩やかな形状とする）ことができる。このように構成すると、電界集中抑制に対してより効果的である。また、熱酸化とともに開孔角部の曲率を大きくすることができるので、製造工程を簡素化することができる。なお、開孔角部だけでなく、底面角部の曲率半径を併せて大きくすることもできる。

（第３の実施形態）
次に、本発明の第３の実施形態を、図１１および図１２に基づいて説明する。図１１は本実施形態に係る半導体装置１００において、ゲート絶縁膜３０の形成工程の一部を示す概略断面図である。図１２は、面取りの効果を示す図であり、（ａ）は面取り量Ｘを説明する図、（ｂ）は面取り量Ｘと電界強度比（開孔角部／平坦部）との関係を示す図である。

第３の実施形態における半導体装置１００及びその製造方法は、第１の実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。

本実施形態においては、トレンチ形成工程とＣＶＤ酸化膜形成工程との間に、トレンチの少なくとも開孔角部の曲率半径をトレンチ形成時よりも大きくする曲大化工程として、図１１に示すように、等方性エッチングにより開孔角部を面取りする面取り工程を含む構成としている。具体的には、トレンチ１５形成後、トレンチ開孔角部を露出させた状態で、図１１に示すように等方性エッチングを実施し、角張っている開孔角部を面取りする。そして、面取り後、第１の実施形態に示したように、熱酸化による犠牲酸化膜４０の形成・除去を経て、ＣＶＤ酸化膜３１を形成し、その後熱酸化により熱酸化膜３２を追加形成する。

このように本実施形態に係る半導体装置１００の製造方法によると、等方性エッチングによって開孔角部を面取りすることができるので、半導体装置１００のゲート絶縁膜３０の開孔角部の膜厚を厚くでき、電界集中を抑制することができる。特に、本実施形態に示すように、等方性エッチングを実施後に、粘性流動の生じる温度（例えば１０００℃以上）にて熱酸化を実施すると、開孔角部をより丸みを帯びた緩やかな形状とすることができる。しかしながら、面取り工程のみ実施し、犠牲酸化膜４０の形成・除去工程を省略しても良い。

なお、本発明者が確認したところ、図１２（ａ），（ｂ）に示すように、半導体基板１０の平面方向における面取り量Ｘを５０ｎｍ以上とすると、平坦部（基板表面）のゲート絶縁膜３０に対する開孔角部のゲート絶縁膜３０の電界強度を１．１倍以下とすることができる。したがって、開孔角部における電界集中低減（すなわち膜質を向上）により効果的である。 なお、面取り工程を、第２の実施形態に示した構成に適用しても良い。具体的には、トレンチ１５の形成後に面取りを実施し、その後、ＣＶＤ酸化膜３１、熱酸化による熱酸化膜３２の形成を順に実施しても良い。

（第４の実施形態）
次に、本発明の第４の実施形態を、図１３に基づいて説明する。図１３は本実施形態に係るゲート絶縁膜３０の概略構成を示す図であり、（ａ）はトレンチ開孔角部の拡大断面図、（ｂ）は（ａ）のＡ−Ａ‘断面における組成を示す模式図である。

第４の実施形態における半導体装置１００及びその製造方法は、第１の実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。

本実施形態に係る半導体装置１００は、第1の実施形態に示した図１，２に示す半導体装置１００において、ゲート絶縁膜３０を、図１３（ａ）に示すように熱酸化による熱酸化膜３３と、その上層として形成した窒素を含有する窒素含有膜３４とにより置き換えた構成としている。窒素含有膜３４の場合、酸化膜よりも誘電率を高くすることができる。したがって、同等のトランジスタ特性であれば、酸化膜単層に比べて、窒素含有膜３４をさらに有する構成の方が膜厚を厚くすることができる。すなわち、熱酸化膜３３単体をゲート絶縁膜３０とする構成に比べて膜中の電界強度（実効電界）を低くすることができるので、信頼性を向上することができる。

また、本実施形態においては、図１３（ｂ）に示すように、窒素含有膜３４を、熱酸化膜３３（Ｔｈ．ＯＸ）との界面から遠ざかる方向に窒素濃度が連続的に増加する領域（ＣＶＤ ＳｉＯＮ）を含む構成としている。言い換えれば、熱酸化により形成された熱酸化膜３３上に、酸化膜と窒化膜との界面が不連続とならないように窒素濃度が連続的に増加する窒素含有膜３４を設けている。この場合、例えば公知のＯＮＯ膜のように、非連続界面がゲート絶縁膜３０中に存在しないため、キャリアを膜中にトラップすることがない。したがって、しきい値電圧の変動を防ぐことができる。このように本実施形態に係る半導体装置１００によると、ゲート絶縁膜３０の膜質を向上することができる。

上記構成のゲート絶縁膜３０の製造方法としては、第１の実施形態で示したように、トレンチ１５を形成後、熱酸化により犠牲酸化膜４０を形成し、除去する（図３（ａ）〜（ｃ）参照）。その後、熱酸化によって角部が丸められたトレンチ１５の表面及び拡散領域１４の表面に熱酸化膜３３を形成し、次いでＣＶＤ法により窒素含有膜３４を形成する。このＣＶＤ法において、熱酸化膜３３との界面から遠ざかる方向に窒素濃度が連続的に増加するように、ガス組成を経時的に変化させれば良い。例えば、シラン（例えばジクロロシラン）とＮ_２Ｏの混合ガスにおいて、時間とともにＮ_２Ｏの分圧を下げ、かわりにＮＨ_３を反応系内に導入しつつその分圧を上げることで、熱酸化により形成された熱酸化膜３３上に、酸化膜と窒化膜との界面が不連続とならないように窒素濃度が連続的に増加する窒素含有膜３４を形成することができる。

なお、本実施形態においては、熱酸化膜３３上に窒素含有膜３４を積層してゲート絶縁膜３０とする例を示した。しかしながら、ＣＶＤ酸化膜上に窒素含有膜３４を積層しても良い。すなわち、窒素含有膜３４の下層となる酸化膜の製造方法は特に限定されるものではない。また、酸化膜は単層ではなく、複数層でも良い。第１〜３の実施形態に示したＣＶＤ酸化膜３１と熱酸化膜３２からなる酸化膜上に、本実施形態に示した窒素含有膜３４を積層配置してゲート絶縁膜３０とすると、製造工程は増加するものの、ゲート絶縁膜３０の膜質をより向上することができる。

また、本実施形態においては、熱酸化によって熱酸化膜３３を形成後、ＣＶＤ法によって窒素含有膜３４を形成する例を示した。しかしながら、第１〜３の実施形態に示したように、ＣＶＤ法によって先ず窒素含有膜３４を形成し、その後熱酸化によって熱酸化膜３３を形成しても良い。この場合、窒素含有膜３４を緻密化するとともに、ストイキオメトリックな状態とすることができる。

以上の各実施形態については、トレンチゲート構造の縦型ＭＯＳトランジスタのゲート絶縁膜３０において、膜質を向上する例を示した。しかしながら、半導体装置１００の構造は上記各実施形態に示した構成に限定されるものではない。ＭＯＳ構造のゲートを有する半導体装置であれば良い。すなわち、ゲート絶縁膜３０もトレンチ１５表面に形成される構成に限定されるものではない。また、素子もＭＯＳトランジスタに限定されるものでは無い。さらには、膜質を向上する対象も、ゲート絶縁膜３０に限定されるものではない。以下にゲート絶縁膜３０以外の適用例を示す。

（第５の実施形態）
次に、本発明の第５の実施形態を、図１４及び図１５に基づいて説明する。図１４は本実施形態に係る半導体装置の概略構成を示す断面図である。図１５は、半導体装置のうち、主要部の製造方法を示す工程別断面図であり、（ａ）は下部電極形成工程、（ｂ）はＣＶＤ酸化膜形成工程、（ｃ）は追加熱酸化工程である。

第５の実施形態における半導体装置及びその製造方法は、第１の実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。

本実施形態に係る半導体装置は、素子として、一対の電極間に誘電体としての容量用酸化膜を介在させてなるキャパシタを有しており、この容量用酸化膜の膜質を向上させている。なお、このようなキャパシタは、キャパシタそのものとしてだけでなく、例えばＤＲＡＭ等の素子の一部として適用される。 図１４に示すように、本実施形態に係る半導体装置２００は、キャパシタの一例として、下部電極１１５が半球状の結晶粒（Hemispherical Grain）からなる、トレンチキャパシタを有している。第１実施形態同様、半導体基板１１０は、内部に絶縁膜を埋め込んだＳＯＩ（Silicon On Insulator）基板であり、単結晶シリコン（Ｓｉ）からなる支持基板１１１、シリコン酸化膜（ＳｉＯ_２）からなる絶縁膜１１２、およびｐ型の半導体層１１３で構成されている。そして、半導体層１１３にトレンチ１１４が形成されている。トレンチ１１４には、その表面に下部電極１１５が形成され、下部電極１１５上には、容量用酸化膜１１６を介して、上部電極１１７がトレンチ１１４に対して埋め込み形成されている。すなわち、トレンチ１１４上に形成された、対をなす上部電極１１７及び下部電極１１５と、当該電極１１５，１１７間に配置された容量用酸化膜１１６とによって、キャパシタが構成されている。

ここで、容量用酸化膜１１６は、下部電極１１５の表面上に気相酸化膜として形成されたＣＶＤ酸化膜１１６ａと、ＣＶＤ酸化膜１１６ａの形成後に、ＣＶＤ酸化膜１１６ａと下部電極１１５の表面との間に追加形成された熱酸化膜１１６ｂとにより構成されている。このように、本実施形態に係る半導体装置２００においては、先にＣＶＤ酸化膜１１６ａが形成され、その後熱酸化によって熱酸化膜１１６ｂが追加形成されていることを特徴とする。なお、図１４中に示す符号１１８は、逆電位が印加されたときに、下部電極１１５からの空乏層の広がりを防止、すなわち容量変動を防止するためのｐ＋型の拡散領域である。

次に、このように構成される半導体装置２００の製造方法について説明する。先ず、ｎ−型の半導体層１１３を有するＳＯＩ構造の半導体基板１１０を準備し、半導体層１１３のキャパシタ形成領域に、ドライエッチングにより所定深さのトレンチ１１４を形成する。上述したように、トレンチ１１４形成後、トレンチ１１４の開孔角部（肩部）および底面角部の形状は、いずれも角張っている。そこで、本実施形態においても、粘性流動の生じる温度（例えば１０００℃以上）で熱酸化を実施して犠牲酸化膜を形成し、当該犠牲酸化膜を除去することで、開孔角部および底面角部の曲率半径をより大きくする（丸みを帯びた緩やかな形状とする）ようにしている。

次に、不純物をイオン注入等によって添加することにより、トレンチ１１５の表面に、ｐ＋型の拡散領域１１８を形成する。そして、図１５（ａ）に示すように、その表面上に、半球状の結晶粒（Hemispherical Grain）からなる下部電極１１５を、公知の製造方法（例えば不純物の添加された非晶質シリコン層を形成し、アニールすることにより凝集させて半球化する）によって、形成する。このように、半球状の結晶粒からなる下部電極１１５を構成すると、蓄積電荷量が大幅に向上するため、同じセル面積で容量を向上することができる。

下部電極１１５形成後、図１５（ｂ）に示すように、ＣＶＤ法（本実施形態においてはＬＰＣＶＤ法）を用いて、下部電極１１５の表面上にＣＶＤ酸化膜１１６ａを形成する。この時点で、ＣＶＤ酸化膜１１６ａの組成はストイキオメトリックな状態（化学的な量論状態）からずれており、膜中にキャリアのトラップとなるダングリングボンド（未結合手）が存在する。また、ＣＶＤ酸化膜１１６ａは緻密化されておらず、界面準位密度も熱酸化により形成された酸化膜に比べ大きい。

ＣＶＤ酸化膜１１６ａ形成後、熱酸化を実施し、図１５（ｃ）に示すように、先に形成されたＣＶＤ酸化膜１１６ａと下部電極１１５表面との間に熱酸化膜１１６ｂを追加形成する。本実施形態においては、酸素と水蒸気との混合気体中において、８５０℃にて追加熱酸化を実施した。以上により容量用酸化膜１１６が形成される。

容量用酸化膜１１６形成後、図１４に示すように、容量用酸化膜１１６を介して、トレンチ１１４内に電極材料（例えば不純物の添加されたポリシリコン）を埋め込んで、上部電極１１７を形成する。これにより、図１４に示す半導体装置２００が製造される。

このように、本実施形態に係る容量用酸化膜１１６おいては、第１実施形態に示したゲート絶縁膜３０と同様に、先ずＣＶＤ酸化膜１１６ａを形成し、その後熱酸化によって熱酸化膜１１６ｂを形成する。したがって、膜中の欠陥密度を小さくすることができる。また、ＣＶＤ酸化膜１１６ａ形成後の熱酸化によって、熱酸化雰囲気中の酸素（Ｏ_２）又は水蒸気（Ｈ_２０）が、緻密化される前のＣＶＤ酸化膜１１６ａを介して下部電極１１５を構成する非晶質シリコンとＣＶＤ酸化膜１１６ａとの界面に拡散し、Ｓｉと反応して熱酸化膜１１６ｂを追加形成することができる。これにより、Ｓｉ−ＳｉＯ_２界面を、ＣＶＤ酸化膜形成時よりもＳｉ側に移動させ、容量酸化膜１１６を所定の膜厚とすることができる。また、界面準位密度を熱酸化による酸化膜並みとし、良好な界面特性を得ることができる。さらには、上記と並行して、熱酸化雰囲気中の酸素又は水蒸気がＣＶＤ酸化膜１１６ａ中のダングリングボンド（未結合手）と反応し、ＣＶＤ酸化膜１１６ａをストイキオメトリックな状態（化学的な量論状態）とすることができる。すなわち、ＣＶＤ酸化膜１１６ａ中のトラップを低減し、容量用酸化膜１１６の膜質を向上することができると同時に、容量用酸化膜１１６の比誘電率のばらつきを熱酸化膜と同等とすることができるので、容量の均一なキャパシタとすることができる。

なお、上述した効果以外にも、第1実施形態に記載の各効果と同様乃至それに準ずる効果を期待することができる。

また、本実施形態に示すように、下部電極１１５が半球状の結晶粒からなる構成においては、先に熱酸化を行うと、結晶粒間部に十分な膜厚の酸化膜を形成することができない。しかしながら、上述した製造方法によれば、結晶粒間部にも十分な膜厚の１１６酸化膜を形成することができるので、所望の耐圧を確保することができる。

また、本実施形態においては、下部電極１１５が半球状の結晶粒からなる構成のトレンキャパシタを例にとり説明した。しかしながら、キャパシタの構成は上記例に限定されるものではない。例えば、下部電極１１５が半球状の結晶粒からならない構成（例えば層状）であっても、同様の効果を期待することができる。また、下部電極１１５が、半導体層１１３（基板）によって構成されても良い。すなわち、半導体層１１３と上部電極１１７との間に配置された容量用酸化膜１１６によって、キャパシタが構成されても良い。また、キャパシタはトレンチ構造に限定されるものでなく、所謂プレーナ構造のキャパシタであっても、電極間に配置される容量用酸化膜に適用することができる。

また本実施形態においては、キャパシタの容量用酸化膜に、第1実施形態に示したゲート絶縁膜３０と同じ構成及び製造方法を適用する例を示した。しかしながら、第２実施形態、第３実施形態に示した構成及び製造方法を適用しても良い。それにより、各実施形態に記載の効果と同様乃至はそれに準ずる効果を期待することができる。

（第６の実施形態）
次に、本発明の第６の実施形態を、図１６及び図１７に基づいて説明する。図１６は本実施形態に係る半導体装置の概略構成を示す断面図である。図１７は、半導体装置のうち、主要部の製造方法を示す工程別断面図であり、（ａ）はＣＶＤ酸化膜形成工程、（ｂ）は追加熱酸化工程である。

第６の実施形態における半導体装置及びその製造方法は、第１の実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。

本実施形態に係る半導体装置は、素子として、フローティングゲートとコントロールゲートの２層ゲート電極を含む不揮発性メモリを有しており、フローティングゲートとコントロールゲートとの間に配置されるゲート間酸化膜の膜質を向上させている。なお、このような不揮発性メモリとしては、例えばＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ等がある。 図１６に示すように、本実施形態に係る半導体装置３００は、フローティングゲート２１７が半球状の結晶粒（Hemispherical Grain）からなる不揮発性メモリを有している。層状構成のフローティングゲートの場合、一部分の絶縁膜（トンネル膜２１６、ゲート間酸化膜２１８）絶縁性が壊れると、例えばチャージされていたキャリアが全て抜けてしまう。これに対し、半球状の結晶粒（粒間にゲート間酸化膜２１８を備える）からなる構成とすると、一部分の絶縁膜（トンネル膜２１６、ゲート間酸化膜２１８）の絶縁性が壊れても、当該部位のフローティングゲート２１７（結晶粒）のみからキャリアが抜けるだけであるので、信頼性の高いメモリとすることができる。

第１実施形態同様、半導体基板２１０は、内部に絶縁膜を埋め込んだＳＯＩ（Silicon On Insulator）基板であり、単結晶シリコン（Ｓｉ）からなる支持基板２１１、シリコン酸化膜（ＳｉＯ_２）からなる絶縁膜２１２、およびｐ型の半導体層２１３で構成されている。そして、半導体層２１３の表層部に、ソース領域であるｎ＋型の拡散領域２１４と、ドレイン領域であるｎ＋型の拡散領域２１５がそれぞれ選択的に形成されている。また、半導体層２１３上には、トンネル膜２１６を介して、上述した半球状の結晶粒からなるフローティングゲート２１７が形成されている。また、フローティングゲート２１７上には、ゲート間酸化膜２１８を介して、コントロールゲート２１９が形成されている。

ここで、ゲート間酸化膜２１８は、フローティングゲート２１７の表面上に気相酸化膜として形成されたＣＶＤ酸化膜２１８ａと、ＣＶＤ酸化膜２１８ａの形成後に、ＣＶＤ酸化膜２１８ａとフローティングゲート２１７の表面との間に追加形成された熱酸化２１８ｂとにより構成されている。このように、本実施形態に係る半導体装置３００においては、先にＣＶＤ酸化膜２１８ａが形成され、その後熱酸化によって熱酸化膜２１８ｂが追加形成されていることを特徴とする。

次に、このように構成される半導体装置３００の製造方法について説明する。先ず、ｎ−型の半導体層２１３を有するＳＯＩ構造の半導体基板２１０を準備し、半導体層２１３の素子形成領域表面に、トンネル膜２１６を形成する。そして、このトンネル膜２１６上に、ＣＶＤ法（本実施形態においてはＬＰＣＶＤ法）を用いて、後にフローティングゲート２１７となる不純物の添加された非晶質シリコン層を形成する。そして、公知の製造方法（例えば非晶質シリコン層をアニールすることにより凝集させて半球化する）によって、半球状の結晶粒からなるフローティングゲート２１７（ただし、パターニング前の状態）を形成する。

フローティングゲート２１７形成後、図１７（ａ）に示すように、ＣＶＤ法（本実施形態においてはＬＰＣＶＤ法）を用いて、フローティングゲート２１７の表面上にＣＶＤ酸化膜２１８ａを形成する。この時点で、ＣＶＤ酸化膜２１８ａの組成はストイキオメトリックな状態（化学的な量論状態）からずれている。すなわち、膜中にキャリアのトラップとなるダングリングボンド（未結合手）が存在する。また、ＣＶＤ酸化膜２１８ａは緻密化されておらず、界面準位密度も熱酸化により形成された酸化膜に比べ大きい。なお、ＣＶＤ酸化膜２１８ａの形成においては、図１７（ａ）に示すように、ＣＶＤ酸化膜２１８ａの膜厚ｔを、フローティングゲート２１７の、互いに隣接する結晶粒間の間隔ｄ１よりも厚くすることが好ましい。これにより、結晶粒間に確実にＣＶＤ酸化膜２１８ａ（ゲート間酸化膜２１８）を配置することができる。

ＣＶＤ酸化膜２１８ａ形成後、熱酸化を実施し、図１７（ｂ）に示すように、先に形成されたＣＶＤ酸化膜２１８ａとフローティングゲート２１７表面との間に熱酸化膜２１８ｂを追加形成する。本実施形態においては、酸素と水蒸気との混合気体中において、８５０℃にて追加熱酸化を実施した。以上によりゲート間酸化膜２１８が形成される。

ゲート間酸化膜２１８形成後、図１６に示すように、ゲート間酸化膜２１８上に、ＣＶＤ法（本実施形態においてはＬＰＣＶＤ法）を用いて、コントロールゲート２１９（ただし、パターニング前の状態）を形成する。そして、フォトリソによって、フローティングゲート２１７及びコントロールゲート２１９をパターニングする。

パターニング後、フローティングゲート２１７及びコントロールゲート２１９をマスクにしてイオン注入を行い、ソース領域及びドレイン領域である拡散領域２１４，２１５をそれぞれ形成する。これにより、図１６に示す半導体装置３００が製造される。

このように、本実施形態に係るゲート間酸化膜２１８おいては、第１実施形態に示したゲート絶縁膜３０と同様に、先ずＣＶＤ酸化膜２１８ａを形成し、その後熱酸化によって熱酸化膜２１８ｂを形成する。したがって、膜中の欠陥密度を小さくすることができる。また、ＣＶＤ酸化膜２１８ａ形成後の熱酸化によって、熱酸化雰囲気中の酸素（Ｏ_２）又は水蒸気（Ｈ_２０）が、緻密化される前のＣＶＤ酸化膜２１８ａを介してフローティングゲート２１７を構成する非晶質シリコンとＣＶＤ酸化膜２１８ａとの界面に拡散し、Ｓｉと反応して熱酸化膜２１８を追加形成することができる。これにより、Ｓｉ−ＳｉＯ_２界面を、ＣＶＤ酸化膜形成時よりもＳｉ側に移動させ、所定の膜厚とすることができる。すなわち、図１７（ｂ）に示すように、追加熱酸化によって粒間がｄ１からｄ２に広がるので、フローティングゲート２１７に蓄積されたキャリアが、隣接する結晶粒やコントロールゲート２１９に移動することを防止、すなわちキャリア保持特性を向上（経時的なメモリ状態の変動を抑制）することができる。また、界面準位密度を熱酸化による酸化膜並みとし、良好な界面特性を得ることができる。

さらには、上記と並行して、熱酸化雰囲気中の酸素又は水蒸気がＣＶＤ酸化膜２１８ａ中のダングリングボンド（未結合手）と反応し、ＣＶＤ酸化膜２１８ａをストイキオメトリックな状態（化学的な量論状態）とすることができる。すなわち、ＣＶＤ酸化膜２１８ａ中のトラップを低減し、ゲート間酸化膜２１８の膜質を向上することができる。したがって、書き換え時にチャージがトラップされることに起因するＶｔ変動を熱酸化膜と同程度とすることができる。

なお、上述した効果以外にも、第1実施形態に記載の各効果と同様乃至それに準ずる効果を期待することができる。

また、本実施形態に示すように、フローティングゲート２１７が半球状の結晶粒からなる構成においては、先に熱酸化を行うと、結晶粒間部に十分な膜厚の酸化膜を形成することができない。しかしながら、上述した製造方法によれば、結晶粒間部にも十分な膜厚の酸化膜を形成することができる。また、追加熱酸化によって、粒間を広げる（ｄ１→ｄ２）ことができるので、所望の耐圧を確保することができる。

また、本実施形態においては、フローティングゲート２１７が半球状の結晶粒からなる構成の不揮発性メモリを例にとり説明した。しかしながら、不揮発性メモリの構成は上記例に限定されるものではない。例えば、フローティングゲート２１７が半球状の結晶粒からならない構成（例えば層状）であっても、同様の効果を期待することができる。

以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

本実施形態においては、半導体基板１０，１１０，２１０として、単結晶シリコン（Ｓｉ）からなる支持基板１１，１１１，２１１、シリコン酸化膜（ＳｉＯ_２）からなる絶縁膜１２，１１２，２１２、およびｎ−型の半導体層１３，１１３，２１３で構成されるＳＯＩ構造の半導体基板を適用する例を示した。しかしながら、半導体基板１０，１１０，２１０は上記例に限定されるものではない。

また、本実施形態においては、主要部である酸化膜の構成及び製造方法を、ゲート絶縁膜３０、容量用酸化膜１１６、ゲート間酸化膜２１８に適用する例を示した。しかしながら、上記例に限定されるものではない。例えば、トレンチ分離領域におけるトレンチ表面に形成される絶縁膜にも適用することができる。

第１〜第４実施形態においては、結晶欠陥が生じやすい構成例として、シリコンに対して原子半径が大きく異なるボロンが導入された、ドレイン領域であるｐ型の拡散領域１４にトレンチ１５を形成する構成を示した。しかしながら、ボロンに限らず、シリコンに対して原子半径の差が大きいもの（例えばアンチモン）であれば、半導体基板１０内に結晶欠陥を生じやすい。このような構成においても、本実施形態に示した半導体装置１００及びその製造方法によれば、ゲート絶縁膜３０の膜質を向上することができる。この点については、半導体装置２００，３００においても同様である。

第１実施形態に係る半導体装置の概略構成を示す断面図である。 トレンチ周辺の拡大図である。 ゲート絶縁膜の形成工程を説明するための工程別断面図であり、（ａ）はトレンチ形成、（ｂ）は犠牲酸化膜形成、（ｃ）犠牲酸化膜除去、（ｄ）はＣＶＤ酸化膜形成、（ｅ）は熱酸化膜形成を示す図である。 ゲート絶縁膜形成後の工程別断面図であり、（ａ）はゲート電極形成工程。（ｂ）は拡散領域形成工程を示している。 トレンチ分離領域からの距離と結晶欠陥との関係を示す図である。 ゲート絶縁膜の耐圧のワイブル分布を示す図である。 熱酸化による追加酸化とＢモード不良の発生率との関係を示す図である。 ゲート絶縁膜の界面準位密度を示す図である。 ゲート絶縁膜の膜厚を示す図である。 第２実施形態に係る半導体装置において、ゲート絶縁膜の形成工程を示す工程別断面図であり、（ａ）はトレンチ形成、（ｂ）はＣＶＤ酸化膜形成、（ｃ）は熱酸化膜形成を示す図である。 第３実施形態に係る半導体装置において、ゲート絶縁膜の形成工程の一部を示す概略断面図である。 面取りの効果を示す図であり、（ａ）は面取り量Ｘを説明する図、（ｂ）は面取り量Ｘと電界強度比（開孔角部／平坦部）との関係を示す図である。 第４実施形態に係るゲート絶縁膜の概略構成を示す図であり、（ａ）はトレンチ開孔角部の拡大断面図、（ｂ）は（ａ）のＡ−Ａ‘断面における組成を示す模式図である。 第５実施形態に係る半導体装置の概略構成を示す断面図である。 半導体装置のうち、主要部の製造方法を示す工程別断面図であり、（ａ）は下部電極形成工程、（ｂ）はＣＶＤ酸化膜形成工程、（ｃ）は追加熱酸化工程である。 第６実施形態に係る半導体装置の概略構成を示す断面図である。 半導体装置のうち、主要部の製造方法を示す工程別断面図であり、（ａ）はＣＶＤ酸化膜形成工程、（ｂ）は追加熱酸化工程である。

符号の説明

１０，１１０，２１０・・・半導体基板
１３，１１３，２１３・・・半導体層
１５，１１４・・・トレンチ
３０・・・ゲート絶縁膜
３１，１１６ａ，２１８ａ・・・ＣＶＤ酸化膜（気相酸化膜）
３２，１１６ｂ、２１８ｂ・・・熱酸化膜
１１５・・・下部電極
１１６・・・容量用酸化膜
２１７・・・フローティングゲート
２１８・・・ゲート間酸化膜
１００，２００，３００・・・半導体装置

Claims (48)

1. 半導体基板上に、気相成長法により気相酸化膜を形成する気相酸化工程と、
   前記気相酸化工程後、前記気相酸化膜の形成部位を熱酸化する追加熱酸化工程を備えることを特徴とする半導体装置の製造方法。
2. 前記半導体基板は、埋め込み酸化膜を有するＳＯＩ構造半導体基板であることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記気相酸化工程において、ボロン又はアンチモンを不純物とする導電型領域を含む前記半導体基板の部位に、前記気相酸化膜を形成することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
4. ＭＯＳ構造のゲートを有することを特徴とする請求項１〜３いずれか１項に記載の半導体装置の製造方法。
5. 前記追加熱酸化工程において、熱酸化により追加形成される酸化膜厚を、１ｎｍ以上１２ｎｍ以下の範囲内とすることを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記気相酸化工程の前工程として、前記半導体基板にトレンチを形成するトレンチ形成工程を備え、
   前記気相酸化工程において、前記トレンチの表面に前記気相酸化膜を形成することを特徴とする請求項４又は請求項５に記載の半導体装置の製造方法。
7. 前記トレンチは、ゲート電極用のトレンチであることを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記追加熱酸化工程において、熱酸化とともに、前記トレンチの少なくとも開孔角部の曲率半径をトレンチ形成時よりも大きくすることを特徴とする請求項６又は請求項７に記載の半導体装置の製造方法。
9. 前記トレンチ形成工程と前記気相酸化工程との間に、前記トレンチの少なくとも開孔角部の曲率半径をトレンチ形成時よりも大きくする曲大化工程を備えることを特徴とする請求項６又は請求項７に記載の半導体装置の製造方法。
10. 前記曲大化工程は、熱酸化により前記トレンチ表面に犠牲酸化膜を形成する犠牲酸化工程と、前記犠牲酸化膜を除去する除去工程を含むことを特徴とする請求項９に記載の半導体装置の製造方法。
11. 前記曲大化工程は、等方性エッチングにより前記開孔角部を面取りする面取り工程を含むことを特徴とする請求項９又は請求項１０に記載の半導体装置の製造方法。
12. 前記面取り工程において、前記半導体基板の平面方向における面取り量を５０ｎｍ以上とすることを特徴とする請求項１１に記載の半導体装置の製造方法。
13. 一対の電極間に誘電体としての容量用酸化膜を介在させてなるキャパシタを有し、
    前記容量用酸化膜を前記気相酸化工程と前記追加熱酸化工程によって形成することを特徴とする請求項１〜３いずれか１項に記載の半導体装置の製造方法。
14. 前記気相酸化工程の前工程として、半球状の結晶粒からなる一方の前記電極である下部電極を形成する下部電極形成工程を備え、
    前記追加熱酸化工程の後工程として、他方の前記電極である上部電極を形成する上部電極形成工程を備えることを特徴とする請求項１３に記載の半導体装置の製造方法。
15. 前記キャパシタはトレンチ構造のキャパシタであり、
    前記気相酸化工程の前工程として、前記半導体基板に前記キャパシタのトレンチを形成するトレンチ形成工程を備え、
    前記気相酸化工程において、前記トレンチの表面に前記気相酸化膜を形成することを特徴とする請求項１３又は請求項１４に記載の半導体装置の製造方法。
16. 前記追加熱酸化工程において、熱酸化とともに、前記トレンチの少なくとも開孔角部の曲率半径をトレンチ形成時よりも大きくすることを特徴とする請求項１５に記載の半導体装置の製造方法。
17. 前記トレンチ形成工程と前記気相酸化工程との間に、前記トレンチの少なくとも開孔角部の曲率半径をトレンチ形成時よりも大きくする曲大化工程を備えることを特徴とする請求項１５に記載の半導体装置の製造方法。
18. 前記曲大化工程は、熱酸化により前記トレンチ表面に犠牲酸化膜を形成する犠牲酸化工程と、前記犠牲酸化膜を除去する除去工程を含むことを特徴とする請求項１７に記載の半導体装置の製造方法。
19. 前記曲大化工程は、等方性エッチングにより前記開孔角部を面取りする面取り工程を含むことを特徴とする請求項１７又は請求項１８に記載の半導体装置の製造方法。
20. フローティングゲートとコントロールゲートの２層ゲート電極を含む不揮発性メモリを有し、
    前記フローティングゲートと前記コントロールゲートとの間に配置されるゲート間酸化膜を、前記気相酸化工程と前記追加熱酸化工程によって形成することを特徴とする請求項１〜３いずれか１項に記載の半導体装置の製造方法。
21. 前記気相酸化工程の前工程として、半球状の結晶粒からなる前記フローティングゲートを形成するフローティングゲート形成工程を備え、
    前記追加熱酸化工程の後工程として、前記コントロールゲートを形成するコントロールゲート形成工程を備えることを特徴とする請求項２０に記載の半導体装置の製造方法。
22. 前記気相酸化工程において、前記気相酸化膜の膜厚を、互いに隣接する前記結晶粒間の間隔よりも厚くすることを特徴とする請求項２１に記載の半導体装置の製造方法。
23. ＭＯＳ構造のゲートを有する半導体装置の製造方法であって、
    半導体基板上に酸化膜を形成する酸化膜形成工程と、
    前記酸化膜上に、前記酸化膜との界面から遠ざかる方向に窒素濃度が連続的に増加する領域を含む窒素含有膜を形成する窒素含有膜形成工程とを備えることを特徴とする半導体装置の製造方法。
24. 前記窒素含有膜形成工程においてＣＶＤ法を適用し、
    前記酸化膜との界面から遠ざかる方向に窒素濃度が連続的に増加するように、ガス組成を経時的に変化させることを特徴とする請求項２３に記載の半導体装置の製造方法。
25. 前記酸化膜形成工程の前工程として、前記半導体基板にトレンチを形成するトレンチ形成工程を備え、
    前記酸化膜形成工程において、前記トレンチの表面に前記酸化膜を形成することを特徴とする請求項２４又は請求項２５に記載の半導体装置の製造方法。
26. 前記トレンチは、ゲート電極用のトレンチであることを特徴とする請求項２５に記載の半導体装置の製造方法。
27. 前記トレンチ形成工程と前記酸化膜形成工程との間に、前記トレンチの少なくとも開孔角部の曲率半径をトレンチ形成時よりも大きくする曲大化工程を備えることを特徴とする請求項２５又は請求項２６に記載の半導体装置の製造方法。
28. 前記曲大化工程は、熱酸化により前記トレンチ表面に犠牲酸化膜を形成する犠牲酸化工程と、前記犠牲酸化膜を除去する除去工程を含むことを特徴とする請求項２７に記載の半導体装置の製造方法。
29. 前記曲大化工程は、等方性エッチングにより前記開孔角部を面取りする面取り工程を含むことを特徴とする請求項２７又は請求項２８に記載の半導体装置の製造方法。
30. 前記面取り工程において、前記半導体基板の平面方向における面取り量を５０ｎｍ以上とすることを特徴とする請求項２９に記載の半導体装置の製造方法。
31. 半導体基板上に形成された気相酸化膜と、
    前記気相酸化膜の形成後に、前記気相酸化膜と前記半導体基板との間に追加形成された熱酸化膜を有することを特徴とする半導体装置。
32. 前記半導体基板は、埋め込み酸化膜を有するＳＯＩ構造半導体基板であることを特徴とする請求項３０に記載の半導体装置。
33. 前記半導体基板は、ボロン又はアンチモンを不純物とする導電型領域を有し、
    前記導電型領域上に前記気相酸化膜及び前記熱酸化膜を形成したことを特徴とする請求項３１又は請求項３２に記載の半導体装置。
34. ＭＯＳ構造のゲートを有することを特徴とする請求項３１〜３３いずれか１項に記載の半導体装置。
35. 前記熱酸化膜の酸化膜厚を、１ｎｍ以上１２ｎｍ以下の範囲内としたことを特徴とする請求項３４に記載の半導体装置。
36. 前記半導体基板はトレンチを有し、
    前記トレンチの表面に、前記気相酸化膜及び前記熱酸化膜を形成したことを特徴とする請求項３４又は請求項３５に記載の半導体装置。
37. 前記トレンチは、ゲート電極用のトレンチであることを特徴とする請求項３６に記載の半導体装置。
38. 前記トレンチの少なくとも開孔角部を、丸みを帯びた緩やかな形状としたことを特徴とする請求項３６又は請求項３７に記載の半導体装置。
39. 一対の電極間に誘電体としての容量用酸化膜を介在させてなるキャパシタを有し、
    前記容量用酸化膜が、前記気相酸化膜と前記熱酸化膜からなることを特徴とする請求項３１〜３３いずれか１項に記載の半導体装置。
40. 前記一対の電極は、上部電極と下部電極からなり、
    前記下部電極が、半球状の結晶粒からなることを特徴とする請求項３９に記載の半導体装置。
41. 前記キャパシタはトレンチ構造のキャパシタであり、
    前記トレンチの表面に、前記気相酸化膜及び前記熱酸化膜を形成したことを特徴とする請求項３９又は請求項４０に記載の半導体装置。
42. 前記トレンチの少なくとも開孔角部を、丸みを帯びた緩やかな形状としたことを特徴とする請求項４１に記載の半導体装置。
43. フローティングゲートとコントロールゲートの２層ゲート電極を含む不揮発性メモリを有し、
    前記フローティングゲートと前記コントロールゲートとの間に配置されるゲート間酸化膜が、前記気相酸化膜と前記熱酸化膜からなることを特徴とする請求項３１〜３３いずれか１項に記載の半導体装置。
44. 前記フローティングゲートが、半球状の結晶粒からなることを特徴とする請求項４３に記載の半導体装置。
45. ＭＯＳ構造のゲートを有する半導体装置であって、
    半導体基板上に形成された酸化膜と、
    前記酸化膜上に形成され、前記酸化膜との界面から遠ざかる方向に窒素濃度が連続的に増加する領域を含む窒素含有膜を有することを特徴とする半導体装置。
46. 前記半導体基板はトレンチを有し、
    前記トレンチの表面に、前記酸化膜及び前記窒素含有膜を積層したことを特徴とする請求項４５に記載の半導体装置。
47. 前記トレンチは、ゲート電極用のトレンチであることを特徴とする請求項４６に記載の半導体装置。
48. 前記トレンチの少なくとも開孔角部を、丸みを帯びた緩やかな形状としたことを特徴とする請求項４６又は請求項４７に記載の半導体装置。

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