JP2003124233A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 トレンチゲート構造のＭＩＳＦＥＴを有する
半導体装置の信頼性が低下する。 【解決手段】 トレンチゲート構造のＭＩＳＦＥＴを有
する半導体装置の製造方法であって、ドレイン領域であ
る第１導電型半導体層１Ｂの主面からその深さ方向に向
って溝４を形成し、前記溝４の内面に熱酸化膜５Ａと堆
積膜５Ｂからなるゲート絶縁膜５を形成し、かつ前記溝
４内にゲート電極６Ａを形成した後、前記第１導電型半
導体層１Ｂに不純物を導入してチャネル形成領域である
第２導電型半導体領域８を形成すると共に、前記第２導
電型半導体領域８に不純物を導入してソース領域である
第１導電型半導体領域９を形成する。
半導体装置の信頼性が低下する。 【解決手段】 トレンチゲート構造のＭＩＳＦＥＴを有
する半導体装置の製造方法であって、ドレイン領域であ
る第１導電型半導体層１Ｂの主面からその深さ方向に向
って溝４を形成し、前記溝４の内面に熱酸化膜５Ａと堆
積膜５Ｂからなるゲート絶縁膜５を形成し、かつ前記溝
４内にゲート電極６Ａを形成した後、前記第１導電型半
導体層１Ｂに不純物を導入してチャネル形成領域である
第２導電型半導体領域８を形成すると共に、前記第２導
電型半導体領域８に不純物を導入してソース領域である
第１導電型半導体領域９を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、トレンチゲート構造のトランジスタ素子を有
する半導体装置に適用して有効な技術に関するものであ
る。
し、特に、トレンチゲート構造のトランジスタ素子を有
する半導体装置に適用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】電力増幅回路、電源回路等のスイッチン
グ素子としてパワートランジスタ（半導体装置）が使用
されている。この種のパワートランジスタは、複数個の
トランジスタ素子の夫々を電気的に並列に接続した構成
になっている。トランジスタ素子は、例えばトレンチゲ
ート構造のＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemicon
ductor Ｆield Ｅffect Ｔransistor）で構成されてい
る。以下、トレンチゲート構造のＭＩＳＦＥＴを有する
パワートランジスタの製造方法について説明する。
グ素子としてパワートランジスタ（半導体装置）が使用
されている。この種のパワートランジスタは、複数個の
トランジスタ素子の夫々を電気的に並列に接続した構成
になっている。トランジスタ素子は、例えばトレンチゲ
ート構造のＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemicon
ductor Ｆield Ｅffect Ｔransistor）で構成されてい
る。以下、トレンチゲート構造のＭＩＳＦＥＴを有する
パワートランジスタの製造方法について説明する。
【０００３】まず、単結晶珪素からなるｎ＋型半導体基
板の主面上にエピタキシャル成長法でｎ−型半導体層を
形成する。このｎ＋型半導体基板及びｎ−型半導体層は
ドレイン領域として使用される。次に、前記ｎ−型半導
体層の主面の全面にｐ型不純物をイオン打込み法で導入
し、チャネル形成領域として使用されるｐ型半導体領域
を形成する。次に、前記ｐ型半導体領域の主面にイオン
打込み法でｎ型不純物を選択的に導入し、ソース領域で
あるｎ＋型半導体領域を形成する。
板の主面上にエピタキシャル成長法でｎ−型半導体層を
形成する。このｎ＋型半導体基板及びｎ−型半導体層は
ドレイン領域として使用される。次に、前記ｎ−型半導
体層の主面の全面にｐ型不純物をイオン打込み法で導入
し、チャネル形成領域として使用されるｐ型半導体領域
を形成する。次に、前記ｐ型半導体領域の主面にイオン
打込み法でｎ型不純物を選択的に導入し、ソース領域で
あるｎ＋型半導体領域を形成する。
【０００４】次に、前記ｎ−型半導体層の主面上に例え
ば酸化珪素膜を形成した後、前記酸化珪素膜にパターン
ニングを施し、前記ｎ−型半導体層の溝形成領域上に開
口部を有するマスクを形成する。次に、前記マスクをエ
ッチングマスクとして使用し、前記ｎ−型半導体層の主
面からその深さ方向に向って溝を形成する。溝の形成
は、異方性ドライエッチング法で行う。
ば酸化珪素膜を形成した後、前記酸化珪素膜にパターン
ニングを施し、前記ｎ−型半導体層の溝形成領域上に開
口部を有するマスクを形成する。次に、前記マスクをエ
ッチングマスクとして使用し、前記ｎ−型半導体層の主
面からその深さ方向に向って溝を形成する。溝の形成
は、異方性ドライエッチング法で行う。
【０００５】次に、ウエットエッチング処理を施し、前
記マスクを前記溝の上縁部（溝の側面とｎ−型半導体層
の主面とが交わる部分）から後退させる。次に、等方性
ドライエッチング処理を施し、前記溝の上縁部及び底面
縁部（溝の側面とその底面とが交わる部分）をなだらか
な形状にする。次に、前記マスクを除去する。
記マスクを前記溝の上縁部（溝の側面とｎ−型半導体層
の主面とが交わる部分）から後退させる。次に、等方性
ドライエッチング処理を施し、前記溝の上縁部及び底面
縁部（溝の側面とその底面とが交わる部分）をなだらか
な形状にする。次に、前記マスクを除去する。
【０００６】次に、熱酸化処理を施し、前記溝の内面に
犠牲熱酸化膜を形成した後、前記犠牲熱酸化膜を除去す
る。この犠牲熱酸化膜の形成及び除去は、溝を形成する
時に生じた欠陥、歪み、汚染等を除去する目的で行なわ
れる。
犠牲熱酸化膜を形成した後、前記犠牲熱酸化膜を除去す
る。この犠牲熱酸化膜の形成及び除去は、溝を形成する
時に生じた欠陥、歪み、汚染等を除去する目的で行なわ
れる。
【０００７】次に、熱酸化処理を施し、前記溝の内面に
熱酸化膜からなるゲート絶縁膜を形成する。次に、前記
溝内を含むｎ−型半導体層の主面上の全面に多結晶珪素
膜を化学気相成長（Ｃhemical Ｖapor Ｄeposition）法
で形成する。この多結晶珪素膜には抵抗値を低減する不
純物がその堆積中又は堆積後に導入される。
熱酸化膜からなるゲート絶縁膜を形成する。次に、前記
溝内を含むｎ−型半導体層の主面上の全面に多結晶珪素
膜を化学気相成長（Ｃhemical Ｖapor Ｄeposition）法
で形成する。この多結晶珪素膜には抵抗値を低減する不
純物がその堆積中又は堆積後に導入される。
【０００８】次に、エッチバック処理を施し、前記多結
晶珪素膜の表面を平坦化する。次に、前記多結晶珪素膜
にエッチング処理を選択的に施し、前記溝内にゲート電
極を形成すると共に、前記ｎ−型半導体層の主面の周辺
領域上に前記ゲート電極と一体化されたゲート引出用電
極を形成する。この工程により、ｎ−型半導体層の溝内
にゲート絶縁膜を介在してゲート電極を形成したトレン
チゲート構造のＭＩＳＦＥＴが形成される。
晶珪素膜の表面を平坦化する。次に、前記多結晶珪素膜
にエッチング処理を選択的に施し、前記溝内にゲート電
極を形成すると共に、前記ｎ−型半導体層の主面の周辺
領域上に前記ゲート電極と一体化されたゲート引出用電
極を形成する。この工程により、ｎ−型半導体層の溝内
にゲート絶縁膜を介在してゲート電極を形成したトレン
チゲート構造のＭＩＳＦＥＴが形成される。
【０００９】次に、前記ゲート電極上を含むｎ−型半導
体層の主面上の全面に層間絶縁膜を形成し、その後、前
記層間絶縁膜に接続孔を形成し、その後、ソース配線及
びゲート配線を形成し、その後、最終保護膜を形成し、
その後、前記最終保護膜にボンディング開口を形成し、
その後、前記ｎ＋型半導体基板の裏面にドレイン電極を
形成することにより、トレンチゲート構造のＭＩＳＦＥ
Ｔを有するパワートランジスタがほぼ完成する。
体層の主面上の全面に層間絶縁膜を形成し、その後、前
記層間絶縁膜に接続孔を形成し、その後、ソース配線及
びゲート配線を形成し、その後、最終保護膜を形成し、
その後、前記最終保護膜にボンディング開口を形成し、
その後、前記ｎ＋型半導体基板の裏面にドレイン電極を
形成することにより、トレンチゲート構造のＭＩＳＦＥ
Ｔを有するパワートランジスタがほぼ完成する。
【００１０】このように構成されたトレンチゲート構造
のＭＩＳＦＥＴは、半導体層の主面上にゲート絶縁膜を
介在してゲート電極を形成したＭＩＳＦＥＴに比べて占
有面積を縮小できるので、パワートランジスタの小型化
及び低オン抵抗化を図ることができる。
のＭＩＳＦＥＴは、半導体層の主面上にゲート絶縁膜を
介在してゲート電極を形成したＭＩＳＦＥＴに比べて占
有面積を縮小できるので、パワートランジスタの小型化
及び低オン抵抗化を図ることができる。
【００１１】なお、トレンチゲート構造のＭＩＳＦＥＴ
を有するパワートランジスタについては、例えば特開平
７−２６３６９２号公報に記載されている。
を有するパワートランジスタについては、例えば特開平
７−２６３６９２号公報に記載されている。
【００１２】
【発明が解決しようとする課題】本発明者等は、前述の
パワートランジスタ（半導体装置）について検討した結
果、以下の問題点を見出した。
パワートランジスタ（半導体装置）について検討した結
果、以下の問題点を見出した。
【００１３】前記パワートランジスタは、ドレイン領域
であるｎ−型半導体層にチャネル形成領域であるｐ型半
導体領域を形成し、前記ｐ型半導体領域にソース領域で
あるｎ＋型半導体領域を形成し、前記ｎ−型半導体層に
溝を形成した後、熱酸化処理を施して前記溝の内面にゲ
ート絶縁膜である熱酸化膜を形成している。このため、
前記ｐ型半導体領域の不純物（例えば硼素(Ｂ)）や前記
ｎ＋型半導体領域の不純物（例えば砒素(Ａｓ)）が熱酸
化膜中に取り込まれ、ゲート絶縁膜の絶縁耐圧が劣化し
易くなるので、パワートランジスタの信頼性が低下す
る。
であるｎ−型半導体層にチャネル形成領域であるｐ型半
導体領域を形成し、前記ｐ型半導体領域にソース領域で
あるｎ＋型半導体領域を形成し、前記ｎ−型半導体層に
溝を形成した後、熱酸化処理を施して前記溝の内面にゲ
ート絶縁膜である熱酸化膜を形成している。このため、
前記ｐ型半導体領域の不純物（例えば硼素(Ｂ)）や前記
ｎ＋型半導体領域の不純物（例えば砒素(Ａｓ)）が熱酸
化膜中に取り込まれ、ゲート絶縁膜の絶縁耐圧が劣化し
易くなるので、パワートランジスタの信頼性が低下す
る。
【００１４】また、溝の側面におけるｐ型半導体領域の
不純物が熱酸化膜中に取り込まれ、溝の側面におけるチ
ャネル形成領域の不純物濃度にバラツキが生じるので、
ＭＩＳＦＥＴのしきい値電圧（Ｖth）が変動し、ＦＥＴ
特性を安定に再現性良く提供することが出来ない。
不純物が熱酸化膜中に取り込まれ、溝の側面におけるチ
ャネル形成領域の不純物濃度にバラツキが生じるので、
ＭＩＳＦＥＴのしきい値電圧（Ｖth）が変動し、ＦＥＴ
特性を安定に再現性良く提供することが出来ない。
【００１５】また、熱酸化膜を形成する時の熱処理温度
によってソース領域であるｎ＋型半導体領域の不純物が
増速拡散してＭＩＳＦＥＴの実効チャネル長が短縮さ
れ、パンチスルー耐圧が低下する。そこで、９５０
［℃］程度の低温の熱処理温度で熱酸化膜を形成すれ
ば、ソース領域であるｎ＋型半導体領域の不純物の増速
拡散を抑制でき、ＭＩＳＦＥＴのパンチスルー耐圧を確
保できる。しかしながら、低温の熱処理温度で熱酸化膜
を形成した場合、熱酸化膜の成長時に生じる圧縮応力に
よって溝の上縁部が角張った形状に変形し、この上縁部
における熱酸化膜の膜厚が局所的に薄くなるので、ＭＩ
ＳＦＥＴのゲート耐圧が低下する。そこで、１１００
［℃］程度の高温の熱処理温度で熱酸化膜を形成すれ
ば、溝の上縁部における変形を抑制でき、ＭＩＳＦＥＴ
のゲート耐圧を確保できるが、１１００［℃］程度の高
温の熱処理温度で熱酸化膜を形成した場合、前述のよう
に、ソース領域であるｎ＋型半導体領域の不純物が増速
拡散し、ＭＩＳＦＥＴのパンチスルー耐圧が低下する。
即ち、ＭＩＳＦＥＴのパンチスルー耐圧及びゲート耐圧
を確保することができないので、パワートランジスタの
信頼性が低下する。
によってソース領域であるｎ＋型半導体領域の不純物が
増速拡散してＭＩＳＦＥＴの実効チャネル長が短縮さ
れ、パンチスルー耐圧が低下する。そこで、９５０
［℃］程度の低温の熱処理温度で熱酸化膜を形成すれ
ば、ソース領域であるｎ＋型半導体領域の不純物の増速
拡散を抑制でき、ＭＩＳＦＥＴのパンチスルー耐圧を確
保できる。しかしながら、低温の熱処理温度で熱酸化膜
を形成した場合、熱酸化膜の成長時に生じる圧縮応力に
よって溝の上縁部が角張った形状に変形し、この上縁部
における熱酸化膜の膜厚が局所的に薄くなるので、ＭＩ
ＳＦＥＴのゲート耐圧が低下する。そこで、１１００
［℃］程度の高温の熱処理温度で熱酸化膜を形成すれ
ば、溝の上縁部における変形を抑制でき、ＭＩＳＦＥＴ
のゲート耐圧を確保できるが、１１００［℃］程度の高
温の熱処理温度で熱酸化膜を形成した場合、前述のよう
に、ソース領域であるｎ＋型半導体領域の不純物が増速
拡散し、ＭＩＳＦＥＴのパンチスルー耐圧が低下する。
即ち、ＭＩＳＦＥＴのパンチスルー耐圧及びゲート耐圧
を確保することができないので、パワートランジスタの
信頼性が低下する。
【００１６】本発明の目的は、半導体装置の信頼性を高
め、かつ安定で再現性の良いＦＥＴ特性を得ることが可
能な技術を提供することにある。
め、かつ安定で再現性の良いＦＥＴ特性を得ることが可
能な技術を提供することにある。
【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１９】トレンチゲート構造のＭＩＳＦＥＴを有す
る半導体装置の製造方法であって、ドレイン領域である
第１導電型半導体層の主面からその深さ方向に向って溝
を形成し、前記溝の内面に熱酸化膜と堆積膜からなるゲ
ート絶縁膜を形成し、かつ前記溝内にゲート電極を形成
した後、前記第１導電型半導体層に不純物を導入してチ
ャネル形成領域である第２導電型半導体領域を形成する
と共に、前記第２導電型半導体領域に不純物を導入して
ソース領域である第１導電型半導体領域を形成する。前
記熱酸化膜の形成は酸素ガス雰囲気中又は水蒸気雰囲気
中で行い、前記堆積膜の形成は化学気相成長法で行う。
前記堆積膜は、酸化珪素膜又は窒化珪素膜若しくは酸窒
化膜で形成する。
る半導体装置の製造方法であって、ドレイン領域である
第１導電型半導体層の主面からその深さ方向に向って溝
を形成し、前記溝の内面に熱酸化膜と堆積膜からなるゲ
ート絶縁膜を形成し、かつ前記溝内にゲート電極を形成
した後、前記第１導電型半導体層に不純物を導入してチ
ャネル形成領域である第２導電型半導体領域を形成する
と共に、前記第２導電型半導体領域に不純物を導入して
ソース領域である第１導電型半導体領域を形成する。前
記熱酸化膜の形成は酸素ガス雰囲気中又は水蒸気雰囲気
中で行い、前記堆積膜の形成は化学気相成長法で行う。
前記堆積膜は、酸化珪素膜又は窒化珪素膜若しくは酸窒
化膜で形成する。
【００２０】上述した手段によれば、ゲート絶縁膜であ
る熱酸化膜を形成した後に、チャネル形成領域である第
２導電型半導体領域及びソース領域である第１導電型半
導体領域を形成するので、第２導電型半導体領域の不純
物や第１導電型半導体領域の不純物が熱酸化膜中に取り
込まれることはなく、不純物の取り込みによるゲート絶
縁膜の絶縁耐圧の劣化を抑制できる。この結果、半導体
装置の信頼性を高めることができる。
る熱酸化膜を形成した後に、チャネル形成領域である第
２導電型半導体領域及びソース領域である第１導電型半
導体領域を形成するので、第２導電型半導体領域の不純
物や第１導電型半導体領域の不純物が熱酸化膜中に取り
込まれることはなく、不純物の取り込みによるゲート絶
縁膜の絶縁耐圧の劣化を抑制できる。この結果、半導体
装置の信頼性を高めることができる。
【００２１】また、ゲート絶縁膜である熱酸化膜を形成
した後に、チャネル形成領域である第２半導体領域を形
成するので、溝の側面における第２導電型半導体領域の
不純物が熱酸化膜中に取り込まれることはなく、チャネ
ル形成領域の不純物濃度のバラツキによるＭＩＳＦＥＴ
のしきい値電圧（Ｖth）の変動を抑制できる。この結
果、安定なＦＥＴ特性を再現性良く得ることができる。
した後に、チャネル形成領域である第２半導体領域を形
成するので、溝の側面における第２導電型半導体領域の
不純物が熱酸化膜中に取り込まれることはなく、チャネ
ル形成領域の不純物濃度のバラツキによるＭＩＳＦＥＴ
のしきい値電圧（Ｖth）の変動を抑制できる。この結
果、安定なＦＥＴ特性を再現性良く得ることができる。
【００２２】また、ゲート絶縁膜である熱酸化膜を形成
した後に、ソース領域である第１導電型半導体領域を形
成するので、１１００［℃］程度の高温の熱酸化処理温
度で熱酸化膜の形成を行っても、第１導電型半導体領域
の不純物が増速拡散することはなく、実効チャネル長の
縮小を抑制でき、ＭＩＳＦＥＴのパンチスルー耐圧を確
保できる。また、９５０［℃］程度の低温の熱酸化処理
温度で熱酸化膜の形成を行い、熱酸化膜の成長時に生じ
る圧縮応力によって溝の上縁部（溝の側面と第１導電型
半導体層の主面とが交わる部分）が角張った形状に変形
し、この上縁部における熱酸化膜の膜厚が局所的に薄く
なっても、その部分を堆積膜で補うことができるので、
ＭＩＳＦＥＴのゲート耐圧を確保できる。この結果、半
導体装置の信頼性を高めることができる。
した後に、ソース領域である第１導電型半導体領域を形
成するので、１１００［℃］程度の高温の熱酸化処理温
度で熱酸化膜の形成を行っても、第１導電型半導体領域
の不純物が増速拡散することはなく、実効チャネル長の
縮小を抑制でき、ＭＩＳＦＥＴのパンチスルー耐圧を確
保できる。また、９５０［℃］程度の低温の熱酸化処理
温度で熱酸化膜の形成を行い、熱酸化膜の成長時に生じ
る圧縮応力によって溝の上縁部（溝の側面と第１導電型
半導体層の主面とが交わる部分）が角張った形状に変形
し、この上縁部における熱酸化膜の膜厚が局所的に薄く
なっても、その部分を堆積膜で補うことができるので、
ＭＩＳＦＥＴのゲート耐圧を確保できる。この結果、半
導体装置の信頼性を高めることができる。
【００２３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
【００２４】（実施形態１）図１は、本発明の実施形態
１であるパワートランジスタ（半導体装置）の要部平面
図であり、図２は、図１に示すＡ−Ａ線の位置で切った
断面図であり、図３は、図１に示すＢ−Ｂ線の位置で切
った断面図である。なお、図１において、図を見易くす
るため、後述するソース配線１２Ａ、ゲート配線１２
Ｂ、最終保護膜１３等は図示を省略している。また、図
２及び図３において、図を見易くするため、断面を表わ
すハッチング（斜線）は一部省略している。
１であるパワートランジスタ（半導体装置）の要部平面
図であり、図２は、図１に示すＡ−Ａ線の位置で切った
断面図であり、図３は、図１に示すＢ−Ｂ線の位置で切
った断面図である。なお、図１において、図を見易くす
るため、後述するソース配線１２Ａ、ゲート配線１２
Ｂ、最終保護膜１３等は図示を省略している。また、図
２及び図３において、図を見易くするため、断面を表わ
すハッチング（斜線）は一部省略している。
【００２５】本実施形態のパワートランジスタは、図１
及び図２に示すように、例えば、単結晶珪素からなるｎ
＋型半導体基板１Ａの主面上にｎ−型半導体層１Ｂが形
成された半導体基体を主体とする構成になっている。ｎ
−型半導体層１Ｂは、例えばエピタキシャル成長法で形
成され、単結晶珪素で構成されている。
及び図２に示すように、例えば、単結晶珪素からなるｎ
＋型半導体基板１Ａの主面上にｎ−型半導体層１Ｂが形
成された半導体基体を主体とする構成になっている。ｎ
−型半導体層１Ｂは、例えばエピタキシャル成長法で形
成され、単結晶珪素で構成されている。
【００２６】前記半導体基体には複数個のトランジスタ
素子が形成され、この複数個のトランジスタ素子の夫々
は電気的に並列に接続されている。本実施形態のトラン
ジスタ素子はＭＩＳＦＥＴで構成されている。
素子が形成され、この複数個のトランジスタ素子の夫々
は電気的に並列に接続されている。本実施形態のトラン
ジスタ素子はＭＩＳＦＥＴで構成されている。
【００２７】前記ＭＩＳＦＥＴは、主に、チャネル形成
領域、ゲート絶縁膜５、ゲート電極６Ａ、ソース領域及
びドレイン領域で構成されている。チャネル形成領域
は、ｎ −型半導体層１Ｂに形成されたｐ型半導体領域８
で構成されている。ソース領域は、ｐ型半導体領域８に
形成されたｎ＋型半導体領域９で構成されている。ドレ
イン領域は、ｎ＋型半導体基板１Ａ及びｎ−型半導体層
１Ｂで構成されている。ゲート絶縁膜５は、ｎ−型半導
体層１Ｂの主面からその深さ方向に向って形成された溝
４の内面に形成されている。ゲート電極６Ａは、溝４内
にゲート絶縁膜５を介在して埋め込まれた導電膜で構成
されている。導電膜としては、例えば抵抗値を低減する
不純物が導入された多結晶珪素膜で形成されている。即
ち、ＭＩＳＦＥＴは、ｎ−型半導体層１Ｂの主面からそ
の深さ方向に向ってソース領域、チャネル形成領域、ド
レイン領域の夫々を順次配列した縦型構造で構成され、
更に、ｎ−型半導体層１Ｂに形成された溝４内にゲート
絶縁膜５、ゲート電極６Ａの夫々を形成したトレンチゲ
ート構造で構成されている。また、ＭＩＳＦＥＴは、溝
４の側面におけるｐ型半導体領域８をチャネル形成領域
とするｎチャネル導電型で構成されている。
領域、ゲート絶縁膜５、ゲート電極６Ａ、ソース領域及
びドレイン領域で構成されている。チャネル形成領域
は、ｎ −型半導体層１Ｂに形成されたｐ型半導体領域８
で構成されている。ソース領域は、ｐ型半導体領域８に
形成されたｎ＋型半導体領域９で構成されている。ドレ
イン領域は、ｎ＋型半導体基板１Ａ及びｎ−型半導体層
１Ｂで構成されている。ゲート絶縁膜５は、ｎ−型半導
体層１Ｂの主面からその深さ方向に向って形成された溝
４の内面に形成されている。ゲート電極６Ａは、溝４内
にゲート絶縁膜５を介在して埋め込まれた導電膜で構成
されている。導電膜としては、例えば抵抗値を低減する
不純物が導入された多結晶珪素膜で形成されている。即
ち、ＭＩＳＦＥＴは、ｎ−型半導体層１Ｂの主面からそ
の深さ方向に向ってソース領域、チャネル形成領域、ド
レイン領域の夫々を順次配列した縦型構造で構成され、
更に、ｎ−型半導体層１Ｂに形成された溝４内にゲート
絶縁膜５、ゲート電極６Ａの夫々を形成したトレンチゲ
ート構造で構成されている。また、ＭＩＳＦＥＴは、溝
４の側面におけるｐ型半導体領域８をチャネル形成領域
とするｎチャネル導電型で構成されている。
【００２８】前記ＭＩＳＦＥＴのゲート絶縁膜５は、こ
れに限定されないが、例えば、溝４の内面から熱酸化膜
５Ａ、堆積膜５Ｂの夫々を順次配列した多層膜で構成さ
れている。熱酸化膜５Ａは例えば２０［ｎｍ］程度の膜
厚で形成され、堆積膜５Ｂは例えば５０［ｎｍ］程度の
膜厚で形成されている。熱酸化膜５Ａは、ｎ−型半導体
層１Ｂに溝４を形成した後、例えば、酸素ガス雰囲気又
は水蒸気雰囲気において９５０［℃］程度の熱処理を施
すことによって形成される。堆積膜５Ｂは、例えば化学
気相成長（Ｃhemical Ｖapor Ｄeposition）法で堆積し
た酸化珪素膜で形成されている。この酸化珪素膜は、例
えば８００［℃］程度の温度雰囲気中にて、シラン（Ｓ
ｉＨ４）を酸素（Ｏ２）と反応させることによって形成
される。
れに限定されないが、例えば、溝４の内面から熱酸化膜
５Ａ、堆積膜５Ｂの夫々を順次配列した多層膜で構成さ
れている。熱酸化膜５Ａは例えば２０［ｎｍ］程度の膜
厚で形成され、堆積膜５Ｂは例えば５０［ｎｍ］程度の
膜厚で形成されている。熱酸化膜５Ａは、ｎ−型半導体
層１Ｂに溝４を形成した後、例えば、酸素ガス雰囲気又
は水蒸気雰囲気において９５０［℃］程度の熱処理を施
すことによって形成される。堆積膜５Ｂは、例えば化学
気相成長（Ｃhemical Ｖapor Ｄeposition）法で堆積し
た酸化珪素膜で形成されている。この酸化珪素膜は、例
えば８００［℃］程度の温度雰囲気中にて、シラン（Ｓ
ｉＨ４）を酸素（Ｏ２）と反応させることによって形成
される。
【００２９】前記ｎ−型半導体層１Ｂの主面の素子形成
領域は溝４によって複数の島領域に区分されている。こ
の複数の島領域の夫々は行列状に規則的に配置され、そ
の平面形状は扁平八角形で形成されている。即ち、溝４
は、ｎ−型半導体層１Ｂの主面の素子形成領域を複数の
島領域に区分し、これらの島領域の平面形状が扁平八角
形となるパターンで形成されている。なお、ＭＩＳＦＥ
Ｔのソース領域であるｎ＋型半導体領域９は、溝４によ
って区分されたｎ−型半導体層１Ｂの島領域の主面に形
成されている。
領域は溝４によって複数の島領域に区分されている。こ
の複数の島領域の夫々は行列状に規則的に配置され、そ
の平面形状は扁平八角形で形成されている。即ち、溝４
は、ｎ−型半導体層１Ｂの主面の素子形成領域を複数の
島領域に区分し、これらの島領域の平面形状が扁平八角
形となるパターンで形成されている。なお、ＭＩＳＦＥ
Ｔのソース領域であるｎ＋型半導体領域９は、溝４によ
って区分されたｎ−型半導体層１Ｂの島領域の主面に形
成されている。
【００３０】前記溝４の上縁部（溝４の側面とｎ−型半
導体層１Ｂの主面とが交わる部分）及びその底面縁部
（溝４の側面とその底面とが交わる部分）は、なだらか
な形状になっている。この溝４の上縁部及び低面縁部の
形状は、ｎ−型半導体層１Ｂに溝４を形成した後、塩素
ガスと酸素ガスの混合ガスを用いたケミカルドライエッ
チングを施すことによって形成される。
導体層１Ｂの主面とが交わる部分）及びその底面縁部
（溝４の側面とその底面とが交わる部分）は、なだらか
な形状になっている。この溝４の上縁部及び低面縁部の
形状は、ｎ−型半導体層１Ｂに溝４を形成した後、塩素
ガスと酸素ガスの混合ガスを用いたケミカルドライエッ
チングを施すことによって形成される。
【００３１】前記ｎ＋型半導体領域９、ｐ型半導体領域
８の夫々には、層間絶縁膜１０に形成された接続孔１１
Ａを通してソース配線１２Ａが電気的に接続されてい
る。層間絶縁膜１０は、ゲート電極６Ａとソース配線１
２Ａとの間に設けられ、ゲート電極６Ａとソース配線１
２Ａとを絶縁分離している。ソース配線１２Ａは、例え
ばアルミニウム（Ａｌ）膜又はアルミニウム合金膜で形
成されている。なお、ゲート電極６Ａと層間絶縁膜１０
との間には絶縁膜７が設けられている。
８の夫々には、層間絶縁膜１０に形成された接続孔１１
Ａを通してソース配線１２Ａが電気的に接続されてい
る。層間絶縁膜１０は、ゲート電極６Ａとソース配線１
２Ａとの間に設けられ、ゲート電極６Ａとソース配線１
２Ａとを絶縁分離している。ソース配線１２Ａは、例え
ばアルミニウム（Ａｌ）膜又はアルミニウム合金膜で形
成されている。なお、ゲート電極６Ａと層間絶縁膜１０
との間には絶縁膜７が設けられている。
【００３２】前記ゲート電極６Ａは、図１及び図３に示
すように、ｎ−型半導体層１の主面の周辺領域に引き出
され、その主面上に形成されたゲート引出用電極６Ｂと
一体化されている。ゲート引出用電極６Ｂには、層間絶
縁膜１０に形成された接続孔１１Ｂを通してゲート配線
１２Ｂが電気的に接続されている。ゲート配線１２Ｂは
ソース配線１２Ａと同一の層に形成され、互いに電気的
に分離されている。
すように、ｎ−型半導体層１の主面の周辺領域に引き出
され、その主面上に形成されたゲート引出用電極６Ｂと
一体化されている。ゲート引出用電極６Ｂには、層間絶
縁膜１０に形成された接続孔１１Ｂを通してゲート配線
１２Ｂが電気的に接続されている。ゲート配線１２Ｂは
ソース配線１２Ａと同一の層に形成され、互いに電気的
に分離されている。
【００３３】前記ソース配線１２Ａ上及びゲート配線１
２Ｂ上を含むｎ−型半導体層１Ｂの主面上の全面には、
図２及び図３に示すように、最終保護膜１３が形成され
ている。この最終保護膜１３は、例えば、ソースガスの
主体としてテトラエトキシシラン（ＴＥＯＳ）ガスを使
用するプラズマ化学気相成長（Ｐlasma Ｃhemical Ｖap
or Ｄeposition）法によって堆積された酸化珪素膜で形
成されている。なお、最終保護膜１３には、ソース配線
１２Ａの表面の一部を露出するボンディング開口が形成
され、更に、ゲート配線１２Ｂの表面の一部を露出する
ボンディング開口が形成されている。
２Ｂ上を含むｎ−型半導体層１Ｂの主面上の全面には、
図２及び図３に示すように、最終保護膜１３が形成され
ている。この最終保護膜１３は、例えば、ソースガスの
主体としてテトラエトキシシラン（ＴＥＯＳ）ガスを使
用するプラズマ化学気相成長（Ｐlasma Ｃhemical Ｖap
or Ｄeposition）法によって堆積された酸化珪素膜で形
成されている。なお、最終保護膜１３には、ソース配線
１２Ａの表面の一部を露出するボンディング開口が形成
され、更に、ゲート配線１２Ｂの表面の一部を露出する
ボンディング開口が形成されている。
【００３４】前記ｎ＋型半導体基板１の裏面にはドレイ
ン電極１４が形成されている。
ン電極１４が形成されている。
【００３５】次に、前記パワートランジスタの製造方法
について、図４乃至図１４（製造方法を説明するための
要部断面図）を用いて説明する。なお、図８乃至図１４
において、図を見易くするため、断面を表わすハッチン
グ（斜線）は、一部省略している。
について、図４乃至図１４（製造方法を説明するための
要部断面図）を用いて説明する。なお、図８乃至図１４
において、図を見易くするため、断面を表わすハッチン
グ（斜線）は、一部省略している。
【００３６】まず、単結晶珪素からなるｎ＋型半導体基
板１Ａを用意する。ｎ＋型半導体基板１は２×１０１９
［atoms／cm３］程度の不純物濃度に設定されている。
不純物としては、例えば砒素（Ａｓ）が導入されてい
る。
板１Ａを用意する。ｎ＋型半導体基板１は２×１０１９
［atoms／cm３］程度の不純物濃度に設定されている。
不純物としては、例えば砒素（Ａｓ）が導入されてい
る。
【００３７】次に、図４に示すように、前記ｎ＋型半導
体基板１Ａの主面上に、エピタキシャル成長法でｎ−型
半導体層１Ｂを形成する。ｎ−型半導体層１Ｂとして
は、例えば、０．４［Ωcm］程度の比抵抗値及び６［μ
ｍ］程度の厚さで形成する。この工程により、ｎ＋型半
導体基板１Ａ及びｎ−型半導体基板１Ｂからなる半導体
基体が形成される。
体基板１Ａの主面上に、エピタキシャル成長法でｎ−型
半導体層１Ｂを形成する。ｎ−型半導体層１Ｂとして
は、例えば、０．４［Ωcm］程度の比抵抗値及び６［μ
ｍ］程度の厚さで形成する。この工程により、ｎ＋型半
導体基板１Ａ及びｎ−型半導体基板１Ｂからなる半導体
基体が形成される。
【００３８】次に、前記ｎ−型半導体層１Ｂの主面上に
５００［ｎｍ］程度の膜厚の酸化珪素膜を形成する。こ
の酸化珪素膜は、例えば熱酸化法で形成する。
５００［ｎｍ］程度の膜厚の酸化珪素膜を形成する。こ
の酸化珪素膜は、例えば熱酸化法で形成する。
【００３９】次に、前記酸化珪素膜にパターンニングを
施し、図５に示すように、前記ｎ−型半導体層１Ｂの溝
形成領域上に開口部３を有するマスク２を形成する。こ
のマスク２は、ｎ−型半導体層１Ｂの主面の素子形成領
域において、開口部３で規定された領域の平面形状が扁
平八角形となるパターンで形成する。
施し、図５に示すように、前記ｎ−型半導体層１Ｂの溝
形成領域上に開口部３を有するマスク２を形成する。こ
のマスク２は、ｎ−型半導体層１Ｂの主面の素子形成領
域において、開口部３で規定された領域の平面形状が扁
平八角形となるパターンで形成する。
【００４０】次に、前記マスク２をエッチングマスクと
して使用し、図６に示すように、ｎ −型半導体層１Ｂの
主面からその深さ方向に向って溝４を形成する。この溝
４の形成は、例えば、塩素ガス又は臭化水素ガスを用
い、ＲＦ（Ｒadio Ｆrequency）パワーを高く設定した
異方性エッチング法で行う。溝４は、深さが１．５〜２
［μｍ］程度、幅が０．５〜２［μｍ］程度となるよう
に形成する。
して使用し、図６に示すように、ｎ −型半導体層１Ｂの
主面からその深さ方向に向って溝４を形成する。この溝
４の形成は、例えば、塩素ガス又は臭化水素ガスを用
い、ＲＦ（Ｒadio Ｆrequency）パワーを高く設定した
異方性エッチング法で行う。溝４は、深さが１．５〜２
［μｍ］程度、幅が０．５〜２［μｍ］程度となるよう
に形成する。
【００４１】次に、ウエットエッチング処理を施し、前
記マスク２を前記溝４の上縁部（溝４の側面とｎ−型半
導体層１Ｂの主面とが交わる部分）から２００［ｎｍ］
程度後退させる。
記マスク２を前記溝４の上縁部（溝４の側面とｎ−型半
導体層１Ｂの主面とが交わる部分）から２００［ｎｍ］
程度後退させる。
【００４２】次に、塩素ガスと酸素ガスの混合ガスを用
いたケミカルドライエッチング処理を施し、図７に示す
ように、前記溝４の上縁部及び底面縁部（溝４の側面と
その底面とが交わる部分）をなだらかな形状にする。こ
の工程により、上縁部及び底面縁部の形状がなだらかな
溝４が得られる。その後、前記マスク２を除去する。
いたケミカルドライエッチング処理を施し、図７に示す
ように、前記溝４の上縁部及び底面縁部（溝４の側面と
その底面とが交わる部分）をなだらかな形状にする。こ
の工程により、上縁部及び底面縁部の形状がなだらかな
溝４が得られる。その後、前記マスク２を除去する。
【００４３】次に、熱酸化処理を施し、前記溝４の内面
に１００［ｎｍ］程度の膜厚の犠牲熱酸化膜を形成した
後、前記犠牲熱酸化膜を除去する。この犠牲酸化膜の形
成及び除去は、溝４を形成する時に生じた欠陥、歪み、
汚染等を除去する目的として行なわれる。犠牲熱酸化膜
の形成は、１１００［℃］程度の高温度の酸素ガス雰囲
気中で行う。９５０［℃］程度の低温の熱酸化処理温度
で犠牲熱酸化膜の形成を行った場合、犠牲熱酸化膜の成
長時に生じる圧縮応力により、前段の工程でなだらかな
形状に加工した溝４の上縁部が角張った形状に変形して
しまうので、犠牲熱酸化膜の形成は１０００［℃］以上
の熱酸化処理温度で行う。なお、犠牲酸化膜の形成は、
窒素ガスで希釈した酸素ガス雰囲気中で行ってもよい。
に１００［ｎｍ］程度の膜厚の犠牲熱酸化膜を形成した
後、前記犠牲熱酸化膜を除去する。この犠牲酸化膜の形
成及び除去は、溝４を形成する時に生じた欠陥、歪み、
汚染等を除去する目的として行なわれる。犠牲熱酸化膜
の形成は、１１００［℃］程度の高温度の酸素ガス雰囲
気中で行う。９５０［℃］程度の低温の熱酸化処理温度
で犠牲熱酸化膜の形成を行った場合、犠牲熱酸化膜の成
長時に生じる圧縮応力により、前段の工程でなだらかな
形状に加工した溝４の上縁部が角張った形状に変形して
しまうので、犠牲熱酸化膜の形成は１０００［℃］以上
の熱酸化処理温度で行う。なお、犠牲酸化膜の形成は、
窒素ガスで希釈した酸素ガス雰囲気中で行ってもよい。
【００４４】次に、熱酸化処理を施し、図８に示すよう
に、溝４の内面に２０［ｎｍ］程度の膜厚の熱酸化膜５
Ａを形成した後、図９に示すように、前記熱酸化膜５Ａ
の表面上に５０［ｎｍ］程度の膜厚の酸化珪素膜からな
る堆積膜５Ｂを化学気相成長法で堆積してゲート絶縁膜
５を形成する。熱酸化膜５Ａの形成は９５０［℃］程度
の低温の酸素ガス雰囲気中又は水蒸気雰囲気中で行う。
堆積膜５Ｂの堆積は８００［℃］程度の低温の温度雰囲
気中で行う。このゲート絶縁膜５の形成工程において、
９５０［℃］程度の低温の熱酸化処理温度で熱酸化膜５
Ａの形成を行っているため、熱酸化膜５Ａの成長時に生
じる圧縮応力により、前段の工程でなだらかな形状に加
工した溝４の上縁部（溝４の側面とｎ−型半導体層１Ｂ
の主面とが交わる部分）が角張った形状に変形し、この
上縁部における熱酸化膜５Ａの膜厚が局所的に薄くなる
が、その部分を堆積膜５Ｂで補っているので、ゲート絶
縁膜５の絶縁耐圧は確保される。
に、溝４の内面に２０［ｎｍ］程度の膜厚の熱酸化膜５
Ａを形成した後、図９に示すように、前記熱酸化膜５Ａ
の表面上に５０［ｎｍ］程度の膜厚の酸化珪素膜からな
る堆積膜５Ｂを化学気相成長法で堆積してゲート絶縁膜
５を形成する。熱酸化膜５Ａの形成は９５０［℃］程度
の低温の酸素ガス雰囲気中又は水蒸気雰囲気中で行う。
堆積膜５Ｂの堆積は８００［℃］程度の低温の温度雰囲
気中で行う。このゲート絶縁膜５の形成工程において、
９５０［℃］程度の低温の熱酸化処理温度で熱酸化膜５
Ａの形成を行っているため、熱酸化膜５Ａの成長時に生
じる圧縮応力により、前段の工程でなだらかな形状に加
工した溝４の上縁部（溝４の側面とｎ−型半導体層１Ｂ
の主面とが交わる部分）が角張った形状に変形し、この
上縁部における熱酸化膜５Ａの膜厚が局所的に薄くなる
が、その部分を堆積膜５Ｂで補っているので、ゲート絶
縁膜５の絶縁耐圧は確保される。
【００４５】次に、前記溝４内を含むｎ−型半導体層１
Ｂの主面上の全面に導電膜として例えば多結晶珪素膜を
化学気相成長法で形成する。この多結晶珪素膜には抵抗
値を低減する不純物（例えば燐(Ｐ)）がその堆積中又は
堆積後に導入される。多結晶珪素膜は、例えば１［μ
ｍ］程度の膜厚で形成する。
Ｂの主面上の全面に導電膜として例えば多結晶珪素膜を
化学気相成長法で形成する。この多結晶珪素膜には抵抗
値を低減する不純物（例えば燐(Ｐ)）がその堆積中又は
堆積後に導入される。多結晶珪素膜は、例えば１［μ
ｍ］程度の膜厚で形成する。
【００４６】次に、前記多結晶珪素膜の表面を平坦化す
る。この平坦化は、例えばエッチバック法又は化学的機
械研磨（ＣＭＰ：Ｃhemical Ｍechanical Ｐolishing）
法で行う。
る。この平坦化は、例えばエッチバック法又は化学的機
械研磨（ＣＭＰ：Ｃhemical Ｍechanical Ｐolishing）
法で行う。
【００４７】次に、前記多結晶珪素膜にエッチング処理
を選択的に施し、図１０に示すように、前記溝４内にゲ
ート電極６Ａを形成すると共に、前記ｎ−型半導体層１
Ｂの主面の周辺領域上にゲート電極６Ａと一体化された
ゲート引出用電極（図３に示す）６Ｂを形成する。
を選択的に施し、図１０に示すように、前記溝４内にゲ
ート電極６Ａを形成すると共に、前記ｎ−型半導体層１
Ｂの主面の周辺領域上にゲート電極６Ａと一体化された
ゲート引出用電極（図３に示す）６Ｂを形成する。
【００４８】次に、前記ｎ−型半導体層１Ｂの主面上に
残存する堆積膜５Ｂ、熱酸化膜５Ａの夫々を除去した
後、図１１に示すように、前記ゲート電極６Ａ上及びゲ
ート引出用電極６Ｂ上を含むｎ−型半導体層１Ｂの主面
上の全面に例えば酸化珪素膜からなる絶縁膜７を形成す
る。この絶縁膜７の形成は熱酸化法又は化学気相成長法
で行う。
残存する堆積膜５Ｂ、熱酸化膜５Ａの夫々を除去した
後、図１１に示すように、前記ゲート電極６Ａ上及びゲ
ート引出用電極６Ｂ上を含むｎ−型半導体層１Ｂの主面
上の全面に例えば酸化珪素膜からなる絶縁膜７を形成す
る。この絶縁膜７の形成は熱酸化法又は化学気相成長法
で行う。
【００４９】次に、前記ｎ−型半導体層１Ｂの主面の全
面にｐ型不純物（例えば硼素）をイオン打込み法で導入
した後、引き伸ばし拡散処理を施し、図１１に示すよう
に、チャネル形成領域であるｐ型半導体領域８を形成す
る。引き伸ばし拡散処理は、１１００［℃］程度の温度
のＮ2ガス雰囲気中にて約１時間程度行う。
面にｐ型不純物（例えば硼素）をイオン打込み法で導入
した後、引き伸ばし拡散処理を施し、図１１に示すよう
に、チャネル形成領域であるｐ型半導体領域８を形成す
る。引き伸ばし拡散処理は、１１００［℃］程度の温度
のＮ2ガス雰囲気中にて約１時間程度行う。
【００５０】次に、前記ｎ−型半導体層１Ｂの主面であ
る前記ｐ型半導体層８の主面にｎ型不純物（例えば砒
素）をイオン打込み法で選択的に導入した後、９５０
［℃］の温度で約２０分程度のアニール処理を施し、図
１２に示すように、ソース領域であるｎ＋型半導体領域
９を形成する。ｎ型不純物の導入は、最終的な導入量が
５×１０１５［atoms／cm２］程度に設定され、導入時
のエネルギ量が８０［ＫｅＶ］に設定された条件下にお
いて行う。この工程により、ｎ−型半導体層１Ｂの溝４
内にゲート絶縁膜５、ゲート電極６Ａの夫々を形成した
トレンチゲート構造のＭＩＳＦＥＴが形成される。
る前記ｐ型半導体層８の主面にｎ型不純物（例えば砒
素）をイオン打込み法で選択的に導入した後、９５０
［℃］の温度で約２０分程度のアニール処理を施し、図
１２に示すように、ソース領域であるｎ＋型半導体領域
９を形成する。ｎ型不純物の導入は、最終的な導入量が
５×１０１５［atoms／cm２］程度に設定され、導入時
のエネルギ量が８０［ＫｅＶ］に設定された条件下にお
いて行う。この工程により、ｎ−型半導体層１Ｂの溝４
内にゲート絶縁膜５、ゲート電極６Ａの夫々を形成した
トレンチゲート構造のＭＩＳＦＥＴが形成される。
【００５１】ここまでの工程において、チャネル形成領
域であるｐ型半導体領域８及びソース領域であるｎ＋型
半導体領域９の形成は、ゲート絶縁膜５である熱酸化膜
５Ａを形成した後に行っている。従って、熱酸化膜５Ａ
の形成工程において、ｐ型半導体領域８の不純物やｎ＋
型半導体領域９の不純物が熱酸化膜５Ａ中に取り込まれ
ることはなく、不純物の取り込みによるゲート絶縁膜５
の絶縁耐圧の劣化を抑制できる。
域であるｐ型半導体領域８及びソース領域であるｎ＋型
半導体領域９の形成は、ゲート絶縁膜５である熱酸化膜
５Ａを形成した後に行っている。従って、熱酸化膜５Ａ
の形成工程において、ｐ型半導体領域８の不純物やｎ＋
型半導体領域９の不純物が熱酸化膜５Ａ中に取り込まれ
ることはなく、不純物の取り込みによるゲート絶縁膜５
の絶縁耐圧の劣化を抑制できる。
【００５２】また、チャネル形成領域であるｐ型半導体
領域８の形成は、ゲート絶縁膜５である熱酸化膜５Ａを
形成した後に行っている。従って、溝４の側面における
ｐ型半導体領域８の不純物が熱酸化膜５Ａ中に取り込ま
れることはなく、チャネル形成領域の不純物濃度のバラ
ツキによるＭＩＳＦＥＴのしきい値電圧（Ｖth）の変動
を抑制できる。
領域８の形成は、ゲート絶縁膜５である熱酸化膜５Ａを
形成した後に行っている。従って、溝４の側面における
ｐ型半導体領域８の不純物が熱酸化膜５Ａ中に取り込ま
れることはなく、チャネル形成領域の不純物濃度のバラ
ツキによるＭＩＳＦＥＴのしきい値電圧（Ｖth）の変動
を抑制できる。
【００５３】また、ソース領域であるｎ＋型半導体領域
９の形成は、ゲート絶縁膜５である熱酸化膜５Ａを形成
した後に行っている。従って、１１００［℃］程度の高
温の熱酸化処理温度で熱酸化膜５Ａの形成を行っても、
ｎ＋型半導体領域９の不純物が増速拡散することはな
く、実効チャネル長の縮小を抑制でき、ＭＩＳＦＥＴの
パンチスルー耐圧を確保できる。また、９５０［℃］程
度の低温の熱酸化処理温度で熱酸化膜５Ａの形成を行
い、熱酸化膜５Ａの成長時に生じる圧縮応力によって溝
４の上縁部（溝４の側面とｎ−型半導体層１Ｂの主面と
が交わる部分）が角張った形状に変形し、この上縁部に
おける熱酸化膜５Ａの膜厚が局所的に薄くなっても、そ
の部分を堆積膜５Ｂで補うことができるので、ＭＩＳＦ
ＥＴのゲート耐圧を確保できる。
９の形成は、ゲート絶縁膜５である熱酸化膜５Ａを形成
した後に行っている。従って、１１００［℃］程度の高
温の熱酸化処理温度で熱酸化膜５Ａの形成を行っても、
ｎ＋型半導体領域９の不純物が増速拡散することはな
く、実効チャネル長の縮小を抑制でき、ＭＩＳＦＥＴの
パンチスルー耐圧を確保できる。また、９５０［℃］程
度の低温の熱酸化処理温度で熱酸化膜５Ａの形成を行
い、熱酸化膜５Ａの成長時に生じる圧縮応力によって溝
４の上縁部（溝４の側面とｎ−型半導体層１Ｂの主面と
が交わる部分）が角張った形状に変形し、この上縁部に
おける熱酸化膜５Ａの膜厚が局所的に薄くなっても、そ
の部分を堆積膜５Ｂで補うことができるので、ＭＩＳＦ
ＥＴのゲート耐圧を確保できる。
【００５４】次に、図１３に示すように、前記ｎ−型半
導体層１Ｂ上の全面に、例えば５００［ｎｍ］程度の膜
厚の層間絶縁膜１０を形成する。層間絶縁膜１０として
は、例えばＢＰＳＧ（Ｂron Ｐhospho Ｓilicate Ｇlas
s）膜で形成する。
導体層１Ｂ上の全面に、例えば５００［ｎｍ］程度の膜
厚の層間絶縁膜１０を形成する。層間絶縁膜１０として
は、例えばＢＰＳＧ（Ｂron Ｐhospho Ｓilicate Ｇlas
s）膜で形成する。
【００５５】次に、ＣＨＦ３ガスを用いた異方性ドライ
エッチング処理を施し、図１４に示すように、前記層間
絶縁膜１０に接続孔１１Ａ及び接続孔（図３に示す）１
１Ｂを形成する。
エッチング処理を施し、図１４に示すように、前記層間
絶縁膜１０に接続孔１１Ａ及び接続孔（図３に示す）１
１Ｂを形成する。
【００５６】次に、前記接続孔内を含むｎ−型半導体層
１Ｂの主面上の全面に例えばアルミニウム膜又はアルミ
ニウム合金膜からなる導電膜を形成した後、前記導電膜
にパターンニングを施し、ｐ型半導体領域８、ｎ＋型半
導体領域９の夫々に電気的に接続されるソース配線１２
Ａを形成すると共に、ゲート引出用電極６Ｂに電気的に
接続されるゲート配線１２Ｂを形成する。
１Ｂの主面上の全面に例えばアルミニウム膜又はアルミ
ニウム合金膜からなる導電膜を形成した後、前記導電膜
にパターンニングを施し、ｐ型半導体領域８、ｎ＋型半
導体領域９の夫々に電気的に接続されるソース配線１２
Ａを形成すると共に、ゲート引出用電極６Ｂに電気的に
接続されるゲート配線１２Ｂを形成する。
【００５７】次に、前記ソース配線１２Ａ上及びゲート
引出用電極６Ｂ上を含むｎ−型半導体層１Ｂの主面上の
全面に最終保護膜１３を形成する。最終保護膜１３とし
ては、例えば、ソースガスの主体としてテトラエトキシ
シラン（ＴＥＯＳ）ガスを使用するプラズマ化学気相成
長法によって堆積した酸化珪素膜で形成する。
引出用電極６Ｂ上を含むｎ−型半導体層１Ｂの主面上の
全面に最終保護膜１３を形成する。最終保護膜１３とし
ては、例えば、ソースガスの主体としてテトラエトキシ
シラン（ＴＥＯＳ）ガスを使用するプラズマ化学気相成
長法によって堆積した酸化珪素膜で形成する。
【００５８】次に、前記最終保護膜１３に、ソース配線
１２Ａの一部の表面を露出するボンディング開口及びゲ
ート配線１２Ｂの一部の表面を露出するボンディング開
口を形成し、その後、前記ｎ＋型半導体基板１Ａの裏面
に研削処理を施し、その後、前記ｎ＋型半導体基板１の
裏面にドレイン電極１４を形成することにより、トレン
チゲート構造のＭＩＳＦＥＴを有するパワートランジス
タがほぼ完成する。
１２Ａの一部の表面を露出するボンディング開口及びゲ
ート配線１２Ｂの一部の表面を露出するボンディング開
口を形成し、その後、前記ｎ＋型半導体基板１Ａの裏面
に研削処理を施し、その後、前記ｎ＋型半導体基板１の
裏面にドレイン電極１４を形成することにより、トレン
チゲート構造のＭＩＳＦＥＴを有するパワートランジス
タがほぼ完成する。
【００５９】このように、本実施形態によれば、以下の
効果が得られる。
効果が得られる。
【００６０】トレンチゲート構造のＭＩＳＦＥＴを有す
る半導体装置の製造方法であって、ドレイン領域である
ｎ−型半導体層１Ｂの表面からその深さ方向に向って溝
４を形成し、前記溝４の内面に熱酸化膜５Ａと堆積膜５
Ｂからなるゲート絶縁膜５を形成し、かつ前記溝４内に
ゲート電極６Ａを形成した後、前記ｎ−型半導体層１Ｂ
に不純物を導入してチャネル形成領域であるｐ型半導体
領域８を形成すると共に、前記ｐ型半導体領域８に不純
物を導入してソース領域であるｎ＋型半導体領域９を形
成する。
る半導体装置の製造方法であって、ドレイン領域である
ｎ−型半導体層１Ｂの表面からその深さ方向に向って溝
４を形成し、前記溝４の内面に熱酸化膜５Ａと堆積膜５
Ｂからなるゲート絶縁膜５を形成し、かつ前記溝４内に
ゲート電極６Ａを形成した後、前記ｎ−型半導体層１Ｂ
に不純物を導入してチャネル形成領域であるｐ型半導体
領域８を形成すると共に、前記ｐ型半導体領域８に不純
物を導入してソース領域であるｎ＋型半導体領域９を形
成する。
【００６１】これにより、ゲート絶縁膜５である熱酸化
膜５Ａを形成した後に、チャネル形成領域であるｐ型半
導体領域８及びソース領域であるｎ＋型半導体領域９を
形成するので、ｐ型半導体領域８の不純物やｎ＋型半導
体領域９の不純物が熱酸化膜５Ａ中に取り込まれること
はなく、不純物の取り込みによるゲート絶縁膜５の絶縁
耐圧の劣化を抑制できる。この結果、パワートランジス
タ（半導体装置）の信頼性を高めることができる。
膜５Ａを形成した後に、チャネル形成領域であるｐ型半
導体領域８及びソース領域であるｎ＋型半導体領域９を
形成するので、ｐ型半導体領域８の不純物やｎ＋型半導
体領域９の不純物が熱酸化膜５Ａ中に取り込まれること
はなく、不純物の取り込みによるゲート絶縁膜５の絶縁
耐圧の劣化を抑制できる。この結果、パワートランジス
タ（半導体装置）の信頼性を高めることができる。
【００６２】また、ゲート絶縁膜５である熱酸化膜５Ａ
を形成した後に、チャネル形成領域であるｐ型半導体領
域８を形成するので、溝４の側面におけるｐ型半導体領
域８の不純物が熱酸化膜５Ａ中に取り込まれることはな
く、チャネル形成領域の不純物濃度のバラツキによるＭ
ＩＳＦＥＴのしきい値電圧（Ｖth）の変動を抑制でき
る。この結果、安定なＦＥＴ特性を再現性良く得ること
ができる。
を形成した後に、チャネル形成領域であるｐ型半導体領
域８を形成するので、溝４の側面におけるｐ型半導体領
域８の不純物が熱酸化膜５Ａ中に取り込まれることはな
く、チャネル形成領域の不純物濃度のバラツキによるＭ
ＩＳＦＥＴのしきい値電圧（Ｖth）の変動を抑制でき
る。この結果、安定なＦＥＴ特性を再現性良く得ること
ができる。
【００６３】また、ゲート絶縁膜５である熱酸化膜５Ａ
を形成した後に、ソース領域であるｎ−型半導体領域９
を形成するので、１１００［℃］程度の高温の熱酸化処
理温度で熱酸化膜５Ａの形成を行っても、ｎ＋型半導体
領域９の不純物が増速拡散することはなく、実効チャネ
ル長の縮小を抑制でき、ＭＩＳＦＥＴのパンチスルー耐
圧を確保できる。また、９５０［℃］程度の低温の熱酸
化処理温度で熱酸化膜５Ａの形成を行い、熱酸化膜５Ａ
の成長時に生じる圧縮応力によって溝４の上縁部（溝４
の側面とｎ−型半導体層１Ｂの主面とが交わる部分）が
角張った形状に変形し、この上縁部における熱酸化膜５
Ａの膜厚が局所的に薄くなっても、その部分を堆積膜５
Ｂで補うことができるので、ＭＩＳＦＥＴのゲート耐圧
を確保できる。この結果、パワートランジスタ（半導体
装置）の信頼性を高めることができる。
を形成した後に、ソース領域であるｎ−型半導体領域９
を形成するので、１１００［℃］程度の高温の熱酸化処
理温度で熱酸化膜５Ａの形成を行っても、ｎ＋型半導体
領域９の不純物が増速拡散することはなく、実効チャネ
ル長の縮小を抑制でき、ＭＩＳＦＥＴのパンチスルー耐
圧を確保できる。また、９５０［℃］程度の低温の熱酸
化処理温度で熱酸化膜５Ａの形成を行い、熱酸化膜５Ａ
の成長時に生じる圧縮応力によって溝４の上縁部（溝４
の側面とｎ−型半導体層１Ｂの主面とが交わる部分）が
角張った形状に変形し、この上縁部における熱酸化膜５
Ａの膜厚が局所的に薄くなっても、その部分を堆積膜５
Ｂで補うことができるので、ＭＩＳＦＥＴのゲート耐圧
を確保できる。この結果、パワートランジスタ（半導体
装置）の信頼性を高めることができる。
【００６４】なお、本実施形態は、堆積膜５Ｂを酸化珪
素膜で形成した例について説明したが、堆積膜５Ｂは窒
化珪素膜又は酸窒化膜で形成してもよい。
素膜で形成した例について説明したが、堆積膜５Ｂは窒
化珪素膜又は酸窒化膜で形成してもよい。
【００６５】（実施形態２）本実施形態では、溝の形成
時にエッチングマスクとして使用されるマスクを酸化珪
素膜／窒化珪素膜／酸化珪素膜の夫々からなる多層膜で
形成した例について説明する。その理由は、前述の実施
形態１のように、溝の形成時にエッチングマスクとして
使用されるマスクを酸化珪素膜からなる単層膜で形成し
た場合、異方性エッチング時に生成された反応性の堆積
物を除去するためにフッ酸系のエッチング液を使用する
必要があり、この時、図６に示すマスク２の膜厚が薄過
ぎると、エッチング後にマスク２が除去されてしまい、
等方性エッチングで溝の上縁部をなだらかな形状にする
加工ができなくなってしまう。
時にエッチングマスクとして使用されるマスクを酸化珪
素膜／窒化珪素膜／酸化珪素膜の夫々からなる多層膜で
形成した例について説明する。その理由は、前述の実施
形態１のように、溝の形成時にエッチングマスクとして
使用されるマスクを酸化珪素膜からなる単層膜で形成し
た場合、異方性エッチング時に生成された反応性の堆積
物を除去するためにフッ酸系のエッチング液を使用する
必要があり、この時、図６に示すマスク２の膜厚が薄過
ぎると、エッチング後にマスク２が除去されてしまい、
等方性エッチングで溝の上縁部をなだらかな形状にする
加工ができなくなってしまう。
【００６６】また、異方性エッチングの条件次第では、
反応性の堆積物が溝の側面に厚く生成される結果、これ
を取り除くために、フッ酸系のエッチングを長時間に亘
って行う必要が生じるので、溝の上縁部をなだらかな形
状に加工するための等方性エッチング時にマスクが無い
状態になる可能性が十分にある。本実施形態ではフッ酸
系のエッチング液で全くエッチングされない窒化珪素
（Ｓｉ３Ｎ４）膜を溝形成時のマスク材に使用すること
によって、溝を形成した後に十分なフッ酸系のエッチン
グが行なえ、結果として等方性エッチング時に窒化珪素
膜の下層膜である酸化珪素膜を残すことができるので、
溝の上縁部の形状をなだらかな形状に加工することがで
きる。
反応性の堆積物が溝の側面に厚く生成される結果、これ
を取り除くために、フッ酸系のエッチングを長時間に亘
って行う必要が生じるので、溝の上縁部をなだらかな形
状に加工するための等方性エッチング時にマスクが無い
状態になる可能性が十分にある。本実施形態ではフッ酸
系のエッチング液で全くエッチングされない窒化珪素
（Ｓｉ３Ｎ４）膜を溝形成時のマスク材に使用すること
によって、溝を形成した後に十分なフッ酸系のエッチン
グが行なえ、結果として等方性エッチング時に窒化珪素
膜の下層膜である酸化珪素膜を残すことができるので、
溝の上縁部の形状をなだらかな形状に加工することがで
きる。
【００６７】以下、本発明の実施形態２であるパワート
ランジスタの製造方法について、図１５乃至図２６を用
いて説明する。なお、図１９乃至図２６において、図を
見易くするため、断面を表わすハッチング（斜線）は一
部省略している。
ランジスタの製造方法について、図１５乃至図２６を用
いて説明する。なお、図１９乃至図２６において、図を
見易くするため、断面を表わすハッチング（斜線）は一
部省略している。
【００６８】まず、単結晶珪素からなるｎ＋型半導体基
板１Ａの主面上に、エピタキシャル成長法でｎ−型半導
体層１Ｂを形成する。ｎ−型半導体層１Ｂとしては、例
えば、０．４［Ωcm］程度の比抵抗値及び６［μｍ］程
度の厚さで形成する。この工程により、ｎ＋型半導体基
板１Ａ及びｎ−型半導体基板１Ｂからなる半導体基体が
形成される。
板１Ａの主面上に、エピタキシャル成長法でｎ−型半導
体層１Ｂを形成する。ｎ−型半導体層１Ｂとしては、例
えば、０．４［Ωcm］程度の比抵抗値及び６［μｍ］程
度の厚さで形成する。この工程により、ｎ＋型半導体基
板１Ａ及びｎ−型半導体基板１Ｂからなる半導体基体が
形成される。
【００６９】次に、図１５に示すように、前記ｎ−型半
導体層１Ｂの主面上に、１００［ｎｍ］程度の膜厚の酸
化珪素膜２Ａ、２００［ｎｍ］程度の膜厚の窒化珪素膜
２Ｂ、４００［ｎｍ］程度の膜厚の酸化珪素膜２Ｃを順
次形成する。酸化珪素膜２Ａは熱酸化法で形成し、窒化
珪素膜２Ｂ及び酸化珪素膜２Ｃは化学気相成長法で形成
する。
導体層１Ｂの主面上に、１００［ｎｍ］程度の膜厚の酸
化珪素膜２Ａ、２００［ｎｍ］程度の膜厚の窒化珪素膜
２Ｂ、４００［ｎｍ］程度の膜厚の酸化珪素膜２Ｃを順
次形成する。酸化珪素膜２Ａは熱酸化法で形成し、窒化
珪素膜２Ｂ及び酸化珪素膜２Ｃは化学気相成長法で形成
する。
【００７０】次に、ＣＨＦ３等のガスを用いた異方性ド
ライエッチングで前記酸化珪素膜２Ｃ、窒化珪素膜２
Ｂ、酸化珪素膜２Ａの夫々に順次パターンニングを施
し、図１６に示すように、前記ｎ−型半導体層１Ｂの溝
形成領域上に開口部３を有するマスク２を形成する。
ライエッチングで前記酸化珪素膜２Ｃ、窒化珪素膜２
Ｂ、酸化珪素膜２Ａの夫々に順次パターンニングを施
し、図１６に示すように、前記ｎ−型半導体層１Ｂの溝
形成領域上に開口部３を有するマスク２を形成する。
【００７１】次に、前記マスク２をエッチングマスクと
して使用し、図１７に示すように、ｎ−型半導体層１Ｂ
の主面からその深さ方向に向って溝４を形成する。この
溝４の形成は、例えば、塩素ガス又は臭化水素ガスを用
い、ＲＦ(Ｒadio Ｆrequency）パワーを高く設定した異
方性エッチング法で行う。溝４は、深さが１．５〜２
［μｍ］程度、幅が０．５〜２［μｍ］程度となるよう
に形成する。
して使用し、図１７に示すように、ｎ−型半導体層１Ｂ
の主面からその深さ方向に向って溝４を形成する。この
溝４の形成は、例えば、塩素ガス又は臭化水素ガスを用
い、ＲＦ(Ｒadio Ｆrequency）パワーを高く設定した異
方性エッチング法で行う。溝４は、深さが１．５〜２
［μｍ］程度、幅が０．５〜２［μｍ］程度となるよう
に形成する。
【００７２】次に、ウエットエッチング処理を施し、前
記マスク２の酸化珪素膜２Ａを前記溝４の上縁部（溝４
の側面とｎ−型半導体層１Ｂの主面とが交わる部分）か
ら５００［ｎｍ］〜１［μｍ］程度後退させる。この工
程において、溝４の側面に生成された反応性の堆積物と
酸化珪素膜２Ｃが全面除去され、窒化珪素膜２Ｂの表面
が露出される。
記マスク２の酸化珪素膜２Ａを前記溝４の上縁部（溝４
の側面とｎ−型半導体層１Ｂの主面とが交わる部分）か
ら５００［ｎｍ］〜１［μｍ］程度後退させる。この工
程において、溝４の側面に生成された反応性の堆積物と
酸化珪素膜２Ｃが全面除去され、窒化珪素膜２Ｂの表面
が露出される。
【００７３】次に、塩素ガスと酸素ガスの混合ガスを用
いたケミカルドライエッチング処理を施し、図１８に示
すように、前記溝４の上縁部及び底面縁部（溝４の側面
とその底面とが交わる部分）をなだらかな形状にする。
この工程により、上縁部及び底面縁部の形状がなだらか
な溝４が形成される。
いたケミカルドライエッチング処理を施し、図１８に示
すように、前記溝４の上縁部及び底面縁部（溝４の側面
とその底面とが交わる部分）をなだらかな形状にする。
この工程により、上縁部及び底面縁部の形状がなだらか
な溝４が形成される。
【００７４】次に、熱酸化処理を施し、前記溝４の内面
に１００［ｎｍ］程度の膜厚の犠牲熱酸化膜を形成し
後、前記犠牲熱酸化膜を除去する。犠牲熱酸化膜の形成
は、１１００［℃］程度の高温度の酸素ガス雰囲気中で
行う。９５０［℃］程度の低温の熱酸化処理温度で犠牲
熱酸化膜の形成を行った場合、犠牲熱酸化膜の成長時に
生じる圧縮応力により、前段の工程でなだらかな形状に
加工した溝４の上縁部が角張った形状に変形してしまう
ので、犠牲熱酸化膜の形成は１０００［℃］以上の熱酸
化処理温度で行う。なお、犠牲酸化膜の形成は、窒素ガ
スで希釈した酸素ガス雰囲気中で行ってもよい。
に１００［ｎｍ］程度の膜厚の犠牲熱酸化膜を形成し
後、前記犠牲熱酸化膜を除去する。犠牲熱酸化膜の形成
は、１１００［℃］程度の高温度の酸素ガス雰囲気中で
行う。９５０［℃］程度の低温の熱酸化処理温度で犠牲
熱酸化膜の形成を行った場合、犠牲熱酸化膜の成長時に
生じる圧縮応力により、前段の工程でなだらかな形状に
加工した溝４の上縁部が角張った形状に変形してしまう
ので、犠牲熱酸化膜の形成は１０００［℃］以上の熱酸
化処理温度で行う。なお、犠牲酸化膜の形成は、窒素ガ
スで希釈した酸素ガス雰囲気中で行ってもよい。
【００７５】次に、熱酸化処理を施し、図１９に示すよ
うに、溝４の内面に２０［ｎｍ］程度の膜厚の熱酸化膜
５Ａを形成した後、図２０に示すように、前記熱酸化膜
５Ａの表面上に５０［ｎｍ］程度の膜厚の酸化珪素膜か
らなる堆積膜５Ｂを化学気相成長法で堆積してゲート絶
縁膜５を形成する。熱酸化膜５Ａの形成は、９５０
［℃］程度の低温の酸素ガス雰囲気中又は水蒸気雰囲気
中で行う。堆積膜５Ｂの堆積は８００［℃］程度の低温
の温度雰囲気中で行う。このゲート絶縁膜５の形成工程
において、９５０［℃］程度の低温の熱酸化処理温度で
熱酸化膜５Ａの形成を行っているため、熱酸化膜５Ａの
成長時に生じる圧縮応力により、前段の工程でなだらか
な形状に加工した溝４の上縁部（溝４の側面とｎ−型半
導体層１Ｂの主面とが交わる部分）が角張った形状に変
形し、この上縁部における熱酸化膜５Ａの膜厚が局所的
に薄くなるが、その部分を堆積膜５Ｂで補っているの
で、ゲート絶縁膜５の絶縁耐圧は確保される。
うに、溝４の内面に２０［ｎｍ］程度の膜厚の熱酸化膜
５Ａを形成した後、図２０に示すように、前記熱酸化膜
５Ａの表面上に５０［ｎｍ］程度の膜厚の酸化珪素膜か
らなる堆積膜５Ｂを化学気相成長法で堆積してゲート絶
縁膜５を形成する。熱酸化膜５Ａの形成は、９５０
［℃］程度の低温の酸素ガス雰囲気中又は水蒸気雰囲気
中で行う。堆積膜５Ｂの堆積は８００［℃］程度の低温
の温度雰囲気中で行う。このゲート絶縁膜５の形成工程
において、９５０［℃］程度の低温の熱酸化処理温度で
熱酸化膜５Ａの形成を行っているため、熱酸化膜５Ａの
成長時に生じる圧縮応力により、前段の工程でなだらか
な形状に加工した溝４の上縁部（溝４の側面とｎ−型半
導体層１Ｂの主面とが交わる部分）が角張った形状に変
形し、この上縁部における熱酸化膜５Ａの膜厚が局所的
に薄くなるが、その部分を堆積膜５Ｂで補っているの
で、ゲート絶縁膜５の絶縁耐圧は確保される。
【００７６】次に、前記溝４内を含むｎ−型半導体層１
Ｂの主面上の全面に導電膜として例えば多結晶珪素膜を
化学気相成長法で形成する。この多結晶珪素膜には抵抗
値を低減する不純物（例えば燐）がその堆積中又は堆積
後に導入される。多結晶珪素膜は、例えば１［μｍ］程
度の膜厚で形成する。
Ｂの主面上の全面に導電膜として例えば多結晶珪素膜を
化学気相成長法で形成する。この多結晶珪素膜には抵抗
値を低減する不純物（例えば燐）がその堆積中又は堆積
後に導入される。多結晶珪素膜は、例えば１［μｍ］程
度の膜厚で形成する。
【００７７】次に、前記多結晶珪素膜の表面を平坦化す
る。この平坦化は、例えばエッチバック法又は化学的機
械研磨法で行う。
る。この平坦化は、例えばエッチバック法又は化学的機
械研磨法で行う。
【００７８】次に、前記多結晶珪素膜にエッチング処理
を選択的に施し、図２１に示すように、前記溝４内にゲ
ート電極６Ａを形成すると共に、前記ｎ−型半導体層１
Ｂの主面の周辺領域上にゲート電極６Ａと一体化された
ゲート引出用電極（図３に示す６Ｂ）を形成する。
を選択的に施し、図２１に示すように、前記溝４内にゲ
ート電極６Ａを形成すると共に、前記ｎ−型半導体層１
Ｂの主面の周辺領域上にゲート電極６Ａと一体化された
ゲート引出用電極（図３に示す６Ｂ）を形成する。
【００７９】次に、前記窒化珪素膜２Ｂ上に残存する堆
積膜５Ｂを除去し、更に窒化珪素膜２Ｂを除去する。そ
の後、図２２に示すように、前記ゲート電極６Ａ上及び
ゲート引出用電極上を含むｎ−型半導体層１Ｂの主面上
の全面に例えば酸化珪素膜からなる絶縁膜７を形成す
る。この絶縁膜７の形成は熱酸化法又は化学気相成長法
で行う。
積膜５Ｂを除去し、更に窒化珪素膜２Ｂを除去する。そ
の後、図２２に示すように、前記ゲート電極６Ａ上及び
ゲート引出用電極上を含むｎ−型半導体層１Ｂの主面上
の全面に例えば酸化珪素膜からなる絶縁膜７を形成す
る。この絶縁膜７の形成は熱酸化法又は化学気相成長法
で行う。
【００８０】次に、前記ｎ−型半導体層１Ｂの主面の全
面にｐ型不純物（例えば硼素）をイオン打込み法で導入
した後、引き伸ばし拡散処理を施し、図２３に示すよう
に、チャネル形成領域であるｐ型半導体領域８を形成す
る。引き伸ばし拡散処理は、１１００［℃］の温度のＮ
２ガス雰囲気中にて約１時間程度行う。
面にｐ型不純物（例えば硼素）をイオン打込み法で導入
した後、引き伸ばし拡散処理を施し、図２３に示すよう
に、チャネル形成領域であるｐ型半導体領域８を形成す
る。引き伸ばし拡散処理は、１１００［℃］の温度のＮ
２ガス雰囲気中にて約１時間程度行う。
【００８１】次に、前記ｎ−型半導体層１Ｂの主面であ
る前記ｐ型半導体層８の主面にｎ型不純物（例えば砒
素）をイオン打込み法で選択的に導入した後、９５０
［℃］の温度で約２０分程度のアニール処理を施し、図
２４に示すように、ソース領域であるｎ＋型半導体領域
９を形成する。ｎ型不純物の導入は、最終的な導入量が
５×１０１５［atoms／cm２］程度に設定され、導入時
のエネルギ量が８０［ＫｅＶ］に設定された条件下にお
いて行う。この工程により、ｎ−型半導体層１Ｂの溝４
内にゲート絶縁膜５、ゲート電極６Ａの夫々を形成した
トレンチゲート構造のＭＩＳＦＥＴが形成される。
る前記ｐ型半導体層８の主面にｎ型不純物（例えば砒
素）をイオン打込み法で選択的に導入した後、９５０
［℃］の温度で約２０分程度のアニール処理を施し、図
２４に示すように、ソース領域であるｎ＋型半導体領域
９を形成する。ｎ型不純物の導入は、最終的な導入量が
５×１０１５［atoms／cm２］程度に設定され、導入時
のエネルギ量が８０［ＫｅＶ］に設定された条件下にお
いて行う。この工程により、ｎ−型半導体層１Ｂの溝４
内にゲート絶縁膜５、ゲート電極６Ａの夫々を形成した
トレンチゲート構造のＭＩＳＦＥＴが形成される。
【００８２】次に、図２４に示すように、前記ｎ−型半
導体層１Ｂ上の全面に、例えば５００［ｎｍ］程度の膜
厚の層間絶縁膜１０を形成する。層間絶縁膜１０として
は、例えばＢＰＳＧ（Ｂron Ｐhospho Ｓilicate Ｇlas
s）膜で形成する。
導体層１Ｂ上の全面に、例えば５００［ｎｍ］程度の膜
厚の層間絶縁膜１０を形成する。層間絶縁膜１０として
は、例えばＢＰＳＧ（Ｂron Ｐhospho Ｓilicate Ｇlas
s）膜で形成する。
【００８３】次に、ＣＨＦ３ガスを用いた異方性ドライ
エッチング処理を施し、図２５に示すように、前記層間
絶縁膜１０に接続孔１１Ａ及び接続孔（図３に示す１１
Ｂ）を形成する。
エッチング処理を施し、図２５に示すように、前記層間
絶縁膜１０に接続孔１１Ａ及び接続孔（図３に示す１１
Ｂ）を形成する。
【００８４】次に、前記接続孔内を含むｎ−型半導体層
１Ｂの主面上の全面に例えばアルミニウム膜又はアルミ
ニウム合金膜からなる導電膜を形成した後、前記導電膜
にパターンニングを施し、ｐ型半導体領域８、ｎ＋型半
導体領域９の夫々に電気的に接続されるソース配線１２
Ａを形成すると共に、ゲート引出用電極に電気的に接続
されるゲート配線（図３に示す１２Ｂ）を形成する。
１Ｂの主面上の全面に例えばアルミニウム膜又はアルミ
ニウム合金膜からなる導電膜を形成した後、前記導電膜
にパターンニングを施し、ｐ型半導体領域８、ｎ＋型半
導体領域９の夫々に電気的に接続されるソース配線１２
Ａを形成すると共に、ゲート引出用電極に電気的に接続
されるゲート配線（図３に示す１２Ｂ）を形成する。
【００８５】次に、前記ソース配線１２Ａ上及びゲート
引出用電極６Ｂ上を含むｎ−型半導体層１Ｂの主面上の
全面に最終保護膜１３を形成する。最終保護膜１３とし
ては、例えば、ソースガスの主体としてテトラエトキシ
シラン（ＴＥＯＳ）ガスを使用するプラズマ化学気相成
長法によって堆積した酸化珪素膜で形成する。
引出用電極６Ｂ上を含むｎ−型半導体層１Ｂの主面上の
全面に最終保護膜１３を形成する。最終保護膜１３とし
ては、例えば、ソースガスの主体としてテトラエトキシ
シラン（ＴＥＯＳ）ガスを使用するプラズマ化学気相成
長法によって堆積した酸化珪素膜で形成する。
【００８６】次に、前記最終保護膜１３に、ソース配線
１２Ａの一部の表面を露出するボンディング開口及びゲ
ート配線１２Ｂの一部の表面を露出するボンディング開
口を形成し、その後、前記ｎ＋型半導体基板１Ａの裏面
に研削処理を施し、その後、図２６に示すように、前記
ｎ＋型半導体基板１の裏面にドレイン電極１４を形成す
ることにより、トレンチゲート構造のＭＩＳＦＥＴを有
するパワートランジスタがほぼ完成する。
１２Ａの一部の表面を露出するボンディング開口及びゲ
ート配線１２Ｂの一部の表面を露出するボンディング開
口を形成し、その後、前記ｎ＋型半導体基板１Ａの裏面
に研削処理を施し、その後、図２６に示すように、前記
ｎ＋型半導体基板１の裏面にドレイン電極１４を形成す
ることにより、トレンチゲート構造のＭＩＳＦＥＴを有
するパワートランジスタがほぼ完成する。
【００８７】このように、本実施形態の製造方法は、前
述の実施形態１と同様に、ドレイン領域であるｎ−型半
導体層１Ｂの主面からその深さ方向に向って溝４を形成
し、前記溝４の内面に熱酸化膜５Ａと堆積膜５Ｂからな
るゲート絶縁膜５を形成し、かつ前記溝４内にゲート電
極６Ａを形成した後、前記ｎ−型半導体層１Ｂに不純物
を導入してチャネル形成領域であるｐ型半導体領域８を
形成すると共に、前記ｐ型半導体領域８に不純物を導入
してソース領域であるｎ＋型半導体領域９を形成するの
で、前述の実施形態１と同様の効果が得られる。
述の実施形態１と同様に、ドレイン領域であるｎ−型半
導体層１Ｂの主面からその深さ方向に向って溝４を形成
し、前記溝４の内面に熱酸化膜５Ａと堆積膜５Ｂからな
るゲート絶縁膜５を形成し、かつ前記溝４内にゲート電
極６Ａを形成した後、前記ｎ−型半導体層１Ｂに不純物
を導入してチャネル形成領域であるｐ型半導体領域８を
形成すると共に、前記ｐ型半導体領域８に不純物を導入
してソース領域であるｎ＋型半導体領域９を形成するの
で、前述の実施形態１と同様の効果が得られる。
【００８８】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
【００８９】例えば、本発明は、トレンチゲート構造の
ｐチャネル導電型ＭＩＳＦＥＴを有するパワートランジ
スタ（半導体装置）に適用できる。
ｐチャネル導電型ＭＩＳＦＥＴを有するパワートランジ
スタ（半導体装置）に適用できる。
【００９０】また、本発明は、トレンチゲート構造のＩ
ＧＢＴ(Ｉnsulated Ｇate ＢipolarＴransistor）を有
するパワートランジスタ（半導体装置）に適用できる。
ＧＢＴ(Ｉnsulated Ｇate ＢipolarＴransistor）を有
するパワートランジスタ（半導体装置）に適用できる。
【００９１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００９２】トレンチゲート構造のトランジスタ素子を
有する半導体装置の信頼性を高め、かつ安定で再現性の
良いＦＥＴ特性を得ることができる。
有する半導体装置の信頼性を高め、かつ安定で再現性の
良いＦＥＴ特性を得ることができる。
【図１】本発明の実施形態１であるパワートランジスタ
（半導体装置）の要部平面図である。
（半導体装置）の要部平面図である。
【図２】図１に示すＡ−Ａ線の位置で切った断面図であ
る。
る。
【図３】図１に示すＢ−Ｂ線の位置で切った断面図であ
る。
る。
【図４】前記パワートランジスタの製造方法を説明する
ための要部断面図である。
ための要部断面図である。
【図５】前記パワートランジスタの製造方法を説明する
ための要部断面図である。
ための要部断面図である。
【図６】前記パワートランジスタの製造方法を説明する
ための要部断面図である。
ための要部断面図である。
【図７】前記パワートランジスタの製造方法を説明する
ための要部断面図である。
ための要部断面図である。
【図８】前記パワートランジスタの製造方法を説明する
ための要部断面図である。
ための要部断面図である。
【図９】前記パワートランジスタの製造方法を説明する
ための要部断面図である。
ための要部断面図である。
【図１０】前記パワートランジスタの製造方法を説明す
るための要部断面図である。
るための要部断面図である。
【図１１】前記パワートランジスタの製造方法を説明す
るための要部断面図である。
るための要部断面図である。
【図１２】前記パワートランジスタの製造方法を説明す
るための要部断面図である。
るための要部断面図である。
【図１３】前記パワートランジスタの製造方法を説明す
るための要部断面図である。
るための要部断面図である。
【図１４】前記パワートランジスタの製造方法を説明す
るための要部断面図である。
るための要部断面図である。
【図１５】本発明の実施形態２であるパワートランジス
タの製造方法を説明するための要部断面図である。
タの製造方法を説明するための要部断面図である。
【図１６】前記パワートランジスタの製造方法を説明す
るための要部断面図である。
るための要部断面図である。
【図１７】前記パワートランジスタの製造方法を説明す
るための要部断面図である。
るための要部断面図である。
【図１８】前記パワートランジスタの製造方法を説明す
るための要部断面図である。
るための要部断面図である。
【図１９】前記パワートランジスタの製造方法を説明す
るための要部断面図である。
るための要部断面図である。
【図２０】前記パワートランジスタの製造方法を説明す
るための要部断面図である。
るための要部断面図である。
【図２１】前記パワートランジスタの製造方法を説明す
るための要部断面図である。
るための要部断面図である。
【図２２】前記パワートランジスタの製造方法を説明す
るための要部断面図である。
るための要部断面図である。
【図２３】前記パワートランジスタの製造方法を説明す
るための要部断面図である。
るための要部断面図である。
【図２４】前記パワートランジスタの製造方法を説明す
るための要部断面図である。
るための要部断面図である。
【図２５】前記パワートランジスタの製造方法を説明す
るための要部断面図である。
るための要部断面図である。
【図２６】前記パワートランジスタの製造方法を説明す
るための要部断面図である。
るための要部断面図である。
１Ａ…ｎ＋型半導体基板、１Ｂ…ｎ−型半導体層、２…
マスク、３…開口、４…溝、５…ゲート絶縁膜、５Ａ…
熱酸化膜、５Ｂ…堆積膜、６Ａ…ゲート電極、６Ｂ…ゲ
ート引出用電極、７…絶縁膜、８…ｐ型半導体領域、９
…ｎ＋型半導体領域、１０…絶縁膜、１１…開口、１２
Ａ…ソース配線、１２Ｂ…ゲート配線、１３…最終保護
膜、１４…ドレイン電極。
マスク、３…開口、４…溝、５…ゲート絶縁膜、５Ａ…
熱酸化膜、５Ｂ…堆積膜、６Ａ…ゲート電極、６Ｂ…ゲ
ート引出用電極、７…絶縁膜、８…ｐ型半導体領域、９
…ｎ＋型半導体領域、１０…絶縁膜、１１…開口、１２
Ａ…ソース配線、１２Ｂ…ゲート配線、１３…最終保護
膜、１４…ドレイン電極。
フロントページの続き
(72)発明者 沼沢 澄人
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 中沢 芳人
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 小林 正義
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 工藤 聡
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 今井 保雄
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 久保 栄
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 重松 卓
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 大西 紹弘
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 植澤 浩三
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 大石 健太郎
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
Ｆターム(参考） 5F058 BA01 BD01 BE10 BF02 BF55
Claims (3)
- 【請求項１】 トレンチゲート構造のトランジスタ素子
を有する半導体装置の製造方法であって、半導体層の主
面からその深さ方向に向って溝を形成し、前記溝の内面
に犠牲熱酸化膜を形成し、その後、前記犠牲熱酸化膜を
除去し、前記犠牲熱酸化膜が除去された溝の内面に堆積
膜からなるゲート絶縁膜を形成し、かつ前記溝内にゲー
ト電極を形成した後、前記半導体層に不純物を導入して
半導体領域を形成することを特徴とする半導体装置の製
造方法。 - 【請求項２】 トレンチゲート構造のＭＩＳＦＥＴを有
する半導体装置の製造方法であって、半導体層の主面か
らその深さ方向に向って溝を形成し、前記溝の内面に犠
牲熱酸化膜を形成し、その後、前記犠牲熱酸化膜を除去
し、前記犠牲熱酸化膜が除去された溝の内面に堆積膜か
らなるゲート絶縁膜を形成し、かつ前記溝内にゲート電
極を形成した後、前記半導体層に不純物を導入してチャ
ネル形成領域となる第１導電型半導体領域を形成し、前
記第１導電型半導体領域に不純物を導入してソース領域
である第２導電型半導体領域を形成することを特徴とす
る半導体装置の製造方法。 - 【請求項３】 前記犠牲熱酸化膜の形成は、１０００
［℃］以上の酸素ガス雰囲気中又は窒素ガスで希釈した
酸素ガス雰囲気中にて行うことを特徴とする請求項１ま
たは請求項２に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002226991A JP2003124233A (ja) | 2002-08-05 | 2002-08-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002226991A JP2003124233A (ja) | 2002-08-05 | 2002-08-05 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23242597A Division JP3502531B2 (ja) | 1997-08-28 | 1997-08-28 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006207766A Division JP2006313937A (ja) | 2006-07-31 | 2006-07-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003124233A true JP2003124233A (ja) | 2003-04-25 |
Family
ID=19196180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002226991A Pending JP2003124233A (ja) | 2002-08-05 | 2002-08-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003124233A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006228901A (ja) * | 2005-02-16 | 2006-08-31 | Fuji Electric Holdings Co Ltd | 炭化珪素半導体素子の製造方法 |
| JP2007110071A (ja) * | 2005-09-16 | 2007-04-26 | Denso Corp | 半導体装置の製造方法及び半導体装置 |
| JP2007109888A (ja) * | 2005-10-13 | 2007-04-26 | Denso Corp | 半導体装置の製造方法 |
-
2002
- 2002-08-05 JP JP2002226991A patent/JP2003124233A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006228901A (ja) * | 2005-02-16 | 2006-08-31 | Fuji Electric Holdings Co Ltd | 炭化珪素半導体素子の製造方法 |
| JP2007110071A (ja) * | 2005-09-16 | 2007-04-26 | Denso Corp | 半導体装置の製造方法及び半導体装置 |
| JP2007109888A (ja) * | 2005-10-13 | 2007-04-26 | Denso Corp | 半導体装置の製造方法 |
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