JP2003124233A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
半導体装置の信頼性が低下する。 【解決手段】 トレンチゲート構造のMISFETを有
する半導体装置の製造方法であって、ドレイン領域であ
る第1導電型半導体層1Bの主面からその深さ方向に向
って溝4を形成し、前記溝4の内面に熱酸化膜5Aと堆
積膜5Bからなるゲート絶縁膜5を形成し、かつ前記溝
4内にゲート電極6Aを形成した後、前記第1導電型半
導体層1Bに不純物を導入してチャネル形成領域である
第2導電型半導体領域8を形成すると共に、前記第2導
電型半導体領域8に不純物を導入してソース領域である
第1導電型半導体領域9を形成する。
Description
し、特に、トレンチゲート構造のトランジスタ素子を有
する半導体装置に適用して有効な技術に関するものであ
る。
グ素子としてパワートランジスタ(半導体装置)が使用
されている。この種のパワートランジスタは、複数個の
トランジスタ素子の夫々を電気的に並列に接続した構成
になっている。トランジスタ素子は、例えばトレンチゲ
ート構造のMISFET(Metal Insulator Semicon
ductor Field Effect Transistor)で構成されてい
る。以下、トレンチゲート構造のMISFETを有する
パワートランジスタの製造方法について説明する。
板の主面上にエピタキシャル成長法でn−型半導体層を
形成する。このn+型半導体基板及びn−型半導体層は
ドレイン領域として使用される。次に、前記n−型半導
体層の主面の全面にp型不純物をイオン打込み法で導入
し、チャネル形成領域として使用されるp型半導体領域
を形成する。次に、前記p型半導体領域の主面にイオン
打込み法でn型不純物を選択的に導入し、ソース領域で
あるn+型半導体領域を形成する。
ば酸化珪素膜を形成した後、前記酸化珪素膜にパターン
ニングを施し、前記n−型半導体層の溝形成領域上に開
口部を有するマスクを形成する。次に、前記マスクをエ
ッチングマスクとして使用し、前記n−型半導体層の主
面からその深さ方向に向って溝を形成する。溝の形成
は、異方性ドライエッチング法で行う。
記マスクを前記溝の上縁部(溝の側面とn−型半導体層
の主面とが交わる部分)から後退させる。次に、等方性
ドライエッチング処理を施し、前記溝の上縁部及び底面
縁部(溝の側面とその底面とが交わる部分)をなだらか
な形状にする。次に、前記マスクを除去する。
犠牲熱酸化膜を形成した後、前記犠牲熱酸化膜を除去す
る。この犠牲熱酸化膜の形成及び除去は、溝を形成する
時に生じた欠陥、歪み、汚染等を除去する目的で行なわ
れる。
熱酸化膜からなるゲート絶縁膜を形成する。次に、前記
溝内を含むn−型半導体層の主面上の全面に多結晶珪素
膜を化学気相成長(Chemical Vapor Deposition)法
で形成する。この多結晶珪素膜には抵抗値を低減する不
純物がその堆積中又は堆積後に導入される。
晶珪素膜の表面を平坦化する。次に、前記多結晶珪素膜
にエッチング処理を選択的に施し、前記溝内にゲート電
極を形成すると共に、前記n−型半導体層の主面の周辺
領域上に前記ゲート電極と一体化されたゲート引出用電
極を形成する。この工程により、n−型半導体層の溝内
にゲート絶縁膜を介在してゲート電極を形成したトレン
チゲート構造のMISFETが形成される。
体層の主面上の全面に層間絶縁膜を形成し、その後、前
記層間絶縁膜に接続孔を形成し、その後、ソース配線及
びゲート配線を形成し、その後、最終保護膜を形成し、
その後、前記最終保護膜にボンディング開口を形成し、
その後、前記n+型半導体基板の裏面にドレイン電極を
形成することにより、トレンチゲート構造のMISFE
Tを有するパワートランジスタがほぼ完成する。
のMISFETは、半導体層の主面上にゲート絶縁膜を
介在してゲート電極を形成したMISFETに比べて占
有面積を縮小できるので、パワートランジスタの小型化
及び低オン抵抗化を図ることができる。
を有するパワートランジスタについては、例えば特開平
7−263692号公報に記載されている。
パワートランジスタ(半導体装置)について検討した結
果、以下の問題点を見出した。
であるn−型半導体層にチャネル形成領域であるp型半
導体領域を形成し、前記p型半導体領域にソース領域で
あるn+型半導体領域を形成し、前記n−型半導体層に
溝を形成した後、熱酸化処理を施して前記溝の内面にゲ
ート絶縁膜である熱酸化膜を形成している。このため、
前記p型半導体領域の不純物(例えば硼素(B))や前記
n+型半導体領域の不純物(例えば砒素(As))が熱酸
化膜中に取り込まれ、ゲート絶縁膜の絶縁耐圧が劣化し
易くなるので、パワートランジスタの信頼性が低下す
る。
不純物が熱酸化膜中に取り込まれ、溝の側面におけるチ
ャネル形成領域の不純物濃度にバラツキが生じるので、
MISFETのしきい値電圧(Vth)が変動し、FET
特性を安定に再現性良く提供することが出来ない。
によってソース領域であるn+型半導体領域の不純物が
増速拡散してMISFETの実効チャネル長が短縮さ
れ、パンチスルー耐圧が低下する。そこで、950
[℃]程度の低温の熱処理温度で熱酸化膜を形成すれ
ば、ソース領域であるn+型半導体領域の不純物の増速
拡散を抑制でき、MISFETのパンチスルー耐圧を確
保できる。しかしながら、低温の熱処理温度で熱酸化膜
を形成した場合、熱酸化膜の成長時に生じる圧縮応力に
よって溝の上縁部が角張った形状に変形し、この上縁部
における熱酸化膜の膜厚が局所的に薄くなるので、MI
SFETのゲート耐圧が低下する。そこで、1100
[℃]程度の高温の熱処理温度で熱酸化膜を形成すれ
ば、溝の上縁部における変形を抑制でき、MISFET
のゲート耐圧を確保できるが、1100[℃]程度の高
温の熱処理温度で熱酸化膜を形成した場合、前述のよう
に、ソース領域であるn+型半導体領域の不純物が増速
拡散し、MISFETのパンチスルー耐圧が低下する。
即ち、MISFETのパンチスルー耐圧及びゲート耐圧
を確保することができないので、パワートランジスタの
信頼性が低下する。
め、かつ安定で再現性の良いFET特性を得ることが可
能な技術を提供することにある。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
る半導体装置の製造方法であって、ドレイン領域である
第1導電型半導体層の主面からその深さ方向に向って溝
を形成し、前記溝の内面に熱酸化膜と堆積膜からなるゲ
ート絶縁膜を形成し、かつ前記溝内にゲート電極を形成
した後、前記第1導電型半導体層に不純物を導入してチ
ャネル形成領域である第2導電型半導体領域を形成する
と共に、前記第2導電型半導体領域に不純物を導入して
ソース領域である第1導電型半導体領域を形成する。前
記熱酸化膜の形成は酸素ガス雰囲気中又は水蒸気雰囲気
中で行い、前記堆積膜の形成は化学気相成長法で行う。
前記堆積膜は、酸化珪素膜又は窒化珪素膜若しくは酸窒
化膜で形成する。
る熱酸化膜を形成した後に、チャネル形成領域である第
2導電型半導体領域及びソース領域である第1導電型半
導体領域を形成するので、第2導電型半導体領域の不純
物や第1導電型半導体領域の不純物が熱酸化膜中に取り
込まれることはなく、不純物の取り込みによるゲート絶
縁膜の絶縁耐圧の劣化を抑制できる。この結果、半導体
装置の信頼性を高めることができる。
した後に、チャネル形成領域である第2半導体領域を形
成するので、溝の側面における第2導電型半導体領域の
不純物が熱酸化膜中に取り込まれることはなく、チャネ
ル形成領域の不純物濃度のバラツキによるMISFET
のしきい値電圧(Vth)の変動を抑制できる。この結
果、安定なFET特性を再現性良く得ることができる。
した後に、ソース領域である第1導電型半導体領域を形
成するので、1100[℃]程度の高温の熱酸化処理温
度で熱酸化膜の形成を行っても、第1導電型半導体領域
の不純物が増速拡散することはなく、実効チャネル長の
縮小を抑制でき、MISFETのパンチスルー耐圧を確
保できる。また、950[℃]程度の低温の熱酸化処理
温度で熱酸化膜の形成を行い、熱酸化膜の成長時に生じ
る圧縮応力によって溝の上縁部(溝の側面と第1導電型
半導体層の主面とが交わる部分)が角張った形状に変形
し、この上縁部における熱酸化膜の膜厚が局所的に薄く
なっても、その部分を堆積膜で補うことができるので、
MISFETのゲート耐圧を確保できる。この結果、半
導体装置の信頼性を高めることができる。
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
1であるパワートランジスタ(半導体装置)の要部平面
図であり、図2は、図1に示すA−A線の位置で切った
断面図であり、図3は、図1に示すB−B線の位置で切
った断面図である。なお、図1において、図を見易くす
るため、後述するソース配線12A、ゲート配線12
B、最終保護膜13等は図示を省略している。また、図
2及び図3において、図を見易くするため、断面を表わ
すハッチング(斜線)は一部省略している。
及び図2に示すように、例えば、単結晶珪素からなるn
+型半導体基板1Aの主面上にn−型半導体層1Bが形
成された半導体基体を主体とする構成になっている。n
−型半導体層1Bは、例えばエピタキシャル成長法で形
成され、単結晶珪素で構成されている。
素子が形成され、この複数個のトランジスタ素子の夫々
は電気的に並列に接続されている。本実施形態のトラン
ジスタ素子はMISFETで構成されている。
領域、ゲート絶縁膜5、ゲート電極6A、ソース領域及
びドレイン領域で構成されている。チャネル形成領域
は、n −型半導体層1Bに形成されたp型半導体領域8
で構成されている。ソース領域は、p型半導体領域8に
形成されたn+型半導体領域9で構成されている。ドレ
イン領域は、n+型半導体基板1A及びn−型半導体層
1Bで構成されている。ゲート絶縁膜5は、n−型半導
体層1Bの主面からその深さ方向に向って形成された溝
4の内面に形成されている。ゲート電極6Aは、溝4内
にゲート絶縁膜5を介在して埋め込まれた導電膜で構成
されている。導電膜としては、例えば抵抗値を低減する
不純物が導入された多結晶珪素膜で形成されている。即
ち、MISFETは、n−型半導体層1Bの主面からそ
の深さ方向に向ってソース領域、チャネル形成領域、ド
レイン領域の夫々を順次配列した縦型構造で構成され、
更に、n−型半導体層1Bに形成された溝4内にゲート
絶縁膜5、ゲート電極6Aの夫々を形成したトレンチゲ
ート構造で構成されている。また、MISFETは、溝
4の側面におけるp型半導体領域8をチャネル形成領域
とするnチャネル導電型で構成されている。
れに限定されないが、例えば、溝4の内面から熱酸化膜
5A、堆積膜5Bの夫々を順次配列した多層膜で構成さ
れている。熱酸化膜5Aは例えば20[nm]程度の膜
厚で形成され、堆積膜5Bは例えば50[nm]程度の
膜厚で形成されている。熱酸化膜5Aは、n−型半導体
層1Bに溝4を形成した後、例えば、酸素ガス雰囲気又
は水蒸気雰囲気において950[℃]程度の熱処理を施
すことによって形成される。堆積膜5Bは、例えば化学
気相成長(Chemical Vapor Deposition)法で堆積し
た酸化珪素膜で形成されている。この酸化珪素膜は、例
えば800[℃]程度の温度雰囲気中にて、シラン(S
iH4)を酸素(O2)と反応させることによって形成
される。
領域は溝4によって複数の島領域に区分されている。こ
の複数の島領域の夫々は行列状に規則的に配置され、そ
の平面形状は扁平八角形で形成されている。即ち、溝4
は、n−型半導体層1Bの主面の素子形成領域を複数の
島領域に区分し、これらの島領域の平面形状が扁平八角
形となるパターンで形成されている。なお、MISFE
Tのソース領域であるn+型半導体領域9は、溝4によ
って区分されたn−型半導体層1Bの島領域の主面に形
成されている。
導体層1Bの主面とが交わる部分)及びその底面縁部
(溝4の側面とその底面とが交わる部分)は、なだらか
な形状になっている。この溝4の上縁部及び低面縁部の
形状は、n−型半導体層1Bに溝4を形成した後、塩素
ガスと酸素ガスの混合ガスを用いたケミカルドライエッ
チングを施すことによって形成される。
8の夫々には、層間絶縁膜10に形成された接続孔11
Aを通してソース配線12Aが電気的に接続されてい
る。層間絶縁膜10は、ゲート電極6Aとソース配線1
2Aとの間に設けられ、ゲート電極6Aとソース配線1
2Aとを絶縁分離している。ソース配線12Aは、例え
ばアルミニウム(Al)膜又はアルミニウム合金膜で形
成されている。なお、ゲート電極6Aと層間絶縁膜10
との間には絶縁膜7が設けられている。
すように、n−型半導体層1の主面の周辺領域に引き出
され、その主面上に形成されたゲート引出用電極6Bと
一体化されている。ゲート引出用電極6Bには、層間絶
縁膜10に形成された接続孔11Bを通してゲート配線
12Bが電気的に接続されている。ゲート配線12Bは
ソース配線12Aと同一の層に形成され、互いに電気的
に分離されている。
2B上を含むn−型半導体層1Bの主面上の全面には、
図2及び図3に示すように、最終保護膜13が形成され
ている。この最終保護膜13は、例えば、ソースガスの
主体としてテトラエトキシシラン(TEOS)ガスを使
用するプラズマ化学気相成長(Plasma Chemical Vap
or Deposition)法によって堆積された酸化珪素膜で形
成されている。なお、最終保護膜13には、ソース配線
12Aの表面の一部を露出するボンディング開口が形成
され、更に、ゲート配線12Bの表面の一部を露出する
ボンディング開口が形成されている。
ン電極14が形成されている。
について、図4乃至図14(製造方法を説明するための
要部断面図)を用いて説明する。なお、図8乃至図14
において、図を見易くするため、断面を表わすハッチン
グ(斜線)は、一部省略している。
板1Aを用意する。n+型半導体基板1は2×1019
[atoms/cm3]程度の不純物濃度に設定されている。
不純物としては、例えば砒素(As)が導入されてい
る。
体基板1Aの主面上に、エピタキシャル成長法でn−型
半導体層1Bを形成する。n−型半導体層1Bとして
は、例えば、0.4[Ωcm]程度の比抵抗値及び6[μ
m]程度の厚さで形成する。この工程により、n+型半
導体基板1A及びn−型半導体基板1Bからなる半導体
基体が形成される。
500[nm]程度の膜厚の酸化珪素膜を形成する。こ
の酸化珪素膜は、例えば熱酸化法で形成する。
施し、図5に示すように、前記n−型半導体層1Bの溝
形成領域上に開口部3を有するマスク2を形成する。こ
のマスク2は、n−型半導体層1Bの主面の素子形成領
域において、開口部3で規定された領域の平面形状が扁
平八角形となるパターンで形成する。
して使用し、図6に示すように、n −型半導体層1Bの
主面からその深さ方向に向って溝4を形成する。この溝
4の形成は、例えば、塩素ガス又は臭化水素ガスを用
い、RF(Radio Frequency)パワーを高く設定した
異方性エッチング法で行う。溝4は、深さが1.5〜2
[μm]程度、幅が0.5〜2[μm]程度となるよう
に形成する。
記マスク2を前記溝4の上縁部(溝4の側面とn−型半
導体層1Bの主面とが交わる部分)から200[nm]
程度後退させる。
いたケミカルドライエッチング処理を施し、図7に示す
ように、前記溝4の上縁部及び底面縁部(溝4の側面と
その底面とが交わる部分)をなだらかな形状にする。こ
の工程により、上縁部及び底面縁部の形状がなだらかな
溝4が得られる。その後、前記マスク2を除去する。
に100[nm]程度の膜厚の犠牲熱酸化膜を形成した
後、前記犠牲熱酸化膜を除去する。この犠牲酸化膜の形
成及び除去は、溝4を形成する時に生じた欠陥、歪み、
汚染等を除去する目的として行なわれる。犠牲熱酸化膜
の形成は、1100[℃]程度の高温度の酸素ガス雰囲
気中で行う。950[℃]程度の低温の熱酸化処理温度
で犠牲熱酸化膜の形成を行った場合、犠牲熱酸化膜の成
長時に生じる圧縮応力により、前段の工程でなだらかな
形状に加工した溝4の上縁部が角張った形状に変形して
しまうので、犠牲熱酸化膜の形成は1000[℃]以上
の熱酸化処理温度で行う。なお、犠牲酸化膜の形成は、
窒素ガスで希釈した酸素ガス雰囲気中で行ってもよい。
に、溝4の内面に20[nm]程度の膜厚の熱酸化膜5
Aを形成した後、図9に示すように、前記熱酸化膜5A
の表面上に50[nm]程度の膜厚の酸化珪素膜からな
る堆積膜5Bを化学気相成長法で堆積してゲート絶縁膜
5を形成する。熱酸化膜5Aの形成は950[℃]程度
の低温の酸素ガス雰囲気中又は水蒸気雰囲気中で行う。
堆積膜5Bの堆積は800[℃]程度の低温の温度雰囲
気中で行う。このゲート絶縁膜5の形成工程において、
950[℃]程度の低温の熱酸化処理温度で熱酸化膜5
Aの形成を行っているため、熱酸化膜5Aの成長時に生
じる圧縮応力により、前段の工程でなだらかな形状に加
工した溝4の上縁部(溝4の側面とn−型半導体層1B
の主面とが交わる部分)が角張った形状に変形し、この
上縁部における熱酸化膜5Aの膜厚が局所的に薄くなる
が、その部分を堆積膜5Bで補っているので、ゲート絶
縁膜5の絶縁耐圧は確保される。
Bの主面上の全面に導電膜として例えば多結晶珪素膜を
化学気相成長法で形成する。この多結晶珪素膜には抵抗
値を低減する不純物(例えば燐(P))がその堆積中又は
堆積後に導入される。多結晶珪素膜は、例えば1[μ
m]程度の膜厚で形成する。
る。この平坦化は、例えばエッチバック法又は化学的機
械研磨(CMP:Chemical Mechanical Polishing)
法で行う。
を選択的に施し、図10に示すように、前記溝4内にゲ
ート電極6Aを形成すると共に、前記n−型半導体層1
Bの主面の周辺領域上にゲート電極6Aと一体化された
ゲート引出用電極(図3に示す)6Bを形成する。
残存する堆積膜5B、熱酸化膜5Aの夫々を除去した
後、図11に示すように、前記ゲート電極6A上及びゲ
ート引出用電極6B上を含むn−型半導体層1Bの主面
上の全面に例えば酸化珪素膜からなる絶縁膜7を形成す
る。この絶縁膜7の形成は熱酸化法又は化学気相成長法
で行う。
面にp型不純物(例えば硼素)をイオン打込み法で導入
した後、引き伸ばし拡散処理を施し、図11に示すよう
に、チャネル形成領域であるp型半導体領域8を形成す
る。引き伸ばし拡散処理は、1100[℃]程度の温度
のN2ガス雰囲気中にて約1時間程度行う。
る前記p型半導体層8の主面にn型不純物(例えば砒
素)をイオン打込み法で選択的に導入した後、950
[℃]の温度で約20分程度のアニール処理を施し、図
12に示すように、ソース領域であるn+型半導体領域
9を形成する。n型不純物の導入は、最終的な導入量が
5×1015[atoms/cm2]程度に設定され、導入時
のエネルギ量が80[KeV]に設定された条件下にお
いて行う。この工程により、n−型半導体層1Bの溝4
内にゲート絶縁膜5、ゲート電極6Aの夫々を形成した
トレンチゲート構造のMISFETが形成される。
域であるp型半導体領域8及びソース領域であるn+型
半導体領域9の形成は、ゲート絶縁膜5である熱酸化膜
5Aを形成した後に行っている。従って、熱酸化膜5A
の形成工程において、p型半導体領域8の不純物やn+
型半導体領域9の不純物が熱酸化膜5A中に取り込まれ
ることはなく、不純物の取り込みによるゲート絶縁膜5
の絶縁耐圧の劣化を抑制できる。
領域8の形成は、ゲート絶縁膜5である熱酸化膜5Aを
形成した後に行っている。従って、溝4の側面における
p型半導体領域8の不純物が熱酸化膜5A中に取り込ま
れることはなく、チャネル形成領域の不純物濃度のバラ
ツキによるMISFETのしきい値電圧(Vth)の変動
を抑制できる。
9の形成は、ゲート絶縁膜5である熱酸化膜5Aを形成
した後に行っている。従って、1100[℃]程度の高
温の熱酸化処理温度で熱酸化膜5Aの形成を行っても、
n+型半導体領域9の不純物が増速拡散することはな
く、実効チャネル長の縮小を抑制でき、MISFETの
パンチスルー耐圧を確保できる。また、950[℃]程
度の低温の熱酸化処理温度で熱酸化膜5Aの形成を行
い、熱酸化膜5Aの成長時に生じる圧縮応力によって溝
4の上縁部(溝4の側面とn−型半導体層1Bの主面と
が交わる部分)が角張った形状に変形し、この上縁部に
おける熱酸化膜5Aの膜厚が局所的に薄くなっても、そ
の部分を堆積膜5Bで補うことができるので、MISF
ETのゲート耐圧を確保できる。
導体層1B上の全面に、例えば500[nm]程度の膜
厚の層間絶縁膜10を形成する。層間絶縁膜10として
は、例えばBPSG(Bron Phospho Silicate Glas
s)膜で形成する。
エッチング処理を施し、図14に示すように、前記層間
絶縁膜10に接続孔11A及び接続孔(図3に示す)1
1Bを形成する。
1Bの主面上の全面に例えばアルミニウム膜又はアルミ
ニウム合金膜からなる導電膜を形成した後、前記導電膜
にパターンニングを施し、p型半導体領域8、n+型半
導体領域9の夫々に電気的に接続されるソース配線12
Aを形成すると共に、ゲート引出用電極6Bに電気的に
接続されるゲート配線12Bを形成する。
引出用電極6B上を含むn−型半導体層1Bの主面上の
全面に最終保護膜13を形成する。最終保護膜13とし
ては、例えば、ソースガスの主体としてテトラエトキシ
シラン(TEOS)ガスを使用するプラズマ化学気相成
長法によって堆積した酸化珪素膜で形成する。
12Aの一部の表面を露出するボンディング開口及びゲ
ート配線12Bの一部の表面を露出するボンディング開
口を形成し、その後、前記n+型半導体基板1Aの裏面
に研削処理を施し、その後、前記n+型半導体基板1の
裏面にドレイン電極14を形成することにより、トレン
チゲート構造のMISFETを有するパワートランジス
タがほぼ完成する。
効果が得られる。
る半導体装置の製造方法であって、ドレイン領域である
n−型半導体層1Bの表面からその深さ方向に向って溝
4を形成し、前記溝4の内面に熱酸化膜5Aと堆積膜5
Bからなるゲート絶縁膜5を形成し、かつ前記溝4内に
ゲート電極6Aを形成した後、前記n−型半導体層1B
に不純物を導入してチャネル形成領域であるp型半導体
領域8を形成すると共に、前記p型半導体領域8に不純
物を導入してソース領域であるn+型半導体領域9を形
成する。
膜5Aを形成した後に、チャネル形成領域であるp型半
導体領域8及びソース領域であるn+型半導体領域9を
形成するので、p型半導体領域8の不純物やn+型半導
体領域9の不純物が熱酸化膜5A中に取り込まれること
はなく、不純物の取り込みによるゲート絶縁膜5の絶縁
耐圧の劣化を抑制できる。この結果、パワートランジス
タ(半導体装置)の信頼性を高めることができる。
を形成した後に、チャネル形成領域であるp型半導体領
域8を形成するので、溝4の側面におけるp型半導体領
域8の不純物が熱酸化膜5A中に取り込まれることはな
く、チャネル形成領域の不純物濃度のバラツキによるM
ISFETのしきい値電圧(Vth)の変動を抑制でき
る。この結果、安定なFET特性を再現性良く得ること
ができる。
を形成した後に、ソース領域であるn−型半導体領域9
を形成するので、1100[℃]程度の高温の熱酸化処
理温度で熱酸化膜5Aの形成を行っても、n+型半導体
領域9の不純物が増速拡散することはなく、実効チャネ
ル長の縮小を抑制でき、MISFETのパンチスルー耐
圧を確保できる。また、950[℃]程度の低温の熱酸
化処理温度で熱酸化膜5Aの形成を行い、熱酸化膜5A
の成長時に生じる圧縮応力によって溝4の上縁部(溝4
の側面とn−型半導体層1Bの主面とが交わる部分)が
角張った形状に変形し、この上縁部における熱酸化膜5
Aの膜厚が局所的に薄くなっても、その部分を堆積膜5
Bで補うことができるので、MISFETのゲート耐圧
を確保できる。この結果、パワートランジスタ(半導体
装置)の信頼性を高めることができる。
素膜で形成した例について説明したが、堆積膜5Bは窒
化珪素膜又は酸窒化膜で形成してもよい。
時にエッチングマスクとして使用されるマスクを酸化珪
素膜/窒化珪素膜/酸化珪素膜の夫々からなる多層膜で
形成した例について説明する。その理由は、前述の実施
形態1のように、溝の形成時にエッチングマスクとして
使用されるマスクを酸化珪素膜からなる単層膜で形成し
た場合、異方性エッチング時に生成された反応性の堆積
物を除去するためにフッ酸系のエッチング液を使用する
必要があり、この時、図6に示すマスク2の膜厚が薄過
ぎると、エッチング後にマスク2が除去されてしまい、
等方性エッチングで溝の上縁部をなだらかな形状にする
加工ができなくなってしまう。
反応性の堆積物が溝の側面に厚く生成される結果、これ
を取り除くために、フッ酸系のエッチングを長時間に亘
って行う必要が生じるので、溝の上縁部をなだらかな形
状に加工するための等方性エッチング時にマスクが無い
状態になる可能性が十分にある。本実施形態ではフッ酸
系のエッチング液で全くエッチングされない窒化珪素
(Si3N4)膜を溝形成時のマスク材に使用すること
によって、溝を形成した後に十分なフッ酸系のエッチン
グが行なえ、結果として等方性エッチング時に窒化珪素
膜の下層膜である酸化珪素膜を残すことができるので、
溝の上縁部の形状をなだらかな形状に加工することがで
きる。
ランジスタの製造方法について、図15乃至図26を用
いて説明する。なお、図19乃至図26において、図を
見易くするため、断面を表わすハッチング(斜線)は一
部省略している。
板1Aの主面上に、エピタキシャル成長法でn−型半導
体層1Bを形成する。n−型半導体層1Bとしては、例
えば、0.4[Ωcm]程度の比抵抗値及び6[μm]程
度の厚さで形成する。この工程により、n+型半導体基
板1A及びn−型半導体基板1Bからなる半導体基体が
形成される。
導体層1Bの主面上に、100[nm]程度の膜厚の酸
化珪素膜2A、200[nm]程度の膜厚の窒化珪素膜
2B、400[nm]程度の膜厚の酸化珪素膜2Cを順
次形成する。酸化珪素膜2Aは熱酸化法で形成し、窒化
珪素膜2B及び酸化珪素膜2Cは化学気相成長法で形成
する。
ライエッチングで前記酸化珪素膜2C、窒化珪素膜2
B、酸化珪素膜2Aの夫々に順次パターンニングを施
し、図16に示すように、前記n−型半導体層1Bの溝
形成領域上に開口部3を有するマスク2を形成する。
して使用し、図17に示すように、n−型半導体層1B
の主面からその深さ方向に向って溝4を形成する。この
溝4の形成は、例えば、塩素ガス又は臭化水素ガスを用
い、RF(Radio Frequency)パワーを高く設定した異
方性エッチング法で行う。溝4は、深さが1.5〜2
[μm]程度、幅が0.5〜2[μm]程度となるよう
に形成する。
記マスク2の酸化珪素膜2Aを前記溝4の上縁部(溝4
の側面とn−型半導体層1Bの主面とが交わる部分)か
ら500[nm]〜1[μm]程度後退させる。この工
程において、溝4の側面に生成された反応性の堆積物と
酸化珪素膜2Cが全面除去され、窒化珪素膜2Bの表面
が露出される。
いたケミカルドライエッチング処理を施し、図18に示
すように、前記溝4の上縁部及び底面縁部(溝4の側面
とその底面とが交わる部分)をなだらかな形状にする。
この工程により、上縁部及び底面縁部の形状がなだらか
な溝4が形成される。
に100[nm]程度の膜厚の犠牲熱酸化膜を形成し
後、前記犠牲熱酸化膜を除去する。犠牲熱酸化膜の形成
は、1100[℃]程度の高温度の酸素ガス雰囲気中で
行う。950[℃]程度の低温の熱酸化処理温度で犠牲
熱酸化膜の形成を行った場合、犠牲熱酸化膜の成長時に
生じる圧縮応力により、前段の工程でなだらかな形状に
加工した溝4の上縁部が角張った形状に変形してしまう
ので、犠牲熱酸化膜の形成は1000[℃]以上の熱酸
化処理温度で行う。なお、犠牲酸化膜の形成は、窒素ガ
スで希釈した酸素ガス雰囲気中で行ってもよい。
うに、溝4の内面に20[nm]程度の膜厚の熱酸化膜
5Aを形成した後、図20に示すように、前記熱酸化膜
5Aの表面上に50[nm]程度の膜厚の酸化珪素膜か
らなる堆積膜5Bを化学気相成長法で堆積してゲート絶
縁膜5を形成する。熱酸化膜5Aの形成は、950
[℃]程度の低温の酸素ガス雰囲気中又は水蒸気雰囲気
中で行う。堆積膜5Bの堆積は800[℃]程度の低温
の温度雰囲気中で行う。このゲート絶縁膜5の形成工程
において、950[℃]程度の低温の熱酸化処理温度で
熱酸化膜5Aの形成を行っているため、熱酸化膜5Aの
成長時に生じる圧縮応力により、前段の工程でなだらか
な形状に加工した溝4の上縁部(溝4の側面とn−型半
導体層1Bの主面とが交わる部分)が角張った形状に変
形し、この上縁部における熱酸化膜5Aの膜厚が局所的
に薄くなるが、その部分を堆積膜5Bで補っているの
で、ゲート絶縁膜5の絶縁耐圧は確保される。
Bの主面上の全面に導電膜として例えば多結晶珪素膜を
化学気相成長法で形成する。この多結晶珪素膜には抵抗
値を低減する不純物(例えば燐)がその堆積中又は堆積
後に導入される。多結晶珪素膜は、例えば1[μm]程
度の膜厚で形成する。
る。この平坦化は、例えばエッチバック法又は化学的機
械研磨法で行う。
を選択的に施し、図21に示すように、前記溝4内にゲ
ート電極6Aを形成すると共に、前記n−型半導体層1
Bの主面の周辺領域上にゲート電極6Aと一体化された
ゲート引出用電極(図3に示す6B)を形成する。
積膜5Bを除去し、更に窒化珪素膜2Bを除去する。そ
の後、図22に示すように、前記ゲート電極6A上及び
ゲート引出用電極上を含むn−型半導体層1Bの主面上
の全面に例えば酸化珪素膜からなる絶縁膜7を形成す
る。この絶縁膜7の形成は熱酸化法又は化学気相成長法
で行う。
面にp型不純物(例えば硼素)をイオン打込み法で導入
した後、引き伸ばし拡散処理を施し、図23に示すよう
に、チャネル形成領域であるp型半導体領域8を形成す
る。引き伸ばし拡散処理は、1100[℃]の温度のN
2ガス雰囲気中にて約1時間程度行う。
る前記p型半導体層8の主面にn型不純物(例えば砒
素)をイオン打込み法で選択的に導入した後、950
[℃]の温度で約20分程度のアニール処理を施し、図
24に示すように、ソース領域であるn+型半導体領域
9を形成する。n型不純物の導入は、最終的な導入量が
5×1015[atoms/cm2]程度に設定され、導入時
のエネルギ量が80[KeV]に設定された条件下にお
いて行う。この工程により、n−型半導体層1Bの溝4
内にゲート絶縁膜5、ゲート電極6Aの夫々を形成した
トレンチゲート構造のMISFETが形成される。
導体層1B上の全面に、例えば500[nm]程度の膜
厚の層間絶縁膜10を形成する。層間絶縁膜10として
は、例えばBPSG(Bron Phospho Silicate Glas
s)膜で形成する。
エッチング処理を施し、図25に示すように、前記層間
絶縁膜10に接続孔11A及び接続孔(図3に示す11
B)を形成する。
1Bの主面上の全面に例えばアルミニウム膜又はアルミ
ニウム合金膜からなる導電膜を形成した後、前記導電膜
にパターンニングを施し、p型半導体領域8、n+型半
導体領域9の夫々に電気的に接続されるソース配線12
Aを形成すると共に、ゲート引出用電極に電気的に接続
されるゲート配線(図3に示す12B)を形成する。
引出用電極6B上を含むn−型半導体層1Bの主面上の
全面に最終保護膜13を形成する。最終保護膜13とし
ては、例えば、ソースガスの主体としてテトラエトキシ
シラン(TEOS)ガスを使用するプラズマ化学気相成
長法によって堆積した酸化珪素膜で形成する。
12Aの一部の表面を露出するボンディング開口及びゲ
ート配線12Bの一部の表面を露出するボンディング開
口を形成し、その後、前記n+型半導体基板1Aの裏面
に研削処理を施し、その後、図26に示すように、前記
n+型半導体基板1の裏面にドレイン電極14を形成す
ることにより、トレンチゲート構造のMISFETを有
するパワートランジスタがほぼ完成する。
述の実施形態1と同様に、ドレイン領域であるn−型半
導体層1Bの主面からその深さ方向に向って溝4を形成
し、前記溝4の内面に熱酸化膜5Aと堆積膜5Bからな
るゲート絶縁膜5を形成し、かつ前記溝4内にゲート電
極6Aを形成した後、前記n−型半導体層1Bに不純物
を導入してチャネル形成領域であるp型半導体領域8を
形成すると共に、前記p型半導体領域8に不純物を導入
してソース領域であるn+型半導体領域9を形成するの
で、前述の実施形態1と同様の効果が得られる。
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
pチャネル導電型MISFETを有するパワートランジ
スタ(半導体装置)に適用できる。
GBT(Insulated Gate BipolarTransistor)を有
するパワートランジスタ(半導体装置)に適用できる。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
有する半導体装置の信頼性を高め、かつ安定で再現性の
良いFET特性を得ることができる。
(半導体装置)の要部平面図である。
る。
る。
ための要部断面図である。
ための要部断面図である。
ための要部断面図である。
ための要部断面図である。
ための要部断面図である。
ための要部断面図である。
るための要部断面図である。
るための要部断面図である。
るための要部断面図である。
るための要部断面図である。
るための要部断面図である。
タの製造方法を説明するための要部断面図である。
るための要部断面図である。
るための要部断面図である。
るための要部断面図である。
るための要部断面図である。
るための要部断面図である。
るための要部断面図である。
るための要部断面図である。
るための要部断面図である。
るための要部断面図である。
るための要部断面図である。
るための要部断面図である。
マスク、3…開口、4…溝、5…ゲート絶縁膜、5A…
熱酸化膜、5B…堆積膜、6A…ゲート電極、6B…ゲ
ート引出用電極、7…絶縁膜、8…p型半導体領域、9
…n+型半導体領域、10…絶縁膜、11…開口、12
A…ソース配線、12B…ゲート配線、13…最終保護
膜、14…ドレイン電極。
Claims (3)
- 【請求項1】 トレンチゲート構造のトランジスタ素子
を有する半導体装置の製造方法であって、半導体層の主
面からその深さ方向に向って溝を形成し、前記溝の内面
に犠牲熱酸化膜を形成し、その後、前記犠牲熱酸化膜を
除去し、前記犠牲熱酸化膜が除去された溝の内面に堆積
膜からなるゲート絶縁膜を形成し、かつ前記溝内にゲー
ト電極を形成した後、前記半導体層に不純物を導入して
半導体領域を形成することを特徴とする半導体装置の製
造方法。 - 【請求項2】 トレンチゲート構造のMISFETを有
する半導体装置の製造方法であって、半導体層の主面か
らその深さ方向に向って溝を形成し、前記溝の内面に犠
牲熱酸化膜を形成し、その後、前記犠牲熱酸化膜を除去
し、前記犠牲熱酸化膜が除去された溝の内面に堆積膜か
らなるゲート絶縁膜を形成し、かつ前記溝内にゲート電
極を形成した後、前記半導体層に不純物を導入してチャ
ネル形成領域となる第1導電型半導体領域を形成し、前
記第1導電型半導体領域に不純物を導入してソース領域
である第2導電型半導体領域を形成することを特徴とす
る半導体装置の製造方法。 - 【請求項3】 前記犠牲熱酸化膜の形成は、1000
[℃]以上の酸素ガス雰囲気中又は窒素ガスで希釈した
酸素ガス雰囲気中にて行うことを特徴とする請求項1ま
たは請求項2に記載の半導体装置の製造方法。
Priority Applications (1)
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---|---|---|---|
JP2002226991A JP2003124233A (ja) | 2002-08-05 | 2002-08-05 | 半導体装置の製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006228901A (ja) * | 2005-02-16 | 2006-08-31 | Fuji Electric Holdings Co Ltd | 炭化珪素半導体素子の製造方法 |
JP2007110071A (ja) * | 2005-09-16 | 2007-04-26 | Denso Corp | 半導体装置の製造方法及び半導体装置 |
JP2007109888A (ja) * | 2005-10-13 | 2007-04-26 | Denso Corp | 半導体装置の製造方法 |
-
2002
- 2002-08-05 JP JP2002226991A patent/JP2003124233A/ja active Pending
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