JP2007108245A - 電気光学装置、その駆動方法および画像処理回路、画像処理方法、ならびに電子機器 - Google Patents

Abstract

【課題】第１メモリ５３１および第２メモリ５３２の総容量を削減する。
【解決手段】第１メモリ５３１は、各画素の階調を１０ビットで指定する画像データＣdのうち、上位５ビットを記憶するとともに、記憶した５ビットの画像データを、１フィールド経過後であって画像データＣdが入力されていない期間に読み出す。第２メモリ５３２は、第１メモリ５３１から読み出された５ビットの画像データを記憶した後、記憶した５ビットのデータを画像データＣdに合わせて画像データＰdとして読み出す。ルックアップテーブル５３６は、画像データＣdを画像データＰdで補正して、画像データｄn1として出力する。第１メモリ５３１から読み出された画像データは、オール“０”の５ビットが付加されて画像データｄn2として出力される。画像データｄn1、ｄn2は、セレクタ５２８によって交互に選択され、データ信号Ｖidに変換されて、当該画像データに対応する画素に書き込まれる。
【選択図】図４

Description

本発明は、供給された画像データにしたがって表示を行う電気光学装置、その駆動方法および画像処理回路、画像処理方法、ならびに電子機器に関する。

電気光学物質として、液晶を用いた電気光学装置では、液晶の応答性が低いことから、特に動画の表示特性低下がする、という問題が発生する。具体的には、表示された画像に残像感が現れたり、移動するカーソルが消失したりするなどの問題が発生している。このため、１フレームを複数フィールドに分割するとともに、前フレームから現行フレームにかけて階調変化があったとき、現行フレームの最初のフィールドにおいて画素に対し、現行フレームで指定される階調よりも、階調変化方向に過剰に振った階調相当電圧を印加する、いわゆるオーバードライブと呼ばれる技術が提案されている（特許文献１参照）。
特開２００２−１３２２２４号公報

しかしながら、上記オーバードライブ駆動では、階調変化をみるために、１フレーム分の画像データを記憶する必要があるので、電気光学装置における全体構成の簡略化、低コスト化の阻害要因になり得る。
本発明は上述した事情に鑑みてなされたもので、その目的とするところは、供給された画像データをメモリに一旦記憶し、読み出して表示を行う構成において、構成の簡易化を図った電気光学装置、その駆動方法および画像処理回路、画像処理方法、ならびに電子機器を提供することにある。

上記課題を解決するために、本発明は、複数の走査線と複数のデータ線との交差に対応して設けられ、前記走査線が選択されたときに、前記データ線に供給されたデータ信号に応じた階調となる画素と、入力された画像データであって、前記各画素の階調をｍビットで指定する画像データのうち、上位ｎ（ｍ、ｎは、ｍ＞ｎを満たす正整数）ビットを記憶した後、記憶したｎビットの画像データを所定期間経過後に読み出す第１メモリと、前記第１メモリから読み出されたｎビットの画像データの上位ｐ（ｐは、ｎ≧ｐを満たす正整数）ビットを記憶した後、記憶したｐビットの画像データを、前記ｍビットの画像データの入力に合わせて読み出す第２メモリと、前記入力されたｍビットの画像データを、前記第２メモリから読み出されたｐビットの画像データで補正する補正回路と、前記第１メモリから読み出されたｎビットの画像データに、下位（ｍ−ｎ）ビットを付加する付加回路と、前記ｍビットの画像データが入力されるとき、前記補正回路によって補正された画像データを選択する一方、前記第１メモリから前記ｎビットの画像データが読み出されるとき、前記付加回路によって（ｍ−ｎ）ビットが付加された画像データを選択するセレクタと、前記複数の走査線のうち、前記セレクタによって選択された画像データに対応する走査線を選択する走査線駆動回路と、前記セレクタによって選択された画像データに基づくデータ信号を、当該選択された画像データに対応するデータ線に供給するデータ線駆動回路と、を具備することを特徴とする。本発明によれば、第１および第２メモリに要する記憶容量の総和を、１フレーム分の画像データよりも少なく抑えることができるので、構成の簡易化による低コスト化を図ることが可能となる。

本発明において、前記付加回路は、前記第１メモリから読み出されたｎビットの画像データに付加するビットを、すべて０または１とする構成としても良い。この構成において、前記付加回路は、前記付加するビットを所定の周期で交互に切り替えることが好ましい。特に、前記付加回路は、前記第１メモリから読み出される画像データが１行分読み出される毎に、かつ、同一画素の画像データについて１フレーム毎に、前記する付加ビットを交互に切り替えることが望ましい。

また、本発明は、複数の走査線と複数のデータ線との交差に対応して設けられ、前記走査線が選択されたときに、前記データ線に供給されたデータ信号の電圧に応じた階調となる画素を有し、１フレームを第１および第２フィールドに分割して、前記画素を駆動する電気光学装置であって、１フレームにわたって入力した画像データであって、前記各画素の階調をｍビットで指定する画像データのうち、上位ｎ（ｍ、ｎは、ｍ＞ｎを満たす正整数）ビットを記憶した後、記憶したｎビットの画像データを、１フィールド経過後であって前記ｍビットの画像データが入力されていない期間に読み出す第１メモリと、前記第１メモリから読み出されたｎビットの画像データの上位ｐ（ｐは、ｎ≧ｐを満たす正整数）ビットを記憶した後、記憶したｐビットの画像データを、前記ｍビットの画像データの入力に合わせて読み出す第２メモリと、前記入力されたｍビットの画像データで指定される階調を、前記第２メモリから読み出されたｐビットの画像データで補正する補正回路と、前記第１メモリから読み出されたｎビットの画像データに、下位（ｍ−ｎ）ビットを付加する付加回路と、前記ｍビットの画像データが入力されるとき、前記補正回路によって補正された画像データを選択する一方、前記第１メモリから前記ｎビットの画像データが読み出されるとき、前記付加回路によって（ｍ−ｎ）ビットが付加された画像データを選択するセレクタと、入力されたｍビットの画像データが選択されたときには、当該選択された画像データを所定の電位を基準にして正または負極性のいずれか一方極性の電圧に変換する一方、（ｍ−ｎ）ビットが付加された画像データが選択されたときには、当該選択された画像データを所定の電位を基準にして正または負極性のいずれか他方極性の電圧に変換して、それぞれデータ信号として出力する変換器と、前記変換器によって変換されたデータ信号を、当該選択された画像データに対応するデータ線に供給するデータ線駆動回路と、を具備することを特徴とする。
ここで、前記付加回路は、前記第１メモリから読み出されたｎビットの画像データに付加する（ｍ−ｎ）ビットをすべて０または１に、前記第１メモリから読み出される画像データが１行分読み出される毎に、かつ、同一画素の画像データについて１フレーム毎に交互に切り替える構成が望ましい。
なお、本発明は、電気光学装置だけでなく、電気光学装置の駆動方法としても、さらには、画像処理回路や、画像処理方法、当該電気光学装置を有する電子機器としても概念することができる。

以下、本発明の実施の形態について図面を参照して説明する。図１は、本発明の実施形態に係る電気光学装置の構成を示すブロック図である。
この図に示されるように、電気光学装置１０は、データ処理回路５０、タイミング制御回路６０、表示領域１００、走査線駆動回路１３０、サンプリング信号出力回路１４０およびサンプリングスイッチ１５０等を含む。
このうち、表示領域１００では、４８０行の走査線１１２が行（Ｘ）方向に延在するように、また、６４０列のデータ線１１４が列（Ｙ）方向に延在するように、それぞれ設けられている。画素１１０は、４８０行の走査線１１２と６４０列のデータ線１１４との交差に対応して、それぞれ配列している。したがって、本実施形態では、画素１１０が縦４８０行×横６４０列でマトリクス状に配列することになるが、本発明をこの配列に限定する趣旨ではない。

ここで、画素１１０の構成について説明する。図２は、画素１１０の電気的な構成を示す図である。この図は、ｉ行及びこれと１行下で隣接する（ｉ＋１）行と、ｊ列及びこれと１列右で隣接する（ｊ＋１）列との交差に対応する２×２の計４画素分の構成を示している。
なお、ｉ、（ｉ＋１）は、画素１１０が配列する行を一般的に示す場合の記号であって、１以上４８０以下の整数である。また、ｊ、（ｊ＋１）は、画素１１０が配列する列を一般的に示す場合の記号であって、１以上６４０以下の整数である。

図２に示されるように、各画素１１０は、ｎチャネル型の薄膜トランジスタ（Thin Film Transistor：以下単に「ＴＦＴ」と略称する）１１６と、液晶容量１２０と、を有する。
ここで、各画素１１０については互いに同一構成なので、ｉ行ｊ列に位置するもので代表させて説明すると、当該ｉ行ｊ列の画素１１０におけるＴＦＴ１１６のゲートはｉ行目の走査線１１２に接続される一方、そのソースはｊ列目のデータ線１１４に接続され、そのドレインは液晶容量１２０の一端たる画素電極１１８に接続されている。また、液晶容量１２０の他端は、コモン電極１０８である。このコモン電極１０８は、全ての画素１１０にわたって共通であって、時間的に一定の電圧ＬＣcomが印加されている。

表示領域１００は、特に図示しないが、素子基板と対向基板との一対の基板が一定の間隙を保って貼り合わせられるとともに、この間隙に液晶が挟持された構成となっている。このうち、素子基板には、走査線１１２や、データ線１１４、ＴＦＴ１１６および画素電極１１８が形成される一方、対向基板にコモン電極１０８が形成されて、これらの電極形成面が互いに対向するように貼り合わせられている。このため、本実施形態において液晶容量１２０は、画素電極１１８とコモン電極１０８とが液晶１０５を挟持することによって構成されることになる。
また、両基板の各対向面には、液晶分子の長軸方向が両基板間で例えば約９０度連続的に捻れるようにラビング処理された配向膜がそれぞれ設けられる一方、両基板の各背面側には配向方向に応じた偏光子がそれぞれ設けられる。
画素電極１１８とコモン電極１０８との間を通過する光は、液晶容量１２０に保持される電圧実効値がゼロであれば、液晶分子の捻れに沿って約９０度旋光する一方、当該電圧実効値が大きくなるにつれて、液晶分子が電界方向に傾く結果、その旋光性が消失する。このため、例えば透過型において、入射側と背面側とに、偏光子を偏光軸が配向方向に一致するようにそれぞれ配置させると、当該電圧実効値がゼロに近ければ、光の透過率が最大となって白色表示になる一方、電圧実効値が大きくなるにつれて透過する光量が減少して、ついには透過率が最小である黒色表示になる（ノーマリーホワイトモード）。

この構成において、走査線１１２に選択電圧を印加して、ＴＦＴ１１６をオン（導通）させるとともに、画素電極１１８に、データ線１１４およびオン状態のＴＦＴ１１６を介して、コモン電極１０８の電圧ＬＣcomに対し目標とする階調（明るさ）に応じた電圧だけ高位（正極性）または低位（負極性）の電圧を印加することにより、当該液晶容量１２０に、階調に応じた電圧実効値を保持させることができる。
なお、走査線１１２が非選択電圧になると、ＴＦＴ１１６がオフ（非導通）状態となるが、このときのオフ抵抗が理想的に無限大とはならないので、液晶容量１２０から電荷が少なからずリークする。このオフリークの影響を少なくするために、蓄積容量１２５が画素毎に形成されている。この蓄積容量１２５の一端は、画素電極１１８（ＴＦＴ１１６のドレイン）に接続される一方、その他端は、全画素にわたって共通であって、時間的に一定の定電位、例えば接地電位Ｇndに保たれる。

説明を図１に戻すと、データ処理回路５０は、外部上位装置から供給された画像データＳdに対し後述する処理を施した後、アナログの電圧信号に変換して、データ信号Ｖidとしてビデオ信号線１５５に出力するものである。
ここで、画像データＳdは、縦４８０行×横６４０列の画素の階調を規定するディジタルデータであり、１フレームの期間にわたって、１行１列〜１行６４０列、２行１列〜２行６４０列、３行１列〜３行６４０列、…、４８０行１列〜４８０行６４０列の画素の順番で、同期信号Ｓyncおよびクロック信号Ｃlkに同期して供給される。
本実施形態において、画像データＳdは、図３（ａ）に示されるように、最上位ビットｄ９から最下位ビットｄ０までの１０ビットである。また、画像データは、“００００００００００”（十進値で「０」）のときに最も暗い階調を指定し、“１１１１１１１１１１”（十進値で「１０２３」）のときに最も明るい階調を指定するものとする。

タイミング制御回路６０は、外部上位装置から供給される同期信号Ｓyncおよびクロック信号Ｃlkから、サンプリング信号出力回路１４０が表示領域１００を水平走査するための制御信号ＣtrXを生成するとともに、走査線駆動回路１３０が垂直走査するための制御信号ＣtrYを生成し、さらに、データ処理回路５０における処理を制御するための制御信号ＣtrDを生成する。

ところで、本実施形態では、１フレームを２フィールドに等分割して表示領域１００の各画素１１０を駆動する。ここで、１フレームとは、１枚（フレーム）分の画像データＳdが供給される期間であり、一般的には約１６．７ミリ秒（周波数６０Ｈｚの逆数）である。また、１フレームにおける２つのフィールドを区別するために、時間的に前方のものを「第１フィールド」とし、後方のものを「第２フィールド」とする。

このような駆動において、走査線駆動回路１３０は、１フレームにおいて４８０行の走査線を、次のような順番で走査する。すなわち便宜的に、表示領域１００を、１〜２４０行目の上領域と２４１〜４８０行目の下領域とに分けて考えたとき、走査線駆動回路１３０は、第１フィールドでは、上、下、上、下、…の領域を交互に、第２フィールドでは、下、上、下、上、…の領域を交互に、いずれのフィールドにおいて、各領域を上から順番に排他的に１行ずつ選択する。
このため、本実施形態において、各走査線１１２は、第１および第２フィールドでそれぞれ１回ずつ、１フレームにおいて計２回選択されることになる。

図５は、このような順番で選択される場合に、走査線駆動回路１３０が１〜４８０行目の走査線に供給する走査信号Ｙ１、Ｙ２、Ｙ３、…、Ｙ４８０の波形を示す図であり、選択された走査線に対応する走査信号が選択電圧Ｖddに相当するＨレベルとなり、それ以外の走査信号が非選択電圧に相当するＬレベルとなっている状態を示している。
なお、本実施形態において、Ｌレベルに相当する電圧は、接地電位Ｇndであって電圧ゼロであり、電圧基準となっている。ただし、液晶容量１２０に対する書込極性の基準は、データ信号Ｖidの振幅中心電位Ｖcであり、本実施形態では、コモン電極１０８への印加電圧ＬＣcomに一致している。

サンプリング信号出力回路１４０は、制御信号ＣtrXにしたがって、１〜６４０列のデータ線１１４に対応するサンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓ６４０を出力するものである。詳細には、サンプリング信号出力回路１４０は、図８または図９に示されるように、走査線１１２が１行選択される期間にわたって、サンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓ６４０を、この順番で排他的にＨレベルとなるように出力する。
サンプリングスイッチ１５０は、１〜６４０列のデータ線１１４のそれぞれに対応して設けられ、その一端は、データ信号Ｖidが供給されるビデオ信号線１５５に共通接続される一方、その他端は、対応するデータ線１１４に接続されて、対応するサンプリング信号がＨレベルとなったときに、一端および他端の間が導通（オン）状態となるものである。
したがって、サンプリング信号ＳｊがＨレベルになると、ビデオ信号線１５５に供給されたデータ信号Ｖidがｊ列目のデータ線１１４にサンプリングされる。このため、サンプリング信号出力回路１４０と１〜６４０列のサンプリングスイッチ１５０とによってデータ線駆動回路が構成されることになる。

次に、本発明の特徴部分であるデータ処理回路５０について説明する。図４は、データ処理回路５０の構成を示すブロック図である。
この図に示されるように、データ処理回路５０は、制御回路５１０、ラインバッファ（ＬＢ）５２２、セレクタ５２８、第１メモリ５３１、第２メモリ５３２、ルックアップテーブル（ＬＵＴ）５３６およびＤ／Ａ変換器５３０を備える。このうち、制御回路５１０は、制御信号ＣtrDにしたがって、ラインバッファ５２２、第１メモリ５３１および第２メモリ５３２の書込・読出をそれぞれ制御するとともに、信号Ｕ／Ｄによってセレクタ５２６の選択およびＤ／Ａ変換器５３０の変換極性を指定するものである。

ラインバッファ５２２は、画像データＳdを１行分蓄積した後、２倍の速度で読み出して、画像データＣdとして出力するものである。なお、ラインバッファ５２２は、実際には２行分あり、一方で画像データＳdを蓄積しているとき、他方で画像データＣdを出力する、という動作を交互に実行する。
第１メモリ５３１は、ラインバッファ５２２から読み出された画像データＣdの上位５ビットｄ９〜ｄ５を記憶した後、１フレームの半分に相当する期間、すなわち、１フィールド経過したときに順番に読み出して出力する。
第１メモリ５３１から読み出された５ビットの画像データには、すべてが“０”のデータ（すなわち“０００００”）が下位５ビットとして付加されて、画像データｄn2として、セレクタ５２８の入力端ｂに供給される。この構成により一種の付加回路が構成される。また、画像データｄn2は、図３（ｂ）に示されるように、画像データＣdの下位５ビットを強制的に切捨処理したものであって、当該画像データＣdに対し１フィールド遅延した関係にある。

第２メモリ５３２は、第１メモリ５３１から読み出された５ビットの画像データを順番に記憶した後、１フィールド経過したときに順番に読み出して、画像データＰdとして出力する。このため、画像データＰdは、画像データＣdの上位５ビットであって、当該画像データＣdに対し２フィールド、すなわち１フレーム遅延した関係にある。したがって、ラインバッファ５２２から読み出される画像データＣdを基準に考えると、第２メモリ５３２から読み出される画像データＰdは、１フレーム前のものとなる。

ルックアップテーブル５３６は、いわゆるオーバードライブ駆動のために、画像データＣdで指定される階調を、画像データＰdで指定される階調に応じて補正して、画像データｄn1としてセレクタ５２８の入力端ａに供給する二次元変換テーブルである。
このため、ルックアップテーブル５３６が補正回路として機能する。この補正特性については、おおよそ次のような内容となっている。すなわち、ルックアップテーブル５３６は、画像データＰdで指定される階調から、画像データＣdで指定される階調への変化分がゼロであれば、画像データＣdをそのまま画像データｄn1として出力する一方、当該変化分がゼロでなければ、その変化方向に、その変化量に応じた値だけ画像データＣdで指定される階調を増減して、画像データｄn1として出力する内容となっている。
例えば、画像データＰdで指定される階調ｇから画像データＣdで指定される階調ｈに減少した場合（すなわち、本実施形態では、データで指定される値が大きくなるにつれて画素を明るくさせるので、同一画素を暗くさせる場合をいうことになる）、画像データｄn1で指定される階調は、ｈよりも減少し、その減少の程度は、減少量（ｇ−ｈ）に応じた値となる。

セレクタ５２８は、信号Ｕ／ＤがＨレベルのときに入力端ａを選択する一方、信号Ｕ／ＤがＬレベルのときに入力端ｂを選択して、選択した入力端に供給されたデータを出力するものである。
ここで、信号Ｕ／Ｄは、図５に示されるように、第１フィールドにあっては上領域（１〜２４０行）に属する走査線１１２が選択される期間でＨレベルとなり、下領域（２４１〜４８０行）に属する走査線１１２が選択される期間でＬレベルとなる一方、第２フィールドにあっては上領域に属する走査線１１２が選択される期間でＬレベルとなり、下領域に属する走査線１１２が選択される期間でＨレベルとなる。

Ｄ／Ａ変換器５３０は、セレクタ５２８によって選択された画像データｄn1またはｄn2を、信号Ｕ／Ｄのレベルに応じた極性の電圧に変換して、データ信号Ｖidとして出力するものである。詳細には、Ｄ／Ａ変換器５３０は、信号Ｕ／ＤがＨレベルであるとき、選択された画像データに応じた電圧だけ、コモン電極１０８の電圧ＬＣcomよりも高位側の正極性電圧に変換する一方、信号Ｕ／ＤがＬレベルであるとき、選択された画像データに応じた電圧だけ電圧ＬＣcomよりも低位側の負極性電圧に変換する。

次に、上述した電気光学装置１０の動作について説明する。
まず、画像データＳdが、図６（ａ）に示されるように、１フレームの期間にわたって、１行１列〜１行６４０列、２行１列〜２行６４０列、３行１列〜３行６４０列、…、４８０行１列〜４８０行６４０列、という画素の順番で供給される。この画像データＳdは、ラインバッファ５２２によって１行分蓄積されると、図６（ｂ）に示されるように、蓄積速度の倍の速度で読み出されて、その上位５ビットが第１メモリ５３１に記憶されるとともに、全１０ビットが画像データＣdとして出力される。
このため、１行分の画像データＳdが供給される期間を１Ｈとしたとき、１行分の画像データＣdは、当該画像データＳdに対して１Ｈだけ遅延してから、半分の０．５Ｈの期間で出力されるので、その後、次行の画像データＣdが出力されるまで、０．５Ｈの空きが生じることになる。
また、ラインバッファ５２２から読み出される画像データＣdは、外部上位装置から供給される画像データＳdに対して遅延することになるが、この遅延については、本実施形態においては問題としない。

本実施形態では、１行１列〜１行６４０列の画像データＣdがラインバッファ５２２から読み出される期間が、第１フィールドにおいて走査信号Ｙ１がＨレベルとなる期間に対応する。ここで、走査信号Ｙ１がＨレベルとなる期間において信号Ｕ／ＤはＨレベルである（図５参照）。信号Ｕ／ＤがＨレベルであるとき、セレクタ５２８では入力端ａが選択されるので、データ処理回路５０は、データの経路に着目すると、図７（ａ）に示される構成に簡略化することができる。
タイミング制御回路６０は、第１フィールドにおいて走査信号Ｙ１がＨレベルとなる期間において、ラインバッファ５２２から１行１列〜１行６４０列の画像データＣdを順番に読み出すとともに、この読み出しに合わせて、サンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓ６４０がＨレベルとなるようにサンプリング信号出力回路１４０を制御する。
また、タイミング制御回路６０は、ラインバッファ５２２から読み出した画像データＣdのうち、上位５ビットを第１メモリ５３１に記憶させる一方、ラインバッファ５２２から読み出す画像データＣdと同じ画素に対応し、かつ、１フレーム前の画像データＰdを、第２メモリ５３２を読み出す。

ルックアップテーブル５３６は、画像データＣdを１フレーム前であって同じ画素の画像データＰdで補正した画像データｄn1を、１行１列〜１行６４０列の画素に対応して順番に出力する。この１行１列〜１行６４０列の画像データｄn1は、入力端ａを選択しているセレクタ５２８を介してＤ／Ａ変換器５３０に供給される。Ｄ／Ａ変換器５３０は、信号Ｕ／ＤがＨレベルであるので、１行１列〜１行６４０列の画像データｄn1を順番に正極性電圧に変換して、データ信号Ｖidとして出力する。
このため、第１フィールドにおいて走査信号Ｙ１がＨレベルとなる期間のデータ信号Ｖidの電圧波形は、図８においてｋ＝１として走査信号ＹｋがＨレベルとなる期間で示されるようなものとなり、画像データｄn1に応じた電圧だけ、電圧ＬＣcomよりも高位側電圧となる。

なお、図８（および後述する図９）において、ｋは、上領域に属する走査線１１２について、行を特定しないで説明するため記号であって、ｋは、１以上２４０以下の整数である。したがって、（ｋ＋２４０）は、必然的に下領域に属する走査線１１２であって、第１フィールドにあってはｋ行目の走査線１１２の次に選択される走査線の行を示すことになり、第２フィールドにあってはｋ行目の走査線１１２の前に選択される走査線の行を示すことになる。
また、図８（および後述する図９）において、データ信号Ｖidの電圧波形の縦スケールは、便宜的に、論理信号として扱われる走査信号やサンプリング信号等の縦スケールと異ならせてある。

ここで、データ信号Ｖidが、１行１列の画像データｄn1を変換した電圧となるとき、サンプリング信号Ｓ１がＨレベルとなる。このため、当該データ信号Ｖidは、１列目のデータ線１１４にサンプリングされることになる。
一方、走査信号Ｙ１がＨレベルとなる期間では、１行目に位置する画素１１０のＴＦＴ１１６がオン状態にある。このため、１列目のデータ線１１４に供給されたデータ信号Ｖidは、１行１列の画素電極１１８に印加される。これにより、１行１列の液晶容量１２０には、コモン電極１０８の電圧ＬＣcomとデータ信号Ｖidの電圧との差、すなわち、１行１列の画像データｄn1に応じた電圧が書き込まれることになる。

次に、データ信号Ｖidが、１行２列の画像データｄn1を変換した電圧となるとき、サンプリング信号Ｓ２がＨレベルとなり、このため、当該データ信号Ｖidは、２列目のデータ線１１４にサンプリングされることになる。したがって、２列目のデータ線１１４に供給されたデータ信号Ｖidは、１行２列の画素電極１１８に印加され、これにより、１行２列の液晶容量１２０には、１行２列の画像データｄn1に応じた電圧が書き込まれることになる。
以下同様にして、１行３列、１行４列、１行５列、…、１行６４０列の液晶容量１２０に対して、画像データｄn1に応じた電圧が書き込まれることになる。これにより、１行１列〜１行６４０列の各画素が正極性書込となる。

１行１列〜１行６４０列の画像データＣdがラインバッファ５２２から読み出されると、次の２行１列〜２行６４０列の画像データＣdが読み出されるまで、上述したように０．５Ｈの空きが生じる。この空きの期間が、第１フィールドにおいて走査信号Ｙ２４１がＨレベルとなる期間に対応する。
ここで、走査信号Ｙ２４１がＨレベルとなる期間において信号Ｕ／ＤはＬレベルとなる（図５参照）。信号Ｕ／ＤがＬレベルであるとき、セレクタ５２８では入力端ｂが選択されるので、データ処理回路５０は、データの経路に着目すると、図７（ｂ）に示される構成に簡略化することができる。
タイミング制御回路６０は、第１フィールドにおいて走査信号Ｙ２４１がＨレベルとなる期間において、２４１行１列〜２４１行６４０列の画像データの上位５ビットを第１メモリ５３１から順番に読み出して、第２メモリ５３２に記憶させるとともに、第１メモリ５３１からの読み出しに合わせて、サンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓ６４０がＨレベルとなるようにサンプリング信号出力回路１４０を制御する。
なお、第１メモリ５３１から読み出される２４１行１列〜２４１行６４０列の画像データの上位５ビットは、１フィールド前に、ラインバッファ５２２から読み出された画像データＣdのうちの上位５ビットを記憶させたものである。

第１メモリ５３１から読み出された画像データには、オール“０”の５ビットが下位ビットとして付加されて、全１０ビットとなり、画像データｄn2として、入力端ｂを選択しているセレクタ５２８を介してＤ／Ａ変換器５３０に供給される。Ｄ／Ａ変換器５３０は、信号Ｕ／ＤがＬレベルであるので、２４１行１列〜２４１行６４０列の画像データｄn2を順番に負極性電圧に変換して、データ信号Ｖidとして出力する。
このため、第１フィールドにおいて走査信号Ｙ２４１がＨレベルとなる期間のデータ信号Ｖidの電圧波形は、図８においてｋ＝１とした走査信号Ｙ（ｋ＋２４１）がＨレベルとなる期間で示されるようなものとなり、画像データｄn2に応じた電圧だけ、電圧ＬＣcomよりも低位側電圧となる。

ここで、データ信号Ｖidが、２４１行１列の画像データＤdを変換した電圧となるとき、サンプリング信号Ｓ１がＨレベルとなり、このため、当該データ信号Ｖidは、１列目のデータ線１１４にサンプリングされる。一方、走査信号Ｙ２４１がＨレベルとなる期間では、２４１行目に位置する画素１１０のＴＦＴ１１６がオン状態にある。
したがって、１列目のデータ線１１４に供給されたデータ信号Ｖidは、２４１行１列の画素電極１１８に印加され、これにより、２４１行１列の液晶容量１２０には、１フィールド前に供給された２４１行１列の画像データＣdのうち、下位５ビットを切捨処理した画像データｄn2に応じた電圧が書き込まれることになる。
以下同様にして、２４１行２列、２４１行３列、２４１行４列、…、２４１行６４０列の液晶容量１２０に対して、画像データｄn2に応じた電圧が書き込まれることになる。これにより、２４１行１列〜２４１行６４０列の各画素は、負極性書込となる。

次に、第１フィールドにおいて走査信号Ｙ２がＨレベルとなる期間では、２行１列〜２行６４０列の画像データＣdがラインバッファ５２２から読み出されるとともに、このうち、上位５ビットが第１メモリ５３１に記憶される一方、ラインバッファ５２２からの読み出しに合わせて、サンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓ６４０が順次Ｈレベルとなる。また、ラインバッファ５２２から読み出される画像データＣdと同じ画素に対応する画像データＰdが、第２メモリ５３２から読み出される。このため、ラインバッファ５２２から読み出された画像データＣdを、第２メモリ５３２から読み出されるとともに１フレーム前であって同じ画素の画像データＰdによって補正した画像データｄn1が、２行１列〜２行６４０列の画素に対応して順番に出力されて、正極性のデータ信号Ｖidに変換される。
したがって、走査信号Ｙ１がＨレベルであった期間と同様に、２行１列〜２行６４０列の液晶容量１２０に対して、画像データｄn1に応じた電圧が書き込まれることになる。これにより、２行１列〜２行６４０列の各画素が、正極性書込となる。

続いて、第１フィールドにおいて走査信号Ｙ２４２がＨレベルとなる期間では、１フィールド前に記憶した２４２行１列〜２４２行６４０列の画像データの上位５ビットが、第１メモリ５３１から読み出されて、第２メモリ５３２に記憶される一方、ラインバッファ５２２からの読み出しに合わせて、サンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓ６４０が順次Ｈレベルとなる。また、第１メモリ５３１から読み出された５ビットの画像データには、オール“０”の５ビットが下位ビットとして付加されて、全１０ビットとなった画像データｄn2が、２４２行１列〜２４２行６４０列の画素に対応して順番に出力されて、負極性のデータ信号Ｖidに変換される。
したがって、走査信号Ｙ２４１がＨレベルであった期間と同様に、２４２行１列〜２４２行６４０列の液晶容量１２０に対して、画像データｄn 2に応じた電圧が書き込まれることになる。これにより、２４２行１列〜２４２行６４０列の各画素が、負極性書込となる。

第１フィールドでは、以下同様な動作が繰り返され、上領域に属する画素では、画像データｄn1に応じた正極性電圧が書き込まれる一方、下領域に属する画素では、画像データｄn2に応じた負極性電圧が書き込まれることになる。

第２フィールドでは、上領域と下領域との関係が逆転する。
すなわち、第２フィールドにおいて、下領域に属する走査信号Ｙ（ｋ＋２４０）がＨレベルになる期間では、（ｋ＋２４０）行１列〜（ｋ＋２４０）行６４０列の画像データＣdがラインバッファ５２２から読み出されるとともに、このうち、上位５ビットが第１メモリ５３１に記憶される一方、ラインバッファ５２２からの読み出しに合わせて、サンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓ６４０が順次Ｈレベルとなり、また、ラインバッファ５２２から読み出される画像データＣdと同じ画素に対応する画像データＰdが、第２メモリ５３２から読み出される。
これにより、画像データＣdと１フレーム前の同一画素の画像データＰdとに対応する画像データｄn1が（ｋ＋２４０）行１列〜（ｋ＋２４０）行６４０列の順番で出力されて、正極性のデータ信号Ｖidに変換される。したがって、（ｋ＋２４０）行１列〜（ｋ＋２４０）行６４０列の液晶容量１２０に対して、画像データｄn1に応じた電圧が正極性で書き込まれることになる。

一方、第２フィールドにおいて、上領域に属する走査信号ＹｋがＨレベルになる期間では、１フィールド前に記憶したｋ行１列〜ｋ行６４０列の画像データの上位５ビットが、第１メモリ５３１から読み出されて、第２メモリ５３２に記憶される一方、第１メモリ５３１からの読み出しに合わせて、サンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓ６４０が順次Ｈレベルとなり、また、第１メモリ５３１から読み出された５ビットの画像データには、オール“０”の５ビットが下位ビットとして付加されて、全１０ビットとなった画像データｄn2が、負極性のデータ信号Ｖidに変換される。したがって、ｋ行１列〜ｋ行６４０列の液晶容量１２０に対して、画像データｄn2に応じた電圧が負極性で書き込まれることになる。
なお、第２フィールドにおいて走査信号Ｙ（ｋ＋２４０）と、続く走査信号ＹｋとがＨレベルとなる期間のデータ信号Ｖidの電圧波形は、図９に示したものとなり、第１フィールドにおける上領域と下領域との関係を逆転したものとなる。

本実施形態において、第１フィールドでは、上領域に属する走査線１１２の画素１１０に対しては、ラインバッファ５２２から読み出された画像データＣdで指定された階調を、１フレーム前の画像データのうち上位５ビットで補正した画像データｄn1に基づく正極性の書き込みがなされる一方、下領域に属する走査線１１２の画素１１０に対しては、ラインバッファ５２２から読み出された画像データＣdを１フィールド遅延させるとともに下位５ビットを切捨処理した画像データｄn2に基づく負極性の書き込みがなされる。
このため、本実施形態では、走査線１１２の選択に対して、各行の画素１１０の書込極性は、図１０（ａ）に示されるように推移する。なお、図１０（ａ）において、黒微小点が走査線１１２の選択を示している。
画像データＳdは、図１０（ｂ）に示されるように、１フレームの期間にわたって供給される。なお、画像データＳdに対する画像データＣdの遅延は無視している。ここで、フリッカーを目立たなくするため図１０（ｃ）に示されるように、１フレームを２フィールドに分割するとともに、各フィールドにおいて単純に上から下に向かって１行ずつ走査する構成では、１フィールドの期間ですべての画素行を倍速で供給する必要があるので、１フレーム分の画像データを一旦記憶するだけでなく、２フィールド目にもおいても、再度同じデータを供給する必要があるので、結局、少なくとも２フレーム分の画像データを記憶する必要がある。

これに対し、本実施形態では、上領域の画素に供給する電圧の基礎となる画像データについて、Ｎフレームの第１フィールドでは、ラインバッファ５２２から読み出したものをそのまま用い、Ｎフレームの第２フィールドでは、第１メモリ５３１から読み出したものを用いる一方、下領域の画素の画像データについて、Ｎフレームの第２フィールドでは、ラインバッファ５２２から読み出したものをそのまま用い、次の（Ｎ＋１）フレームの第１フィールドでは、第１メモリ５３１から読み出したものを用いる。このため、第１メモリ５３１に要する記憶領域は、全画素配列の半分程度で済む。さらに、本実施形態において第１メモリ５３１には、１０ビットの画像データＣdのうち、半分の５ビットだけしか記憶させないので、第１メモリ５３１の記憶容量は、１フレーム分の画像データ量の１／４程度で済む。
また、本実施形態では、オーバードライブ駆動のために、画像データＣdを、１フレーム前の画像データと比較する必要があるが、この１フレーム前の画像データＰdは、第１メモリ５３１に記憶されたものを第２メモリ５３２に記憶し直したものである。このため、本実施形態によれば、第１メモリ５３１および第２メモリ５３２の記憶容量の総和は、１フレーム分の画像データ量の半分程度で済む。
このため、本実施形態では、メモリ容量が大幅に削減されるので、構成の簡易化を図ることができる、という効果とともに、オーバードライブ駆動による表示応答性の向上という効果も同時に奏することが可能となる。

また、図１０（ｂ）や、図１０（ｃ）に示されるように、ある１フレーム（又は、あるフィールド）において、各画素１１０を、正または負極性の一方で書き込み、次のフレーム（又は、次のフィールド）で正または負極性の他方で書き込む構成では、例えば、表示領域１００の上方の位置する行の画素では、当該行が選択されてから次回選択されるまでのほとんどの期間で、データ線１１４に印加される電圧が、当該行に書き込まれた電圧と同極性となるのに対し、表示領域１００の下方の位置する行の画素では、当該行が選択されたから次回選択されるまでのほとんどの期間で、当該画素に対応するデータ線１１４に印加される電圧が、当該行に書き込まれた電圧と反対極性となる。このため、当該データ線１１４の電圧が当該画素の液晶容量１２０の保持電圧に与える影響（特にＴＦＴ１１６のオフリーク量が、表示領域の上と下とで差が生じて、これにより、表示の不均一が発生する。

これに対し、本実施形態では、図１０（ａ）に示されるように、画素に対応する行が選択されてから次回選択されるまでの期間において、データ線１１４には、正極性と負極性との電圧が交互に印加されるので、上記表示の不均一性が発生しない。
また、本実施形態では、ある行が選択されたタイミングでは、当該行に位置する画素と、当該行と１つ上の行に位置する画素とで書込極性が相反するが、それ以外の画素同士は、書込極性が同一となる。このため、ディスクリネーション（配向不良）による表示品位の低下も防止することができる。

さらに、本実施形態では、オーバードライブ駆動のために、ルックアップテーブル５３６によって、現行の画像データＣdを、当該画像データＣdに対して１フレーム前の画像データＰdを参照して補正しているが、画像データＰdは、画像データＣdと同じ全１０ビットではなく、半分５ビットである。このため、ルックアップテーブル５３６において、画像データＣd、Ｐdの組み合わせに対して画像データｄn1を予め記憶する容量を削減することも可能となる。

なお、上述した実施形態では、ラインバッファ５２２から読み出した画像データＣdのうち、上位５ビットだけを第１メモリ５３１に記憶させて、読み出した後、オール“０”の５ビットを下位ビットとして付加することによって、画像データＣdの下位５ビットを切捨処理して、画像データｄn2とする構成としたが、図３（ｃ）に示されるように、オール“１”の５ビットを下位ビットとして付加することによって、画像データＣdの下位５ビットを切上処理して、画像データｄn2とする構成としても良い。

ところで、切捨または切上処理する場合、ある画素１１０には、第１フィールドでは画像データｄn1の全１０ビットに基づく電圧が正極性で書き込まれるのに対し、第２フィールドでは、画像データＣdのうち、下位５ビットを切捨処理した、または、切上処理した画像データｄn2に基づく電圧が負極性で書き込まれることになる。
このため、連続するフレームにおいて、ある画素に着目したときに、当該画素の画像データＳd（Ｃd）で指定される階調に変化がない場合、切捨処理にあっては、図１１（ａ）に示されるように、当該画素の透過率は、第１フィールドにおいて、画像データｄn1（Ｃd）に基づく電圧が書き込まれたときの値ａとなるのに対し、第２フィールドにおいては、切捨処理された画像データｄn2に基づく電圧が書き込まれたときの値Ｃ1となり、また、切上処理にあっては、図１１（ｂ）に示されるように、当該画素の透過率は、第２フィールドにおいては、切上処理された画像データｄn2に基づく電圧が書き込まれたときの値Ｃ2となって、切捨または切上処理のいずれであっても、差が生じて、フリッカーの原因となるだけでなく、ＤＣ成分の印加による液晶１０５の劣化を引き起こしてしまう可能性がある。

そこで、図１２に示されるように、第２フィールドにおいて用いる画像データｄn2として、画像データＣdの下位５ビットを切上・切捨処理を、行毎に交互に切り替えて実行するとともに、同一行に着目した場合についても１フレーム毎に交互に切り替えて実行する構成としても良い。
図１２において、セレクタ５２６は、信号Ｒ／ＣがＨレベルのときに入力端ａを選択する一方、信号Ｒ／ＣがＬレベルのときに入力端ｂを選択して、選択した入力端に供給されたデータを出力するものである。ここで、セレクタ５２６の入力端ａには、５ビットすべてが“１”のデータ（すなわち“１１１１１”）が供給され、入力端ｂには、５ビットすべてが“０”のデータ（すなわち“０００００”）が供給されている。

また、信号Ｒ／Ｃは、図１３に示されるように、第１フィールドにあっては下領域（２４１〜４８０行）に属する走査線１１２が選択される期間で、第２フィールドにあっては上領域（１〜２４０行）に属する走査線１１２が選択される期間で、それぞれ論理レベルが確定する信号であって、第１フィールドでは下領域に属する走査線１１２が選択される毎に、第２フィールドでは上領域に属する走査線１１２が選択される毎に、それぞれ論理レベルが交互に反転するとともに、連続するフレーム同士において同一の走査線が選択される期間に着目したときにも互いに論理レベルが反転した関係にある信号である。
セレクタ５２６によって選択された５ビットのデータは、第１メモリ５３１から読み出されたビットｄ９〜ｄ５のデータに対し、下位５ビットとして付加されて、画像データｄn2として、セレクタ５２８の入力端ｂに供給される。これにより付加回路が構成されている。

この構成によれば、ある画素に着目した場合、図１１（ｃ）に示されるように、第２フィールドでは、画像データＣdの下位５ビットが切捨処理された場合、次の（Ｎ＋１）フレームの第２フィールドでは、画像データＣdの下位５ビットが切上処理される動作が交互に実行される。
このように切捨処理と切上処理とを交互に実行すると、第２フィールドにおける電圧の差違が、２フレームを単位としたときに平均化されるので、上記フリッカーやＤＣ成分の印加による液晶１０５の劣化を低減することが可能となる。
なお、この例では、第２フィールドにおいて、同一行では、切捨処理または切上処理の一方で固定する構成としたが、画素毎に交互に実行するとともに、同一画素について着目したときに１フレーム毎に交互に切り替える構成としても良い。

さらに、図１２に示した構成では、第２フィールドにおける切上処理と切捨処理とを、同一の画素について着目したときに切上処理と切捨処理とを１フレーム毎に交互に切り替えるだけでなく、第２フィールドにおいて行毎に交互に切り替えている。
このため、切上処理された画像データｄn2に基づいた電圧が書き込まれる行と、切捨処理された画像データｄn2に基づいた電圧が書き込まれる行とが、交互に現れるとともに、１フレーム毎に入れ替えられるので、明るさが相違する画素行を目立たなくさせることも可能となる。

なお、上述した実施形態によれば、第１メモリ５３１及び第２メモリ５３２に対し、画像データＣdの上位５ビットをそれぞれ記憶させる構成としたが、画像データＣdのビット数よりも少ないビット数、例えば図１４に示されるように、ビットｄ９〜ｄ２の上位８ビットを記憶させるとともに、ｄ１、ｄ０の下位２ビットを切捨処理（または切上処理）をする構成としても良い。
第１メモリ５３１及び第２メモリ５３２に記憶させるビット数を増やすと、記憶容量の削減の効果は薄れるが、図１１（ａ）において、切捨処理による透過率の値Ｃ1と切上処理による透過率の値Ｃ2との差が小さくなるので、画素の明るさ変化が少なくなる結果、フリッカーをより目立たなくすることが可能となる。

ところで、上述した実施形態において、第１メモリ５３１から読み出される画像データは、ラインバッファ５２２から読み出される画像データＣdを１フィールド分遅延させたもののうち、一部のビットであり、切捨（または切上処理）による誤差を少なくするという観点からいえば、できるだけ多ビットを記憶させることが望ましいが、第２メモリ５３２から読み出される画像データＰdは、ラインバッファ５２２から読み出された画像データＣdからの階調変化分を見るためにルックアップテーブル５３６に供給されるものであり、第１メモリ５３１から読み出されるデータと比較して、それほど精度が要求されない。

このため、第１メモリ５３１の記憶容量を、第２メモリ５３２の記憶容量よりも大きくしても良い。例えば、図１５に示されるように、第１メモリ５３１に対しては、画像データＣdのうち、ｄ９〜ｄ２の上位８ビットを記憶させるとともに、第２メモリ５３２に対しては、第１メモリ５３１から読み出された上位８ビットの画像データのうち、さらに、ｄ９〜ｄ５の上位５ビットだけを記憶させる一方、第１メモリ５３１から読み出された上位８ビットの画像データに対し、ｄ１、ｄ０の下位２ビットを切捨処理（または切上処理）をする構成としても良い。
この構成によれば、画像データｄn1の精度向上によるフリッカーの抑止と、特に第２メモリ５３２における容量削減による構成の簡易化とを両立することが可能となる。

さらに、本発明は、１フレームを分割する数は「２」に限られず、１フレームを３以上の複数フィールドに分ける構成に適用可能である。
また、画像データをデータ信号Ｖidに変換するに際し、画像データｄn1については正極性とし、画像データｄn2については負極性としたが、逆にして、画像データｄn2については負極性とし、画像データｄn2については正極性としたても良い。
画素１１０については透過型として説明したが、画素電極１１８、または、コモン電極１０８の一方を反射性金属とした反射型や、透過型と反射型とを合わせた半透過半反射型としても良い。また、反射型等とする場合には、画素電極１１８、または、コモン電極１０８の一方を反射性金属とするのではなく、その下層に反射層を設けても良い。
また、ノーマリーホワイトモードではなく、ノーマリーブラックモードとして良いのももちろんである。

さらに、上述した実施形態では、液晶としてＴＮ型を用いたが、ＢＴＮ（Bi-stable Twisted Nematic）型・強誘電型などのメモリ性を有する双安定型や、高分子分散型、さらには、分子の長軸方向と短軸方向とで可視光の吸収に異方性を有する染料（ゲスト）を一定の分子配列の液晶（ホスト）に溶解して、染料分子を液晶分子と平行に配列させたＧＨ（ゲストホスト）型などの液晶を用いても良い。
また、電圧無印加時には液晶分子が両基板に対して垂直方向に配列する一方、電圧印加時には液晶分子が両基板に対して水平方向に配列する、という垂直配向（ホメオトロピック配向）の構成としても良いし、電圧無印加時には液晶分子が両基板に対して水平方向に配列する一方、電圧印加時には液晶分子が両基板に対して垂直方向に配列する、という平行（水平）配向（ホモジニアス配向）の構成としても良い。このように、本発明では、液晶や配向方式として、種々のものに適用することが可能である。

次に、上述した実施形態に係る電気光学装置を用いた電子機器の例について説明する。図１６は、上述した電気光学装置１０をライトバルブとして用いた３板式プロジェクタの構成を示す平明図である。
このプロジェクタ２１００において、ライトバルブに入射させるための光は、内部に配置された３枚のミラー２１０６および２枚のダイクロイックミラー２１０８によってＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色に分離されて、各原色に対応するライトバルブ１００Ｒ、１００Ｇおよび１００Ｂにそれぞれ導かれる。なお、Ｂ色の光は、他のＲ色やＧ色と比較すると、光路が長いので、その損失を防ぐために、入射レンズ２１２２、リレーレンズ２１２３および出射レンズ２１２４からなるリレーレンズ系２１２１を介して導かれる。

ここで、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂの構成は、上述した実施形態における電気光学装置１０の表示領域１００と同様であり、外部上位装置（図示省略）から供給されるＲ、Ｇ、Ｂの各色に対応する画像データでそれぞれ駆動されるものである。
ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された光は、ダイクロイックプリズム２１１２に３方向から入射する。そして、このダイクロイックプリズム２１１２において、Ｒ色およびＢ色の光は９０度に屈折する一方、Ｇ色の光は直進する。したがって、各色の画像が合成された後、レンズユニット１８２０によって正転拡大投影されるので、スクリーン２１２０には、カラー画像が表示されることとなる。

なお、ライトバルブ１００Ｒ、１００Ｂの透過像は、ダイクロイックプリズム２１１２により反射した後に投射されるのに対し、ライトバルブ１００Ｇの透過像はそのまま投射されるので、ライトバルブ１００Ｒ、１００Ｂによる水平走査方向は、ライトバルブ１００Ｇによる水平走査方向と逆向きにして、左右反転像を表示させる構成となっている。

また、電子機器としては、図１６を参照して説明した他にも、直視型、例えば携帯電話や、パーソナルコンピュータ、テレビジョン、ビデオカメラのモニタ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、ディジタルスチルカメラ、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種の電子機器に対して、本発明に係る電気光学装置が適用可能なのは言うまでもない。

本発明の実施形態に係る電気光学装置の構成を示すブロック図である。 同電気光学装置における画素の構成を示す図である。 同電気光学装置における画像データの説明図である。 同電気光学装置におけるデータ処理回路の構成を示す図である。 同電気光学装置における走査信号等を示す図である。 同電気光学装置におけるラインバッファの動作を示す図である。 同データ処理回路における簡易構成図である。 同電気光学装置における第１フィールドの動作を示す図である。 同電気光学装置における第２フィールドの動作を示す図である。 同電気光学装置における画素の書き込み等を示す図である。 同電気光学装置における画素の透過率変化等を示す図である。 本発明の別形態に係るデータ処理回路の構成を示す図である。 同形態に係る信号Ｒ／Ｃを示す図である。 本発明の別形態に係るデータ処理回路の構成を示す図である。 本発明の別形態に係るデータ処理回路の構成を示す図である。 同電気光学装置をプロジェクタに適用した例を示す図である。

符号の説明

１０…電気光学装置、５０…データ処理回路、６０…タイミング制御回路、１００…表示領域、１０５…液晶、１０８…コモン電極、１１０…画素、１１２…走査線、１１４…データ線、１１６…ＴＦＴ、１１８…画素電極、１２０…液晶容量、１３０…走査線駆動回路、１４０…サンプリング信号出力回路、５１０…制御部、５２２…ラインバッファ、５２６、５２８…セレクタ、５３０…Ｄ／Ａ変換器、５３１…第１メモリ、５３２…第２メモリ、５３６…ルックアップテーブル、２１００…プロジェクタ

Claims (10)

1. 複数の走査線と複数のデータ線との交差に対応して設けられ、前記走査線が選択されたときに、前記データ線に供給されたデータ信号に応じた階調となる画素と、
   入力された画像データであって、前記各画素の階調をｍビットで指定する画像データのうち、上位ｎ（ｍ、ｎは、ｍ＞ｎを満たす正整数）ビットを記憶した後、記憶したｎビットの画像データを所定期間経過後に読み出す第１メモリと、
   前記第１メモリから読み出されたｎビットの画像データの上位ｐ（ｐは、ｎ≧ｐを満たす正整数）ビットを記憶した後、記憶したｐビットの画像データを、前記ｍビットの画像データの入力に合わせて読み出す第２メモリと、
   前記入力されたｍビットの画像データを、前記第２メモリから読み出されたｐビットの画像データで補正する補正回路と、
   前記第１メモリから読み出されたｎビットの画像データに、下位（ｍ−ｎ）ビットを付加する付加回路と、
   前記ｍビットの画像データが入力されるとき、前記補正回路によって補正された画像データを選択する一方、前記第１メモリから前記ｎビットの画像データが読み出されるとき、前記付加回路によって（ｍ−ｎ）ビットが付加された画像データを選択するセレクタと、
   前記複数の走査線のうち、前記セレクタによって選択された画像データに対応する走査線を選択する走査線駆動回路と、
   前記セレクタによって選択された画像データに基づくデータ信号を、当該選択された画像データに対応するデータ線に供給するデータ線駆動回路と、
   を具備することを特徴とする電気光学装置。
2. 前記付加回路は、前記第１メモリから読み出されたｎビットの画像データに付加するビットを、すべて０または１とする
   ことを特徴とする請求項１に記載の電気光学装置。
3. 前記付加回路は、前記付加するビットを所定の周期で交互に切り替える
   ことを特徴とする請求項２に記載の電気光学装置。
4. 前記付加回路は、前記第１メモリから読み出される画像データが１行分読み出される毎に、かつ、同一画素の画像データについて１フレーム毎に、前記する付加ビットを交互に切り替える
   ことを特徴とする請求項３に記載の電気光学装置。
5. 複数の走査線と複数のデータ線との交差に対応して設けられ、前記走査線が選択されたときに、前記データ線に供給されたデータ信号の電圧に応じた階調となる画素を有し、１フレームを第１および第２フィールドに分割して、前記画素を駆動する電気光学装置であって、
   １フレームにわたって入力した画像データであって、前記各画素の階調をｍビットで指定する画像データのうち、上位ｎ（ｍ、ｎは、ｍ＞ｎを満たす正整数）ビットを記憶した後、記憶したｎビットの画像データを、１フィールド経過後であって前記ｍビットの画像データが入力されていない期間に読み出す第１メモリと、
   前記第１メモリから読み出されたｎビットの画像データの上位ｐ（ｐは、ｎ≧ｐを満たす正整数）ビットを記憶した後、記憶したｐビットの画像データを、前記ｍビットの画像データの入力に合わせて読み出す第２メモリと、
   前記入力されたｍビットの画像データで指定される階調を、前記第２メモリから読み出されたｐビットの画像データで補正する補正回路と、
   前記第１メモリから読み出されたｎビットの画像データに、下位（ｍ−ｎ）ビットを付加する付加回路と、
   前記ｍビットの画像データが入力されるとき、前記補正回路によって補正された画像データを選択する一方、前記第１メモリから前記ｎビットの画像データが読み出されるとき、前記付加回路によって（ｍ−ｎ）ビットが付加された画像データを選択するセレクタと、
   入力されたｍビットの画像データが選択されたときには、当該選択された画像データを所定の電位を基準にして正または負極性のいずれか一方極性の電圧に変換する一方、（ｍ−ｎ）ビットが付加された画像データが選択されたときには、当該選択された画像データを所定の電位を基準にして正または負極性のいずれか他方極性の電圧に変換して、それぞれデータ信号として出力する変換器と、
   前記変換器によって変換されたデータ信号を、当該選択された画像データに対応するデータ線に供給するデータ線駆動回路と、
   を具備することを特徴とする電気光学装置。
6. 前記付加回路は、
   前記第１メモリから読み出されたｎビットの画像データに付加する（ｍ−ｎ）ビットをすべて０または１に、前記第１メモリから読み出される画像データが１行分読み出される毎に、かつ、同一画素の画像データについて１フレーム毎に交互に切り替える
   ことを特徴とする請求項５に記載の電気光学装置。
7. 複数の走査線と複数のデータ線との交差に対応して設けられ、前記走査線が選択されたときに、前記データ線に供給されたデータ信号の電圧に応じた階調となる画素と、
   第１および第２メモリと、
   を有する電気光学装置の駆動方法において、
   入力した画像データであって、前記各画素の階調をｍビットで指定する画像データのうち、上位ｎ（ｍ、ｎは、ｍ＞ｎを満たす正整数）ビットを前記第１メモリに記憶させるとともに、前記第２メモリから、前記ｎビットのうち、上位ｐ（ｐは、ｎ≧ｐを満たす正整数）ビットのデータを、前記ｍビットの画像データの入力に合わせて読み出し、
   前記入力したｍビットの画像データを、前記第２メモリから読み出したｐビットの画像データで補正する第１工程と、
   前記第１メモリから、ｎビットの画像データを読み出すとともに、前記ｎビットのうち、上位ｐビットの画像データを前記第２メモリに記憶させ、
   読み出したｎビットの画像データに、下位（ｍ−ｎ）ビットを付加する第２工程と、
   を交互に実行し、
   前記第１工程を実行するとき、補正された画像データを選択する一方、前記第２工程を実行するとき、（ｍ−ｎ）ビットが付加された画像データを選択し、
   前記複数の走査線のうち、前記選択された画像データに対応する走査線を選択し、
   前記選択した画像データに基づくデータ信号を、当該選択した画像データに対応するデータ線に供給する
   ことを特徴とする電気光学装置の駆動方法。
8. 入力された画像データであって、前記各画素の階調をｍビットで指定する画像データのうち、上位ｎ（ｍ、ｎは、ｍ＞ｎを満たす正整数）ビットを記憶した後、記憶したｎビットの画像データを所定期間経過後に読み出す第１メモリと、
   前記第１メモリから読み出されたｎビットの画像データの上位ｐ（ｐは、ｎ≧ｐを満たす正整数）ビットを記憶した後、記憶したｐビットの画像データを、前記ｍビットの画像データの入力に合わせて読み出す第２メモリと、
   前記入力されたｍビットの画像データを、前記第２メモリから読み出されたｐビットの画像データで補正する補正回路と、
   前記第１メモリから読み出されたｎビットの画像データに、下位（ｍ−ｎ）ビットを付加する付加回路と、
   前記ｍビットの画像データが入力されるとき、前記補正回路によって補正された画像データを選択する一方、前記第１メモリから前記ｎビットの画像データが読み出されるとき、前記付加回路によって（ｍ−ｎ）ビットが付加された画像データを選択して出力するセレクタと、
   を具備することを特徴とする画像処理回路。
9. 第１および第２メモリとを用いた画像処理方法において、
   入力した画像データであって、前記各画素の階調をｍビットで指定する画像データのうち、上位ｎ（ｍ、ｎは、ｍ＞ｎを満たす正整数）ビットを前記第１メモリに記憶させるとともに、前記第２メモリから、前記ｎビットのうち、上位ｐ（ｐは、ｎ≧ｐを満たす正整数）ビットのデータを、前記ｍビットの画像データの入力に合わせて読み出し、
   前記入力したｍビットの画像データを、前記第２メモリから読み出したｐビットの画像データで補正する第１工程と、
   前記第１メモリから、ｎビットの画像データを読み出すとともに、前記ｎビットのうち、上位ｐビットの画像データを前記第２メモリに記憶させ、
   読み出したｎビットの画像データに、下位（ｍ−ｎ）ビットを付加する第２工程と、
   を交互に実行し、
   前記第１工程を実行するとき、補正された画像データを選択する一方、前記第２工程を実行するとき、（ｍ−ｎ）ビットが付加された画像データを選択して出力する
   ことを特徴とする画像処理方法。
10. 請求項１乃至６のいずれかに記載の電気光学装置を有する
    ことを特徴とする電子機器。

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