JP2007089150A

JP2007089150A - 特殊回路網適応用プログラマブルロジックデバイスのアーキテクチャ

Info

Publication number: JP2007089150A
Application number: JP2006237090A
Authority: JP
Inventors: Sergey Y Shumarayev; ワイ．シュマライェフセルゲイ; Patel H Rakesh; エイチ．パテルラケシュ; Chong H Lee; エイチ．リーチョン
Original assignee: Altera Corp
Current assignee: Altera Corp
Priority date: 2005-09-19
Filing date: 2006-09-01
Publication date: 2007-04-05
Also published as: CN1937408A; US7525340B2; EP1764921A2; US20070063733A1; EP1764921A3

Abstract

【課題】特殊回路網を異なるレベルでサポートするプログラマブルロジックデバイス（ＰＬＤ）を提供すること。
【解決手段】１つ以上のプログラマブルロジック（ＰＬ）領域（１１）および１つ以上の従来式入力／出力領域を有するＰＬＤは、追加で特殊回路網領域を含む１つ以上の周辺エリア（３１１〜３１４）を有する。ＰＬＤ残部、および、ＰＬ領域と従来式入力／出力領域の一方または双方の領域に接続されていない（そして、共通基板に実装されたＰＬＤ残部とは別個のダイから製造され得る）周辺特殊領域は、該領域をＰＬＤの残部に接続するため、メタライゼーショントレース（３５）または他の相互接続用のコンタクトを有する。同一のＰＬＤは、相互接続および特殊回路網能力の有無に関せず販売され得る。周辺特殊領域は、高速Ｉ／Ｏ（基本では約３Ｇｂｐｓまで、拡張では約１０〜１２Ｇｂｐｓまで）および他のタイプの特殊回路網を含む。
【選択図】図３

Description

（発明の背景）
本発明は、高速シリアルインターフェースのような特殊回路網（ｓｐｅｃｉａｌｉｚｅｄｃｉｒｃｕｉｔｒｙ）適応用プログラマブルロジックデバイス（ＰＬＤ）のアーキテクチャに関する。より特定的には、本発明は、ＰＬＤのファミリにおける異なるモデルで、その異なるモデルが、同じダイ設計で、特殊回路網を有する使用も、有さない使用も、あるいは、このような特殊回路網が異なる使用も可能とするプログラマブルロジックデバイスのアーキテクチャに関する。

ＰＬＤが、高速（すなわち、１Ｇｂｐｓを超える高速）シリアルＩ／Ｏ標準（例えば、ＸＡＵＩ（拡張アタッチメントユニットインターフェース）標準および他の標準）に適応するために、高速シリアルインターフェースを組み込むことは、一般的になってきた。しかしながら、プログラマブルロジックデバイスのユーザ全員が、たとえ、そうでなくともプログラマブルロジック機能性と同一の要求をするユーザの間でも、高速シリアルインターフェースを要求してはいない。さらに、高速シリアルインターフェースを要求するユーザの間でも、例えば、幅広いデータ速度サポートまたはチャネル増を含むようなインターフェースに対する拡張要求をするユーザもいる。現在まで、このようなプログラマブルロジックデバイスのファミリは、異なる集積回路のダイとして開発され、コストと開発時間の双方をますます要している少なくとも３つの異なるメンバを（異なるサイズのモデルの利用性を考えると、さらに多くのメンバも）抱えている。

ときとして、「ハードロジック」または「ＩＰ」ブロックとして知られる特殊回路網の他のタイプとしては、掛け算器（ｍｕｌｔｉｐｌｉｅｒ）、デジタル信号処理ブロック、位相ロックループ、および、遅延ロックループなどのようなプログラマブルロジックデバイスも、また、提供されている。同様な考え方が、同様に、これら他のタイプの特殊回路網にも適用される。すなわち、同一ファミリの異なるモデルは、１つ以上のこれら他のタイプの特殊回路網に対し、異なる能力を提供し得る。

開発コストと時間とを抑えて、特殊回路網に対する異なるレベルのサポート（サポートなしから拡張サポートまで）を有するプログラマブルロジックデバイスのファミリを提供可能とすることは、望ましいことである。

（発明の概要）
本発明は、プログラマブルロジックデバイスにおいて、そのデバイス周辺に特殊回路網領域が設けられるデバイスのアーキテクチャを提供する。このデバイスの残部は、周知の構成で配置され得る。例えば、一実施形態において、プログラマブルロジック領域は、デバイスのコアに位置されることができ、そのデバイスは、そのコアの周辺で、その特殊回路網領域のすぐ内側に、さらなる従来式入力／出力（Ｉ／Ｏ）領域を有する。コアロジック領域は、周辺の特殊回路網領域に置かれていないハードロジック領域も含み得る（例えば、そのファミリにおける全てのデバイスに対して同じとなるハードロジック）。他の実施形態において、さらなる従来式Ｉ／Ｏ領域は、デバイス全体に散りばめられ得る（例えば、ソフトまたはハードロジックの領域を分離するようなバンドにおいて）。

特殊回路網領域をデバイスの残部に接続するために、コンタクトは、メタライゼーショントレースまたは他の相互接続（例えば、ワイヤボンディング）を受けるために、周辺特殊回路網領域に、および、ロジック領域と、さらなる従来式Ｉ／Ｏ領域の一方または双方の領域に設けられ得る。所定のサイズのファミリメンバ全てに対する集積回路のダイは、特殊回路網とともに作成され得るが、特殊回路網をデバイスの残部に接続するメタライゼーショントレースを有しても、有さなくても、デバイスは、異なるデバイスとして販売され得る。特殊回路網領域が高速シリアルインターフェース領域の場合、通常高速シリアルインターフェース領域および拡張高速シリアルインターフェース領域の双方が設けられ、このデバイスは、双方のタイプの高速シリアルインターフェース領域に接続された状態、あるいは、一方のタイプの高速シリアルインターフェース領域のみが接続された状態で、販売され得る。いずれにせよ、１つの集積回路のダイが、開発され、テストされることになる。

このように、本発明に従うと、少なくとも１つの特殊回路網領域を内部に有する周辺エリアを含むプログラマブルロジックデバイスが提供される。少なくとも１つのプログラマブルロジック領域は、周辺領域によって境界付けられる（ｂｏｕｎｄｅｄ）領域に配置される。少なくとも１つの入力／出力機能領域は、特殊回路網機能以外への入力／出力機能を提供するために、周辺領域によって境界付けられる領域の中に配置される。少なくとも１つの特殊回路網領域と、（ａ）少なくとも１つのプログラマブルロジック領域および（ｂ）少なくとも１つの入力／出力領域のうちの少なくとも１つのそれぞれは、少なくとも１つの特殊回路網領域を、（ａ）少なくとも１つのプログラマブルロジック領域および（ｂ）少なくとも１つの入力／出力領域領域のうちの少なくとも１つに接続するための相互接続を受ける少なくとも１つのコンタクトを有する。少なくとも１つの特殊回路網領域は、少なくとも１つのコンタクトを介して以外は、（ａ）少なくとも１つのプログラマブルロジック領域および（ｂ）少なくとも１つの入力／出力領域のいずれとも接続性を欠く。
本発明は、さらに以下の手段を提供する。

（項目１）
少なくとも１つの特殊回路網領域を内部に有する周辺エリアと、
該周辺エリアによって境界付けられた領域内に配置された少なくとも１つのプログラマブルロジック領域と、
該特殊回路網の機能以外に入力／出力機能を提供するために、該周辺エリアによって境界付けられた該領域内に配置された少なくとも１つの入力／出力領域と
を備える、プログラマブルロジックデバイスであって、
該少なくとも１つの特殊回路網領域と、（ａ）該少なくとも１つのプログラマブルロジック領域および（ｂ）該少なくとも１つの入力／出力領域のうちの少なくとも１つのそれぞれは、該少なくとも１つの特殊回路網領域を、（ａ）該少なくとも１つのプログラマブルロジック領域および（ｂ）該少なくとも１つの入力／出力領域のうちの少なくとも１つに接続するための相互接続を受ける少なくとも１つのコンタクトを有し、
該少なくとも１つの特殊回路網領域は、該少なくとも１つのコンタクトを介して以外は、（ａ）該少なくとも１つのプログラマブルロジック領域および（ｂ）該少なくとも１つの入力／出力領域のいずれとも接続性を欠く、
プログラマブルロジックデバイス。

（項目２）
上記相互接続が少なくとも１つのメタライゼーショントレースを備える、項目１に記載のプログラマブルロジックデバイス。

（項目３）
上記特殊回路網領域が、高速シリアルインターフェース回路網を備える、項目１に記載のプログラマブルロジックデバイス。

（項目４）
上記高速シリアルインターフェース回路網が、複数のタイプの高速シリアルインターフェース回路網を備える、項目３に記載のプログラマブルロジックデバイス。

（項目５）
上記複数のタイプの高速シリアルインターフェース回路網のうちの１つの回路網上のコンタクトと、（ａ）上記少なくとも１つのプログラマブルロジック領域および（ｂ）上記少なくとも１つの入力／出力領域のうちの１つとの間において、少なくとも１つの上記相互接続をさらに備える、項目４に記載のプログラマブルロジックデバイス。

（項目６）
上記複数のタイプの各高速シリアルインターフェース回路網上のそれぞれのコンタクトと、（ａ）上記少なくとも１つのプログラマブルロジック領域および（ｂ）上記少なくとも１つの入力／出力領域のうちのそれぞれ１つとの間において、少なくとも１つのそれぞれの上記相互接続をさらに備える、項目４に記載のプログラマブルロジックデバイス。

（項目７）
処理回路網と
該処理回路網に結合されたメモリと、
該処理回路網および該メモリに結合された項目１に記載のプログラマブルロジックデバイスと
を備える、デジタル処理システム。

（項目８）
項目１に記載のプログラマブルロジックデバイスが実装される、プリント回路基板。

（項目９）
上記プリント回路基板に実装され、上記プログラマブルロジックデバイスに結合されたメモリ回路網をさらに備える、項目８に記載のプリント回路基板。

（項目１０）
上記プリント回路基板に実装され、上記メモリ回路網に結合された処理回路網をさらに備える、項目９に記載のプリント回路基板。

（項目１１）
少なくとも１つの特殊回路網領域を内部に有する周辺エリアと、
該周辺エリアによって境界付けられた領域内に配置された少なくとも１つのプログラマブルロジック領域と、
該特殊回路網の機能以外に入力／出力機能を提供するために、該周辺エリアによって境界付けられた該領域内に配置された少なくとも１つの入力／出力領域と
を備える、集積回路であって、
該少なくとも１つの特殊回路網領域と、（ａ）該少なくとも１つのプログラマブルロジック領域および（ｂ）該少なくとも１つの入力／出力領域のうちの少なくとも１つのそれぞれは、該少なくとも１つの特殊回路網領域を、（ａ）該少なくとも１つのプログラマブルロジック領域および（ｂ）該少なくとも１つの入力／出力領域のうちの少なくとも１つに接続するための相互接続を受ける少なくとも１つのコンタクトを有し、
該少なくとも１つの特殊回路網領域は、該少なくとも１つのコンタクトを介して以外は、（ａ）該少なくとも１つのプログラマブルロジック領域および（ｂ）該少なくとも１つの入力／出力領域のいずれとも接続性を欠く、
集積回路。

（項目１２）
上記相互接続が少なくとも１つのメタライゼーショントレースを備える、項目１１に記載の集積回路。

（項目１３）
上記特殊回路網領域が、高速シリアルインターフェース回路網を備える、項目１１に記載の集積回路。

（項目１４）
上記高速シリアルインターフェース回路網が、複数のタイプの高速シリアルインターフェース回路網を備える、項目１３に記載の集積回路。

（項目１５）
上記複数のタイプの高速シリアルインターフェース回路網のうちの１つの回路網上のコンタクトと、（ａ）上記少なくとも１つのプログラマブルロジック領域および（ｂ）上記少なくとも１つの入力／出力領域のうちの１つとの間において、少なくとも１つの上記相互接続をさらに備える、項目１４に記載の集積回路。

（項目１６）
上記複数のタイプの各高速シリアルインターフェース回路網上のそれぞれのコンタクトと、（ａ）上記少なくとも１つのプログラマブルロジック領域および（ｂ）上記少なくとも１つの入力／出力領域のうちのそれぞれ１つとの間において、少なくとも１つのそれぞれの上記相互接続をさらに備える、項目１４に記載の集積回路。

（項目１７）
処理回路網と
該処理回路網に結合されたメモリと、
該処理回路網および該メモリに結合された項目１１に記載の集積回路と
を備える、デジタル処理システム。

（項目１８）
項目１１に記載の集積回路が実装されている、プリント回路基板。

（項目１９）
上記プリント回路基板に実装され、上記集積回路に結合されたメモリ回路網をさらに備える、項目１８に記載のプリント回路基板。

（項目２０）
上記プリント回路基板に実装され、上記メモリ回路網に結合された処理回路網をさらに備える、項目１９に記載のプリント回路基板。

（摘要）
１つ以上のプログラマブルロジック領域および１つ以上の従来式入力／出力領域を有するプログラマブルロジックダバイス（ＰＬＤ）は、追加で特殊回路網領域を含む１つ以上の周辺エリアを有する。ＰＬＤの残部、および、プログラマブルロジック領域と従来式入力／出力領域の一方または双方の領域に接続されていない（そして、共通基板に実装されたＰＬＤ残部とは別個のダイから製造され得る）周辺特殊領域は、該周辺特殊領域をＰＬＤの残部に接続するため、メタライゼーショントレースまたは他の相互接続用のコンタクトを有する。同一のＰＬＤは、相互接続を設けて特殊回路網能力を有しても、相互接続を設けずに特殊回路網能力を有しなくとも、販売され得る。周辺特殊領域は、高速Ｉ／Ｏ（基本では約３Ｇｂｐｓまで、拡張では約１０〜１２Ｇｂｐｓまで）および他のタイプの特殊回路網を含む。

（発明の詳細な説明）
上述したように、本発明は、開発コストと時間とを抑えて、特殊回路網（高速シリアルインターフェース領域および他のタイプの特殊回路網を含む）に対する異なるレベルのサポート（サポートなしから拡張サポートまで）を有するプログラマブルロジックデバイスのファミリを提供する。これは、デバイスの周辺に特殊回路網領域を設け、デバイスの残部は既知の構成による配置とすることによってなされる。特殊回路網領域をデバイスの残部に接続用の相互接続（例えば、メタライゼーショントレースまたはワイヤボンディング）を受け入れるために、コンタクトが、周辺特殊回路網領域に設けられ、かつ、ロジック領域とＩ／Ｏ領域の一方または双方に設けられることが好ましい。

特殊回路網領域は、さもなくば、デバイスの他の部分に接続されていないことが好ましい。こうして、１つ以上の特殊回路網領域をデバイスの他の部分に接続する、または、接続しない相互接続を設ける、または、設けないことで、同じダイを異なる製品として販売することが可能になる。

便宜上、説明を容易にするために、本発明は、以下、高速シリアルインターフェース領域に関して記載され得るが、任意のタイプの特殊回路網領域が意図されることは理解されるべきである。

以下に、本発明について、図１〜６を参照しながら記載する。

図１に模式的に示すＰＬＤ１０は、本発明が改善をなすデバイスの一例である。ＰＬＤ１０は、プログラマブルロジックの中央エリアまたはコア１１、および、様々なＩ／Ｏインターフェースが常駐する周辺エリア１２を有する。本配置は、Ｉ／Ｏインターフェースと、ＰＬＤ１０がパッケージされたパッケージ（図示せず）の物理的Ｉ／Ｏピンとの接続を容易にする。代替的に、図２に示すように、これもまた本発明が改善をなすＰＬＤ２０は、プログラマブルロジック領域２１に分散されたＩ／Ｏ領域２２を含む。この配置は、タイミング、および／または、スキューを潜在的に改善し、バッファ要求を削減するとともに、個々の入力／出力ロジック信号をそれぞれのＩ／Ｏインターフェースに接続することを容易にする。

ＰＬＤ１０またはＰＬＤ２０の双方で、高速シリアルインターフェースを追加する従来式方法は、そのインターフェースを含むように、Ｉ／Ｏ領域１２、２２を再設計することであった。これは、Ｉ／Ｏ領域１２、２２が、高速シリアルインターフェースを含むか否か以外では、２つの同一のバージョンのＰＬＤ１０、２０が、異なることを意味する。さらに、領域１２、２２において高速シリアルインターフェースに適応するために、領域１２、２２はプログラマブルロジック領域１１、２１を犠牲にするか、あるいは、デバイスの従来式Ｉ／Ｏ能力を削減するかが必要となる。いずれの方法でも、高速シリアルインターフェースなしのデバイス１０、２０の変形（ｖａｒｉａｎｔ）と、高速シリアルインターフェースを備えたデバイス１０、２０の変形との間で、変形の設計およびエンジニアリングは、異ならざるを得なかった。拡張高速シリアルインターフェースが、オプションとして、また設けられたら、さらに第三の変形を導入することになるし、そして、拡張変更のみであれば、第四の変形を導入することになる。その上、ただ単に一つの変形が設計どおりに機能したからといって、他の変形で設計どおりに機能するかどうかは、知る由もない。異なる変形に対しては、個別にテストされるべきである。

本発明は、好ましくは、上述した変形を撤廃する。その代わりに、所定のサイズのプログラマブルロジックデバイスに対して、高速シリアルインターフェース能力の有無に関わらず、プログラマブルロジック領域と従来式Ｉ／Ｏ領域とを組み込んだ単一のダイが、設計され、テストされる。この高速シリアルインターフェースは、個別の領域に設けられるが、ダイの周辺に設けられることが好ましい。

これら個別の高速シリアルインターフェース領域は、デバイスの一般的な相互接続構造によって、デバイスの残部に接続されていないことが好ましい。その代わりに、高速シリアルインターフェース領域、および、プログラマブルロジック領域と従来式Ｉ／Ｏ領域の一方または双方の領域の双方が、個別の相互接続によって相互接続され得るコンタクトを設けられることが好ましい。したがって、どのような相互接続が設けられるかによって、１つのデバイスが、少なくとも３つの異なったデバイスとして、販売され得る。具体的には、そのデバイスは、有効にされた高速シリアルインターフェースなしで、基本高速シリアルインターフェースのみ有効にされて、あるいは、基本および拡張高速シリアルインターフェース双方が有効にされて、販売され得る。第四の可能性として、拡張高速シリアルインターフェースのみが、有効とされ得る。これら全ての可能性に対し、設計され、作成され、テストされる必要があるのは、１つのデバイスのみである。

図３は、既知のデバイス１０に基づく本発明による実施形態３０である。このように、デバイス３０は、デバイス１０のように、従来式Ｉ／Ｏ領域１２に囲まれた中央プログラマブルロジック領域１１を有する。このＩ／Ｏ領域１２は、周知のように、様々なタイプのＩ／Ｏインターフェースを有し、このＩ／Ｏインターフェースは、プログラマブルに選択可能であることが好ましい。デバイス３０において、領域１１および１２は、高速シリアルインターフェースが置かれる周辺リング３１に囲まれていることが好ましい。高速シリアルインターフェースは、周辺リング３１の全体にわたり置かれ得るが、また、周辺リングのポーション３１１、３１２、３１３、３１４の一部または１つにのみも置かれ得る。リング３１の高速シリアルインターフェースをデバイス３０の残部に接続するためには、コンタクト３２は、リング３１の表面に設けられることが好ましく、コンタクト３３、３４は、プログラマブルロジック領域１１と従来式Ｉ／Ｏ領域１２の一方または双方の表面に設けられることが好ましい。

デバイス３０は、コンタクト３２とデバイス３０の残部とに一切接続を設けないことで、高速シリアルインターフェース能力を有さずに、販売され得る。デバイス３０が、高速シリアルインターフェース能力を有するデバイスとして、販売することを望むなら、メタライゼーショントレース３５を、コンタクト３２とコンタクト３３および／または３４との間に設けることが好ましい。高速インターフェースを直接プログラマブルロジック領域１１に、コンタクト３３を介して直接接続すると、容量性負荷（ｃａｐａｃｉｔｉｖｅｌｏａｄｉｎｇ）によって生じる遅延およびスキューを（高速インターフェースを直接プログラマブルに、従来式インターフェースを介して接続するのに比べ）低減し得るが、この直接接続を行うと、より広い面積がデバイスに必要となる。その理由は、これら相互接続が使われていない場合でも、相互接続を設けなくてはならないからである。一方、高速インターフェースをプログラマブルロジック領域１１に、コンタクト３４を介し、従来式Ｉ／Ｏ領域１２経由で直接接続すると、前述の遅延とスキューを招き得る。任意の特定の設計で、このトレードオフが検討されるべきである。

図４は、既知のデバイス２０に基づく本発明による第二の実施形態４０である。このように、デバイス４０は、デバイス２０のように、プログラマブルロジック領域２１の間に分散されたＩ／Ｏ領域２２を有する。デバイス３０のように、デバイス４０も、また、高速シリアルインターフェースが置かれる周辺リング３１を有する。高速シリアルインターフェースは、周辺リング３１の全体にわたり置かれ得るが、また、周辺リング３１のポーション３１１、３１２、３１３、３１４の一部または１つにのみも置かれ得る。リング３１の高速シリアルインターフェースをデバイス４０の残部に接続するためには、コンタクト３２は、リング３０の表面に設けられることが好ましく、コンタクト４３、４４は、プログラマブルロジック領域２１と従来式Ｉ／Ｏ領域２２の一方または双方の表面に設けられることが好ましい。

デバイス４０は、コンタクト３２とデバイス４０の残部とに一切接続を設けないことで、高速シリアルインターフェース能力を有さずに、販売され得る。デバイス４０が、高速シリアルインターフェース能力を有するデバイスとして、販売することを望むなら、メタライゼーショントレース３５を、コンタクト４２とコンタクト４３および／または４４との間に設けることが好ましい。これは、デバイス３０の場合と同様であり、また、同じ考え方に基づいている。

デバイス３０の追加のバリエーション５０、６０を、図５および図６に示す。上述のように、周辺リング３１の全領域３１１〜３１４が、高速シリアルインターフェース回路網を有する必要はない。図５のバリエーション５０は、いかに高速シリアルインターフェース回路網が、領域３１１にのみ設けられ得るかを明確に示す。この場合、領域３１１の回路網は、基本高速シリアルインターフェース回路網である。図６のバリエーション６０は、いかに高速シリアルインターフェース回路網が、領域３１１、３１３にのみ設けられ得るかを明確に示す。この場合、領域３１１の回路網は、約３Ｇｂｐｓまでのデータ速度が可能な基本高速シリアルインターフェース回路網であり、一方、領域３１３の回路網は、約１０〜１２Ｇｂｐｓまでのデータ速度が可能な拡張高速シリアルインターフェース回路網である。デバイス４０の同様のバリエーション（図示せず）も、また、提供され得る。

高速シリアルインターフェースは、デバイス３０／４０／５０／６０の残部と、メタライゼーショントレース３５によって接続されているものとして、図示されているが、ワイヤボンディングのような他のタイプの相互接続も使用され得ることは、明らかである。さらに、周辺リング３１は、デバイス３０／４０／５０／６０以外には接続されていないので、周辺リング３１のコンポーネントは、領域１１、１２または２１、２２と共通の基板に実装された１つ以上の個別のダイに作成され得る。図中のコンタクト３２、３３、３４、４３および４４、ならびに、相互接続３５の個数および配置は、純粋に模式的で例示的なものに過ぎないことも、また明らかである。最後に、上記に議論したように、他のタイプの特殊回路網も、周辺領域に設けられ得る。

本発明に従うＰＬＤ３０／４０／５０／６０は、多種類の電子機器に使用され得る。一つの可能な使用は、図７に示すデータ処理システム９００である。データ処理システム９００は、以下のコンポーネント（プロセッサ９０１、メモリ９０２、Ｉ／Ｏ回路網９０３、および、周辺デバイス９０４）を１つ以上含み得る。これらコンポーネントは、システムバス９０５によって一緒に結合され、回路基板９０６に実装され、この基板９０６は、エンドユーザシステム９０７の中に含まれる。

システム９００は、幅広いバライエティに富むアプリケーションに使用され得る。例えば、コンピュータネットワーク形成、データネットワーク形成、ビデオ処理、デジタル信号処理、または、プログラマブルロジックまたは再プログラマブルロジックを用いる優位性が望ましい任意の他のアプリケーションである。ＰＬＤ３０／４０／５０／６０は、様々な異なるロジック機能を実行し得る。例えば、ＰＬＤ３０／４０／５０／６０は、プロセッサ９０１と連携して機能するプロセッサまたは制御装置として、構成され得る。ＰＬＤ３０／４０／５０／６０は、また、システム９００の共有リソースにアクセス振り分け用のアービター（ａｒｂｉｔｅｒ）としても使用され得る。さらなる例としては、ＰＬＤ３０／４０／５０／６０は、プロセッサ９０１とシステム９００内の他のコンポーネントの一つとのインターフェースとしても構成され得る。システム９００は、例示的なものに過ぎず、本発明の真の範囲と精神は、以下の請求項で示されるべきことに、留意すべきである。

上述され、本発明に組み込まれるＰＬＤ３０／４０／５０／６０をインプリメントするためには、様々な技術が使用され得る。

上記の記述は、本発明の原理を例示的に示したに過ぎないこと、および、当業者によって、本発明の範囲と精神から逸脱することなく、様々な変更がなされ得ることは、理解されるべきであって、本発明は、以下の請求項によってのみ、限定される。

既知のプログラマブルロジックデバイスの一実施形態の回路図を示す。既知のプログラマブルロジックデバイスの第二の実施形態の回路図を示す。本発明に従うプログラマブルロジックデバイスの一実施形態で、図１の既知のデバイスに基づく回路図を示す。本発明に従うプログラマブルロジックデバイスの別の実施形態で、図２の既知のデバイスに基づく回路図を示す。本発明に従うプログラマブルロジックデバイスの更に別の実施形態で、図１の既知のデバイスに基づく回路図を示す。本発明に従うプログラマブルロジックデバイスの更にまた別の実施形態で、図１の既知のデバイスに基づく回路図を示す。本発明に従うプログラマブルロジックデバイスを用いる例示的なシステムの簡略化したブロック図を示す。

符号の説明

３０／４０／５０／６０プログラマブルロジックデバイス（ＰＬＤ）
１１、２１プログラマブルロジック領域
１２、２２Ｉ／Ｏ領域
３１１、３１２、３１３、３１４周辺リングのポーション
３３、３４、４２コンタクト
３５メタライゼーショントレース
９００データ処理システム
９０１プロセッサ
９０２メモリ
９０３Ｉ／Ｏ回路網
９０４周辺デバイス
９０５システムバス
９０６回路基板
９０７エンドユーザシステム

Claims

少なくとも１つの特殊回路網領域を内部に有する周辺エリアと、
該周辺エリアによって境界付けられた領域内に配置された少なくとも１つのプログラマブルロジック領域と、
該特殊回路網の機能以外に入力／出力機能を提供するために、該周辺エリアによって境界付けられた該領域内に配置された少なくとも１つの入力／出力領域と
を備える、プログラマブルロジックデバイスであって、
該少なくとも１つの特殊回路網領域と、（ａ）該少なくとも１つのプログラマブルロジック領域および（ｂ）該少なくとも１つの入力／出力領域のうちの少なくとも１つのそれぞれは、該少なくとも１つの特殊回路網領域を、（ａ）該少なくとも１つのプログラマブルロジック領域および（ｂ）該少なくとも１つの入力／出力領域のうちの少なくとも１つに接続するための相互接続を受ける少なくとも１つのコンタクトを有し、
該少なくとも１つの特殊回路網領域は、該少なくとも１つのコンタクトを介して以外は、（ａ）該少なくとも１つのプログラマブルロジック領域および（ｂ）該少なくとも１つの入力／出力領域のいずれとも接続性を欠く、
プログラマブルロジックデバイス。
前記相互接続が少なくとも１つのメタライゼーショントレースを備える、請求項１に記載のプログラマブルロジックデバイス。
前記特殊回路網領域が、高速シリアルインターフェース回路網を備える、請求項１に記載のプログラマブルロジックデバイス。
前記高速シリアルインターフェース回路網が、複数のタイプの高速シリアルインターフェース回路網を備える、請求項３に記載のプログラマブルロジックデバイス。
前記複数のタイプの高速シリアルインターフェース回路網のうちの１つの回路網上のコンタクトと、（ａ）前記少なくとも１つのプログラマブルロジック領域および（ｂ）前記少なくとも１つの入力／出力領域のうちの１つとの間において、少なくとも１つの前記相互接続をさらに備える、請求項４に記載のプログラマブルロジックデバイス。
前記複数のタイプの各高速シリアルインターフェース回路網上のそれぞれのコンタクトと、（ａ）前記少なくとも１つのプログラマブルロジック領域および（ｂ）前記少なくとも１つの入力／出力領域のうちのそれぞれ１つとの間において、少なくとも１つのそれぞれの前記相互接続をさらに備える、請求項４に記載のプログラマブルロジックデバイス。
処理回路網と
該処理回路網に結合されたメモリと、
該処理回路網および該メモリに結合された請求項１に記載のプログラマブルロジックデバイスと
を備える、デジタル処理システム。
請求項１に記載のプログラマブルロジックデバイスが実装される、プリント回路基板。
前記プリント回路基板に実装され、前記プログラマブルロジックデバイスに結合されたメモリ回路網をさらに備える、請求項８に記載のプリント回路基板。
前記プリント回路基板に実装され、前記メモリ回路網に結合された処理回路網をさらに備える、請求項９に記載のプリント回路基板。
少なくとも１つの特殊回路網領域を内部に有する周辺エリアと、
該周辺エリアによって境界付けられた領域内に配置された少なくとも１つのプログラマブルロジック領域と、
該特殊回路網の機能以外に入力／出力機能を提供するために、該周辺エリアによって境界付けられた該領域内に配置された少なくとも１つの入力／出力領域と
を備える、集積回路であって、
該少なくとも１つの特殊回路網領域と、（ａ）該少なくとも１つのプログラマブルロジック領域および（ｂ）該少なくとも１つの入力／出力領域のうちの少なくとも１つのそれぞれは、該少なくとも１つの特殊回路網領域を、（ａ）該少なくとも１つのプログラマブルロジック領域および（ｂ）該少なくとも１つの入力／出力領域のうちの少なくとも１つに接続するための相互接続を受ける少なくとも１つのコンタクトを有し、
該少なくとも１つの特殊回路網領域は、該少なくとも１つのコンタクトを介して以外は、（ａ）該少なくとも１つのプログラマブルロジック領域および（ｂ）該少なくとも１つの入力／出力領域のいずれとも接続性を欠く、
集積回路。
前記相互接続が少なくとも１つのメタライゼーショントレースを備える、請求項１１に記載の集積回路。
前記特殊回路網領域が、高速シリアルインターフェース回路網を備える、請求項１１に記載の集積回路。
前記高速シリアルインターフェース回路網が、複数のタイプの高速シリアルインターフェース回路網を備える、請求項１３に記載の集積回路。
前記複数のタイプの高速シリアルインターフェース回路網のうちの１つの回路網上のコンタクトと、（ａ）前記少なくとも１つのプログラマブルロジック領域および（ｂ）前記少なくとも１つの入力／出力領域のうちの１つとの間において、少なくとも１つの前記相互接続をさらに備える、請求項１４に記載の集積回路。
前記複数のタイプの各高速シリアルインターフェース回路網上のそれぞれのコンタクトと、（ａ）前記少なくとも１つのプログラマブルロジック領域および（ｂ）前記少なくとも１つの入力／出力領域のうちのそれぞれ１つとの間において、少なくとも１つのそれぞれの前記相互接続をさらに備える、請求項１４に記載の集積回路。
処理回路網と
該処理回路網に結合されたメモリと、
該処理回路網および該メモリに結合された請求項１１に記載の集積回路と
を備える、デジタル処理システム。
請求項１１に記載の集積回路が実装されている、プリント回路基板。
前記プリント回路基板に実装され、前記集積回路に結合されたメモリ回路網をさらに備える、請求項１８に記載のプリント回路基板。
前記プリント回路基板に実装され、前記メモリ回路網に結合された処理回路網をさらに備える、請求項１９に記載のプリント回路基板。