CN1937408A - 用于容纳专用电路的可编程逻辑器件架构 - Google Patents

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Abstract

一种具有一个或多个可编程逻辑区和一个或多个常规输入/输出区的可编程逻辑器件(PLD)额外具有一个或多个包括专用电路的***区。***专用区不和可编程逻辑器件的其他部分连接(并且可制造在与安装在公共基底上的可编程逻辑器件的其他部分分离的单独芯片上)，它和可编程逻辑区及常规输入/输出区之一或两者都具有用于金属化迹线或其他互连的触点，以连接***专用区至可编程逻辑器件的其他部分。通过提供或不提供互连，销售的相同PLD可以带有或不带有专用电路性能。***专用区可包括高速输入/输出(基本高速输入输出，高达约3Gbps，和增强高速输入输出，高达约10－12Gbps)以及其他类型的专用电路。

Description

用于容纳专用电路的可编程逻辑器件架构
技术领域
【001】本发明涉及容纳诸如高速串行接口这样的专用电路的可编程逻辑器件(PLD)架构。特别地，本发明涉及允许同一芯片设计用于PLD家族中的不同模型的可编程逻辑器件架构，其中不同模型可具有或不具有专用电路或者这种专用电路可能不同。
背景技术
【002】PLD结合高速串行接口来适应高速(即高于1Gbps)串行输入/输出标准——例如XAUI(扩展的附加单元接口)标准和其他标准——已变得普通。但是，并非所有的可编程逻辑器件用户都要求高速串行接口，甚至是在对可编程逻辑功能有同样要求的用户中也是这样。此外，甚至在要求高速串行接口的用户中，一些用户可能对这种接口有更高要求，包括例如更宽的数据率支持或更多信道这样的要求。到目前为止，这样的可编程逻辑器件家族具有至少三种不同成员(考虑不同尺寸模型的可用性时更多)，其作为不同集成电路芯片而开发，增加了成本和开发次数。
【003】可编程逻辑器件上也提供有时被称为“硬逻辑”或“IP”块的其他类型的专用电路，如倍增器、数字信号处理块、锁相环和延时锁定回路等。对于这些其他类型的专用电路也有同样的考虑——即同一家族的不同模型可对一个或多个这些其他类型的专用电路提供不同性能。
【004】理想的是能够提供对于专用电路具有不同层面支持——从没有支持到增强支持——并减少开发成本和次数的可编程逻辑器件家族。
发明内容
【005】本发明提供了一种可编程逻辑器件架构，其中在器件***提供专用电路区。器件的其他部分可按已知配置布置。例如，在一个实施例中，可编程逻辑区可位于器件的中心，而较常规的输入/输出(I/O)区位于中心***周围、正好在***专用电路区内。中心逻辑区也可包括不设在***专用电路区中的硬逻辑区——例如，对于家族中所有器件都相同的硬逻辑。在另一实施例中，较常规的输入/输出区可被分散在器件内——例如成带状分割软或硬逻辑区。
【006】可在***专用电路区以及逻辑区、较常规输入/输出区之一或这两者都提供触点，用于接受金属化迹线(metallizationtraces)或其他互连(如引线结合)来连接专用电路区和器件其他部分。可用于给定尺寸的所有家族成员的集成电路芯片能够以专用电路区制造，但器件可以作为不同器件销售，这些器件既可带有连接专用电路区与器件其他部分的金属化迹线也可不带有金属化迹线。在专用电路区是高速串行接口区且提供了普通和增强高速串行接口区的情况下，出售的器件既可连接两种类型的高速串行接口区，也可仅连接一种类型的高速串行接口区。总之，仅需开发并测试一种集成电路芯片。
【007】因而，根据本发明，提供一种可编程逻辑器件，其包括***区，该***区中有至少一个专用电路区。至少一个可编程逻辑区分布在该***区限制的区中。至少一个输入/输出区分布在该***区限制的区中，用于提供输入/输出功能，而不是专用电路功能。至少一个专用电路区、以及(a)至少一个可编程逻辑区和(b)至少一个输入/输出区中的至少一个区中的每一个都有至少一个触点，用于接收连接至少一个专用电路区至(a)至少一个可编程逻辑区和(b)至少一个输入/输出区中的至少一个区的互连。除了经由至少一个触点的连接，所述至少一个专用电路区缺少至(a)至少一个可编程逻辑区和(b)至少一个输入/输出区中任一区的连接。
附图说明
【008】考虑到以下详述结合附图，本发明的上述优点及其他优点将是显而易见的，附图中相同字符指相同零件，且其中：
【009】图1是先前已知可编程逻辑器件的一实施例的图示；
【010】图2是先前已知可编程逻辑器件的第二实施例的图示；
【011】图3是基于图1所示的先前已知器件、根据本发明的可编程逻辑器件一实施例的图示；
【012】图4是基于图2所示的先前已知器件、根据本发明的可编程逻辑器件另一实施例的图示；
【013】图5是基于图1所示的先前已知器件、根据本发明的可编程逻辑器件另一实施例的图示；
【014】图6是基于图1所示的先前已知器件、根据本发明的可编程逻辑器件又一实施例的图示；和
【015】图7是使用根据本发明的可编程逻辑器件的说明性***的简化框图。
具体实施方式
【016】如上所述，通过在器件***提供专用电路区并按已知配置布置器件的其他部分，本发明提供了为专用电路提供不同层面支持的可编程逻辑器件家族——从没有支持到增强支持——其包括高速串行接口区和其他类型的专用电路，并减少了开发成本和次数。优选在***专用电路区以及逻辑区、输入/输出区之一或两者上都提供触点来接收互连(例如金属化迹线或引线结合)，以连接专用电路区至器件其他部分。
【017】优选地，专用电路区不另行连接至器件的其他部分。这使得可通过提供或不提供互连来连接或不连接一个或多个专用电路区至器件的其他部分而将相同芯片作为不同产品销售。
【018】为了描述方便轻松，本发明按照高速串行接口区进行描述，但应该理解，可以使用任何类型的专用电路区。
【019】现在将参照图1-6描述本发明。
【020】图1示意所示的PLD10是器件的一个示例，本发明是对该器件的改进。PLD10有可编程逻辑中心区或核心11，以及各种输入/输出接口所在的***区12。这种布局使得输入/输出接口和封装PLD10的外壳(未示出)的物理输入/输出引脚之间的连接容易。或者，如图2所示，PLD20包括散置在可编程逻辑区21之中的输入/输出区22，本发明也对PLD20进行了改进。这种布局使得各个输入/输出逻辑信号与各自输入/输出接口的连接更容易，且可能改进定时和/或时滞，缓冲要求也可能减少。
【021】对于PLD10和PLD20，增加高速串行接口的传统方法是重新设计输入/输出区12、22来包括所述接口。这意味着输入/输出区12、22将不同，如缺少或包括高速串行接口的PLD10、20的两个否则应该相同的型号之间的不同。另外，要在区12、22中容纳高速串行接口，就不得不扩大区12、22而缩小可编程逻辑区11、21，或不得不降低该器件的常规输入/输出性能。总之，如没有高速串行接口的器件10、20的变体和有高速串行接口的器件10、20的变体之间一样，变体的设计和制造必须不同。如果也不得不提供增强的高速串行接口作为选择，就将引入第三个变体，而如果只提供增强的变化，那么就引入第四个变体。另外，仅因为一个变体按照设计发挥作用无法知道其他变体也按照设计发挥作用。不同的变体不得不独立测试。
【022】本发明优选消除了上述的变体。相反，对于给定尺寸的可编程逻辑器件，不论有没有高速串行接口性能，可以仅设计并测试结合了可编程逻辑区和常规输入/输出区的单个芯片。高速串行接口被提供在单独的区中，优选围绕芯片的***。
【023】这些单独的高速串行接口区优选为不通过器件的一般互连结构连接至器件的其他部分。相反，高速串行接口区与(多个)可编程逻辑区、(多个)常规输入/输出区之一或两者都优选配备有可通过单独的互连来互相连接的触点。因而，根据配备的互连，该器件可作为至少三种不同的器件销售。具体地说，销售的器件可不启用高速串行接口，可仅启用基本高速串行接口，或启用基本和扩展高速串行接口。第四种可能是仅启用扩展高速串行接口。对于所有这些可能性，只需设计、制造并测试一种器件。
【024】图3示出了基于先前已知器件10的根据本发明的第一实施例30。因此，如器件10一样，器件30有中央可编程逻辑区11，其周围围绕着常规输入/输出区12，其中包括众所周知的不同类型的输入/输出接口，这些接口优选是可编程地可选择的。在器件30中，区11和12优选被设置高速串行接口(HSSI)的***环31包围。尽管高速串行接口可遍及***环31设置，但也可仅设置在***环31的部分311、312、313和314的一处或多处。为了连接环31的高速串行接口至器件30的其他部分，优选于环31的表面上提供触点32，并且优选于可编程逻辑区11和常规输入/输出区12之一或两个区的表面上提供触点33、34。
【025】通过不在触点32和器件30其他部分之间提供任何连接，可销售没有高速串行接口性能的器件30。需要将器件30作为有高速串行接口性能的器件销售时，金属化迹线35优选提供于触点32和触点33和/或34之间。虽然经触点33直接连接高速接口至可编程逻辑区11可减少电容性负载引起的延迟和时滞(与通过常规接口连接高速接口至可编程逻辑相比)，但这样做也消耗了更多的器件空间，因为即使不使用这些互连也必须提供这些互连。另一方面，通过常规输入/输出区12经触点34直接连接高速接口至可编程逻辑区11可引入上述延迟和时滞。在任何特定设计中需要权衡折衷。
【026】图4示出了基于先前已知器件20的根据本发明的第二实施例40。因此，如器件20一样，器件40的输入/输出区22散置在可编程逻辑区21中。与器件30一样，器件40也有设置高速串行接口的***环31。尽管高速串行接口可遍及***环31设置，但也可仅设置在***环31的部分311、312、313和314的一处或多处。为了连接环31的高速串行接口至器件40的其他部分，优选于环30的表面上提供触点32，并且优选于可编程逻辑区21和常规输入/输出区22之一或两个区的表面上提供触点43、44。
【027】通过在触点32和器件40其他部分之间不提供任何连接，可销售没有高速串行接口性能的器件40。与器件30的情况相同，并基于同样的考虑，需要将器件40作为有高速串行接口性能的器件销售时，金属化迹线35优选提供于触点42和触点43和/或44之间。
【028】图5、6示出了器件30的另外的变体50、60。如上所述，并非***环31的所有区311-314都需要有高速串行接口电路。图5中的变体50明确示出了如何仅在区311中提供高速串行接口电路。这种情况下，区311中的电路是基本高速串行接口电路。图6中的变体60明确示出了如何仅在区311、313中提供高速串行接口电路。这种情况下，区311中的电路是基本高速串行接口电路，其数据率可达约3Gbps，而区313中的电路是增强高速串行接口电路，其数据率可达约10-12Gbps。也可提供器件40的相似变体(未示出)。
【029】可以理解，尽管示出的高速串行接口电路通过金属化迹线35与器件30/40/50/60的其他部分连接，但是也可使用诸如引线结合这样的其他类型互连。另外，由于***环31未另行连接至器件30/40/50/60，***环31的组件可制造在一个或多个单独芯片上，这些芯片安装于具有区11、12或21、22的公共基底上。也可以理解，附图中的触点32、33、34、43和44以及互连35的表示、数字和位置纯粹是示意性和示例性的。最后，如上所述，***区中也可提供其他类型的专用电路。
【030】根据本发明的PLD 30/40/50/60可被用于许多种电子器件中。一个可能的用途是用在图7示出的数据处理***900中。数据处理***900可包括下列一个或多个组件：处理器901；存储器902；输入/输出电路903；以及***设备904。这些组件通过***总线905连接在一起，并分布于包含在终端用户***907中的电路板906上。
【031】***900也被用在各种应用中，如计算机联网、数据联网、仪器使用、视频处理、数字信号处理或任何其他需要利用可编程或可重编程逻辑优势的应用。PLD 30/40/50/60可被用于执行各种不同的逻辑功能。例如，PLD 30/40/50/60可被配置为处理器或与处理器901合作的控制器。PLD 30/40/50/60也可被用作仲裁器，仲裁对***900中共享资源的访问。在另一示例中，PLD 30/40/50/60可被配置为处理器901和***900中其他组件之一间的接口。应注意***900仅是示例性的，本发明的真实范围和精神应该由所附权利要求指明。
【032】可使用各种技术来实现如上所述的并结合本发明的PLD30/40/50/60。
【033】可以理解，前述仅是本发明原理的说明，本领域技术人员可对本发明做出各种修改而不背离本发明的范围和精神，而且本发明仅受所附权利要求的限制。

Claims (20)

1.一种可编程逻辑器件，其包括：
其中有至少一个专用电路区的***区；
分布在所述***区限制的区中的至少一个可编程逻辑区；
以及
分布在所述***区限制的所述区中的至少一个输入/输出区，用于提供输入/输出功能，而不同于所述专用电路的功能；其中：
所述至少一个专用电路区、以及(a)所述至少一个可编程逻辑区和(b)所述至少一个输入/输出区中的至少一个区各自有至少一个触点，用于接收将所述至少一个专用电路区连接至(a)所述至少一个可编程逻辑区和(b)所述至少一个输入/输出区中的至少一个区的互连；以及
除了经过所述至少一个触点的连接，所述至少一个专用电路区缺少至(a)所述至少一个可编程逻辑区和(b)所述至少一个输入/输出区中任一区的连接。
2.如权利要求1所述的可编程逻辑器件，其中所述互连包括至少一金属化迹线。
3.如权利要求1所述的可编程逻辑器件，其中所述专用电路区包括高速串行接口电路。
4.如权利要求3所述的可编程逻辑器件，其中所述高速串行接口电路包括多种类型的高速串行接口电路。
5.如权利要求4所述的可编程逻辑器件，还包括至少一个所述互连，所述互连在所述类型的高速串行接口电路之一上的触点与(a)所述至少一个可编程逻辑区和(b)所述至少一个输入/输出区其中一区之间。
6.如权利要求4所述的可编程逻辑器件，还包括至少一个各自的所述互连，其在各所述类型的高速串行接口电路上的各自触点与(a)所述至少一个可编程逻辑区和(b)所述至少一个输入/输出区中的各自区之间。
7.一种数字处理***，其包括：
处理电路；
连接至所述处理电路的存储器；以及
如权利要求1定义的连接至所述处理电路和存储器的可编程逻辑器件。
8.一种印刷电路板，其上装有如权利要求1定义的可编程逻辑器件。
9.如权利要求8所述的印刷电路板，还包括：
安装于所述印刷电路板上并连接至所述可编程逻辑器件的存储电路。
10.如权利要求9所述的印刷电路板，还包括：
安装于所述印刷电路板上并连接至所述存储电路的处理电路。
11.一种集成电路，其包括：
其中有至少一个专用电路区的***区；
分布在所述***区限制的区中的至少一个可编程逻辑区；以及
分布在所述***区限制的所述区中的至少一个输入/输出区，用于提供输入/输出功能，而不同于所述专用电路的功能；其中：
所述至少一个专用电路区、以及(a)所述至少一个可编程逻辑区和(b)所述至少一个输入/输出区中的至少一个区各自有至少一个触点，用于接收连接所述至少一个专用电路区至(a)所述至少一个可编程逻辑区和(b)所述至少一个输入/输出区中至少一个区的互连；以及
除了经过所述至少一个触点的连接，所述至少一个专用电路区缺少至(a)所述至少一个可编程逻辑区和(b)所述至少一个输入/输出区中任一区的连接。
12.如权利要求11所述的集成电路，其中所述互连包括至少一金属化迹线。
13.如权利要求11所述的集成电路，其中所述专用电路区包括高速串行接口电路。
14.如权利要求13所述的集成电路，其中所述高速串行接口电路包括多种类型的高速串行接口电路。
15.如权利要求14所述的集成电路，还包括至少一个所述互连，其在所述类型的高速串行接口电路之一上的触点与(a)所述至少一个可编程逻辑区和(b)所述至少一输入/输出区其中一区之间。
16.如权利要求14所述的集成电路，还包括至少一个各自所述互连，其在各所述类型的高速串行接口电路上的各自触点与(a)所述至少一个可编程逻辑区和(b)所述至少一个输入/输出区中的各自区之间。
17.一种数字处理***，其包括：
处理电路；
连接至所述处理电路的存储器；以及
如权利要求11定义的连接至所述处理电路和存储器的集成电路。
18.一种印刷电路板，其上装有如权利要求11定义的集成电路。
19.如权利要求18所述的印刷电路板，还包括：
安装于所述印刷电路板上并连接至所述集成电路的存储电路。
20.如权利要求19所述的印刷电路板，还包括：
安装于所述印刷电路板上并连接至所述存储电路的处理电路。
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C02 Deemed withdrawal of patent application after publication (patent law 2001)
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