JPH11122096A - プログラマブル機能ブロック - Google Patents
プログラマブル機能ブロックInfo
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- JPH11122096A JPH11122096A JP9297883A JP29788397A JPH11122096A JP H11122096 A JPH11122096 A JP H11122096A JP 9297883 A JP9297883 A JP 9297883A JP 29788397 A JP29788397 A JP 29788397A JP H11122096 A JPH11122096 A JP H11122096A
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- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
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Abstract
(57)【要約】
【課題】 高速かつ多機能なプログラマブル機能ブロッ
クを提供する。 【解決手段】 全加算器１と少なくとも１つの前置ロジ
ック２とを有するロジックブロック７と、相互結合配線
９上の信号及びハイ論理レベル，ロウ論理レベル信号の
何れかの信号を選択してロジックブロック７に供給する
プログラマブルな入力選択ユニット６.iを含む入力ブロ
ック６とから構成される。前置ロジック２は、排他的論
理和回路２.1とマルチプレクサ２.2とから構成され、入
力の一部をハイ論理レベルまたはロウ論理レベルに設定
することにより多様な論理回路として機能する。また、
全加算器１も或る程度多様な論理回路として機能する。
このため、本発明で使用するロジックブロック７は、入
力の設定の仕方により、非常に多様な論理回路として機
能し、また、全加算器１を用いているため高速な算術演
算機能も提供できる。
クを提供する。 【解決手段】 全加算器１と少なくとも１つの前置ロジ
ック２とを有するロジックブロック７と、相互結合配線
９上の信号及びハイ論理レベル，ロウ論理レベル信号の
何れかの信号を選択してロジックブロック７に供給する
プログラマブルな入力選択ユニット６.iを含む入力ブロ
ック６とから構成される。前置ロジック２は、排他的論
理和回路２.1とマルチプレクサ２.2とから構成され、入
力の一部をハイ論理レベルまたはロウ論理レベルに設定
することにより多様な論理回路として機能する。また、
全加算器１も或る程度多様な論理回路として機能する。
このため、本発明で使用するロジックブロック７は、入
力の設定の仕方により、非常に多様な論理回路として機
能し、また、全加算器１を用いているため高速な算術演
算機能も提供できる。
Description
【０００１】
【発明の属する技術分野】本発明は、ユーザがプログラ
ムによって多様な機能を実現できる論理デバイスの論理
構成単位であるプログラマブル機能ブロックに関する。
ムによって多様な機能を実現できる論理デバイスの論理
構成単位であるプログラマブル機能ブロックに関する。
【０００２】
【背景】ＰＬＤ，ＦＰＧＡ等、ユーザがプログラムによ
って多様な機能を実現できる論理デバイスは、近年急速
に発展している。集積度及びスピードの向上によって、
従来のＡＳＩＣ設計時のエミュレーションや簡単な周辺
回路の置き換えのみならず、アプリケーションに応じて
ハードウェア構成を変えられる再構成可能なコンピュー
タに使うことが検討され始めている。しかし、従来のＰ
ＬＤやＦＰＧＡは多様な論理機能を実現するため、論理
構成単位であるプログラマブル機能ブロックにマルチプ
レクサを組み合わせた回路やルックアップテーブルなど
を用いていた。このため、コンピュータで頻繁に使用さ
れる算術演算の性能が悪いという問題があった。一方、
従来から汎用プロセッサに使われてきた全加算器を中心
としたＡＬＵは、算術演算性能は優れているものの、論
理回路としての機能が乏しく、ＰＬＤやＦＰＧＡのプロ
グラマブル機能ブロックには適さなかった。本発明は、
ＡＬＵの機能を強化し、多様な論理機能と高速な算術演
算性能を併せ持つプログラマブル機能ブロックを提供し
ようとするものである。
って多様な機能を実現できる論理デバイスは、近年急速
に発展している。集積度及びスピードの向上によって、
従来のＡＳＩＣ設計時のエミュレーションや簡単な周辺
回路の置き換えのみならず、アプリケーションに応じて
ハードウェア構成を変えられる再構成可能なコンピュー
タに使うことが検討され始めている。しかし、従来のＰ
ＬＤやＦＰＧＡは多様な論理機能を実現するため、論理
構成単位であるプログラマブル機能ブロックにマルチプ
レクサを組み合わせた回路やルックアップテーブルなど
を用いていた。このため、コンピュータで頻繁に使用さ
れる算術演算の性能が悪いという問題があった。一方、
従来から汎用プロセッサに使われてきた全加算器を中心
としたＡＬＵは、算術演算性能は優れているものの、論
理回路としての機能が乏しく、ＰＬＤやＦＰＧＡのプロ
グラマブル機能ブロックには適さなかった。本発明は、
ＡＬＵの機能を強化し、多様な論理機能と高速な算術演
算性能を併せ持つプログラマブル機能ブロックを提供し
ようとするものである。
【０００３】
【従来の技術】図２９に、従来のＦＰＧＡのロジックブ
ロック（プログラマブル機能ブロックの論理回路部）の
例を示す（Ｕ．Ｓ．Ｐａｔｅｎｔ５５７００３９）。ロ
ジックブロック７は、引数入力Ａ1 ，Ａ2 、及びキャリ
ー入力Ｃinを持ち、加算出力Ｓ及びキャリー出力Ｃout
を持つ全加算器１と、一方の引数入力Ａ2 に接続された
前置ロジック２とから成る。前置ロジック２は２本の入
力３と１本の出力４を持ち、１ビットメモリ１５の内容
に応じて２通りの論理機能、即ちＡＮＤとＸＮＯＲ（排
他的論理和の否定）とを実現できる。これによってこの
ロジックブロック７は、加算，減算，および乗算の構成
単位を実現できる。
ロック（プログラマブル機能ブロックの論理回路部）の
例を示す（Ｕ．Ｓ．Ｐａｔｅｎｔ５５７００３９）。ロ
ジックブロック７は、引数入力Ａ1 ，Ａ2 、及びキャリ
ー入力Ｃinを持ち、加算出力Ｓ及びキャリー出力Ｃout
を持つ全加算器１と、一方の引数入力Ａ2 に接続された
前置ロジック２とから成る。前置ロジック２は２本の入
力３と１本の出力４を持ち、１ビットメモリ１５の内容
に応じて２通りの論理機能、即ちＡＮＤとＸＮＯＲ（排
他的論理和の否定）とを実現できる。これによってこの
ロジックブロック７は、加算，減算，および乗算の構成
単位を実現できる。
【０００４】
【発明が解決しようとする課題】しかしながら、この従
来のロジックブロック７では、前置ロジック２が２通り
の論理機能しか持っていないため機能不足である。
来のロジックブロック７では、前置ロジック２が２通り
の論理機能しか持っていないため機能不足である。
【０００５】また、実際のＦＰＧＡでは全加算器１の代
わりにルックアップテーブルと高速なキャリー伝搬のた
めの専用ロジック回路が用いられている。これは全加算
器では論理機能が不足し、ＰＬＤやＦＰＧＡのロジック
ブロックには適さないためである。しかし、ルックアッ
プテーブルは高速な算術演算（加算，減算，乗算等）に
適さないという問題があった。
わりにルックアップテーブルと高速なキャリー伝搬のた
めの専用ロジック回路が用いられている。これは全加算
器では論理機能が不足し、ＰＬＤやＦＰＧＡのロジック
ブロックには適さないためである。しかし、ルックアッ
プテーブルは高速な算術演算（加算，減算，乗算等）に
適さないという問題があった。
【０００６】このように従来のロジックブロックの問題
点は、実現される機能が少ないことである。その理由
は、前置ロジックの機能が少ないからである。
点は、実現される機能が少ないことである。その理由
は、前置ロジックの機能が少ないからである。
【０００７】本発明の目的は、高速な算術演算に向いて
いる全加算器を用いつつ、豊富な論理機能を有する前置
ロジックを付加することによって、論理的多機能性と高
速性を併せ持つプログラマブル機能ブロックを提供する
ことにある。
いる全加算器を用いつつ、豊富な論理機能を有する前置
ロジックを付加することによって、論理的多機能性と高
速性を併せ持つプログラマブル機能ブロックを提供する
ことにある。
【０００８】
【課題を解決するための手段】本発明では、ロジックブ
ロックに全加算器を用いることにより高速な算術演算を
実現し、さらに、全加算器のみでは不十分な論理機能を
強化するため、多様な論理回路として機能する前置ロジ
ックを全加算器に付加する。具体的には、本発明のプロ
グラマブル機能ブロックは、１つの全加算器（図１の
１）と少なくとも１つの前置ロジック（図１の２）とを
有し、前記前置ロジックは、第１および第２の２つの入
力のうち一方を１つの制御入力の値に応じて選択して出
力する第１のマルチプレクサ（図１の２.2）と、２つの
入力の排他的論理和を出力する排他的論理和回路（図１
の２.1）とから構成され、前記全加算器の３つの入力の
うち少なくとも１つの入力に前記前置ロジックの出力が
接続されているロジックブロック（図１の７）と、前記
ロジックブロックが少なくとも１つ配置された半導体集
積回路上において複数の回路の出力と入力との間をつな
ぐ相互結合配線（図１の９）上の信号とハイ論理レベル
信号とロウ論理レベル信号のうち１つの信号を選択して
出力する１つ以上のプログラマブルな入力選択ユニット
（図１の６.i）とを含み、前記ロジックブロックの入力
が前記入力選択ユニットの出力に接続されていることを
特徴とする。
ロックに全加算器を用いることにより高速な算術演算を
実現し、さらに、全加算器のみでは不十分な論理機能を
強化するため、多様な論理回路として機能する前置ロジ
ックを全加算器に付加する。具体的には、本発明のプロ
グラマブル機能ブロックは、１つの全加算器（図１の
１）と少なくとも１つの前置ロジック（図１の２）とを
有し、前記前置ロジックは、第１および第２の２つの入
力のうち一方を１つの制御入力の値に応じて選択して出
力する第１のマルチプレクサ（図１の２.2）と、２つの
入力の排他的論理和を出力する排他的論理和回路（図１
の２.1）とから構成され、前記全加算器の３つの入力の
うち少なくとも１つの入力に前記前置ロジックの出力が
接続されているロジックブロック（図１の７）と、前記
ロジックブロックが少なくとも１つ配置された半導体集
積回路上において複数の回路の出力と入力との間をつな
ぐ相互結合配線（図１の９）上の信号とハイ論理レベル
信号とロウ論理レベル信号のうち１つの信号を選択して
出力する１つ以上のプログラマブルな入力選択ユニット
（図１の６.i）とを含み、前記ロジックブロックの入力
が前記入力選択ユニットの出力に接続されていることを
特徴とする。
【０００９】本発明で用いる前置ロジックは上述の構成
を有するため、入力の一部をハイ論理レベルまたはロウ
論理レベルに設定することにより極めて多様な論理回路
として機能し（図３）、また、全加算器も或る程度多様
な論理回路として機能する（図６，図７）。このため、
本発明で使用するロジックブロックは、入力の設定の仕
方により、非常に多様な論理回路として機能する。そし
て、全加算器を用いているため高速な算術演算機能も提
供できる。
を有するため、入力の一部をハイ論理レベルまたはロウ
論理レベルに設定することにより極めて多様な論理回路
として機能し（図３）、また、全加算器も或る程度多様
な論理回路として機能する（図６，図７）。このため、
本発明で使用するロジックブロックは、入力の設定の仕
方により、非常に多様な論理回路として機能する。そし
て、全加算器を用いているため高速な算術演算機能も提
供できる。
【００１０】また、前記前置ロジックを構成する前記排
他的論理和回路は、前記第１および第２の２つの入力の
うちの一方を入力とするインバータ（図４の２.4）と、
前記第１および第２の２つの入力のうちの他方を１つの
入力，前記インバータの出力をもう１つの入力とし、こ
の２つの入力のうち一方を前記１つの制御入力の値に応
じて選択して出力する第２のマルチプレクサ（図４の
２.3）とで構成できる。そして、前記前置ロジックを構
成する前記第１のマルチプレクサおよび前記第２のマル
チプレクサ並びに前記インバータの各々は、１つのＮＭ
ＯＳトランジスタ（図５の１６）と１つのＰＭＯＳトラ
ンジスタ（図５の１７）とから構成できるため、前置ロ
ジックは少ないトランジスタ数で実現できる。また、入
力から出力に至るパスには３段のトランジスタが介在す
るだけなので、遅延量も少ない。つまり、トランジスタ
数および遅延を増やすことなく、より多様な機能を提供
できる。
他的論理和回路は、前記第１および第２の２つの入力の
うちの一方を入力とするインバータ（図４の２.4）と、
前記第１および第２の２つの入力のうちの他方を１つの
入力，前記インバータの出力をもう１つの入力とし、こ
の２つの入力のうち一方を前記１つの制御入力の値に応
じて選択して出力する第２のマルチプレクサ（図４の
２.3）とで構成できる。そして、前記前置ロジックを構
成する前記第１のマルチプレクサおよび前記第２のマル
チプレクサ並びに前記インバータの各々は、１つのＮＭ
ＯＳトランジスタ（図５の１６）と１つのＰＭＯＳトラ
ンジスタ（図５の１７）とから構成できるため、前置ロ
ジックは少ないトランジスタ数で実現できる。また、入
力から出力に至るパスには３段のトランジスタが介在す
るだけなので、遅延量も少ない。つまり、トランジスタ
数および遅延を増やすことなく、より多様な機能を提供
できる。
【００１１】前記入力選択ユニットが選択するハイ論理
レベル信号及びロウ論理レベル信号の供給手段として
は、各種の方法が採用可能である。例えば、１つのＮＭ
ＯＳトランジスタ（図１４の１６）のソースがグランド
に、前記ＮＭＯＳトランジスタのゲートが第１の１ビッ
トメモリ（図１４の１５.2）の出力に、１つのＰＭＯＳ
トランジスタ（図１４の１７）のソースが電源に、前記
ＰＭＯＳトランジスタのゲートが第２の１ビットメモリ
（図１４の１５.1）の出力にそれぞれ接続され、前記Ｎ
ＭＯＳトランジスタのドレインと前記ＰＭＯＳトランジ
スタのドレインが接続され、この接続されたドレインか
らハイ論理レベル及びロウ論理レベル信号を出力する回
路（図１４の１４）を用いることができる。また、出力
がハイ論理レベル信号，高インピーダンスのいずれかを
選択でき、選択した信号を前記相互結合配線のうち少な
くとも１本に出力するプログラマブルな第１の回路（図
１８の２４.1）と、出力がロウ論理レベル信号，高イン
ピーダンスのいずれかを選択でき、選択した信号を前記
相互結合配線のうち少なくとも１本に出力するプログラ
マブルな第２の回路（図１８の２４.2）とを用いること
もできる。この場合、第１の回路は、第１の１ビットメ
モリ（図１８の１５.1）と、ソースが電源に、ゲートが
前記第１の１ビットメモリにそれぞれ接続され、ドレイ
ンを出力とする１つのＰＭＯＳトランジスタ（図１８の
１７）とで構成でき、第２の回路は、第２の１ビットメ
モリ（図１８の１５.2）と、ソースがグランドに、ゲー
トが前記第２の１ビットメモリにそれぞれ接続され、ド
レインを出力とする１つのＮＭＯＳトランジスタ（図１
８の１６）とで構成できる。
レベル信号及びロウ論理レベル信号の供給手段として
は、各種の方法が採用可能である。例えば、１つのＮＭ
ＯＳトランジスタ（図１４の１６）のソースがグランド
に、前記ＮＭＯＳトランジスタのゲートが第１の１ビッ
トメモリ（図１４の１５.2）の出力に、１つのＰＭＯＳ
トランジスタ（図１４の１７）のソースが電源に、前記
ＰＭＯＳトランジスタのゲートが第２の１ビットメモリ
（図１４の１５.1）の出力にそれぞれ接続され、前記Ｎ
ＭＯＳトランジスタのドレインと前記ＰＭＯＳトランジ
スタのドレインが接続され、この接続されたドレインか
らハイ論理レベル及びロウ論理レベル信号を出力する回
路（図１４の１４）を用いることができる。また、出力
がハイ論理レベル信号，高インピーダンスのいずれかを
選択でき、選択した信号を前記相互結合配線のうち少な
くとも１本に出力するプログラマブルな第１の回路（図
１８の２４.1）と、出力がロウ論理レベル信号，高イン
ピーダンスのいずれかを選択でき、選択した信号を前記
相互結合配線のうち少なくとも１本に出力するプログラ
マブルな第２の回路（図１８の２４.2）とを用いること
もできる。この場合、第１の回路は、第１の１ビットメ
モリ（図１８の１５.1）と、ソースが電源に、ゲートが
前記第１の１ビットメモリにそれぞれ接続され、ドレイ
ンを出力とする１つのＰＭＯＳトランジスタ（図１８の
１７）とで構成でき、第２の回路は、第２の１ビットメ
モリ（図１８の１５.2）と、ソースがグランドに、ゲー
トが前記第２の１ビットメモリにそれぞれ接続され、ド
レインを出力とする１つのＮＭＯＳトランジスタ（図１
８の１６）とで構成できる。
【００１２】複数のプログラマブル機能ブロックを半導
体集積回路上に配置する場合、各プログラマブル機能ブ
ロックの前置ロジックの入力を他のプログラマブル機能
ブロックの前置ロジックと独立に設定することも可能で
あるし、他のプログラマブル機能ブロックの前置ロジッ
クの入力と共通にすることも可能である。この場合、前
置ロジックの少なくとも１つの入力が、他のプログラマ
ブル機能ブロックにおける前置ロジックの同じ入力と共
通の配線（図２４の３６）によって接続され、前記共通
の配線の各々に１つの入力選択ユニット（図２４の６.
5，６.6）の出力が接続される。そして、この場合、前
記共通の配線に接続する前記前置ロジックの入力は、前
記前置ロジックを構成する前記第１のマルチプレクサの
制御入力と、前記前置ロジックを構成する排他的論理和
回路の前記第１のマルチプレクサに接続されていない方
の入力のうち少なくとも一方であることが望ましい。
体集積回路上に配置する場合、各プログラマブル機能ブ
ロックの前置ロジックの入力を他のプログラマブル機能
ブロックの前置ロジックと独立に設定することも可能で
あるし、他のプログラマブル機能ブロックの前置ロジッ
クの入力と共通にすることも可能である。この場合、前
置ロジックの少なくとも１つの入力が、他のプログラマ
ブル機能ブロックにおける前置ロジックの同じ入力と共
通の配線（図２４の３６）によって接続され、前記共通
の配線の各々に１つの入力選択ユニット（図２４の６.
5，６.6）の出力が接続される。そして、この場合、前
記共通の配線に接続する前記前置ロジックの入力は、前
記前置ロジックを構成する前記第１のマルチプレクサの
制御入力と、前記前置ロジックを構成する排他的論理和
回路の前記第１のマルチプレクサに接続されていない方
の入力のうち少なくとも一方であることが望ましい。
【００１３】
【発明の実施の形態】次に、本発明の第１の実施の形態
について図面を参照して詳細に説明する。
について図面を参照して詳細に説明する。
【００１４】図１は、本発明の第１の実施の形態の構成
を示すブロック図である。プログラマブル機能ブロック
８は、ロジックブロック７と入力ブロック６とから成
る。
を示すブロック図である。プログラマブル機能ブロック
８は、ロジックブロック７と入力ブロック６とから成
る。
【００１５】ロジックブロック７は、１つの１ビット全
加算器１と、１つ以上の前置ロジック２とから成る。全
加算器１は、入力として引数入力Ａ1 ，Ａ2 、及びキャ
リー入力Ｃinを持ち、出力として加算出力Ｓ及びキャリ
ー出力Ｃout を持つ。前置ロジック２は、２つの入力の
排他的論理和を出力する回路であるＸＯＲ２.1と、１つ
の制御入力の値に応じて２つの入力のうち一方を出力す
る回路であるＭＵＸ（マルチプレクサ）２.2とから成
り、ＸＯＲ２.1の一方の入力にＭＵＸ２.2の出力を接続
したものである。前置ロジック２は４本の入力３と１本
の出力４とを持ち、その出力は全加算器１の入力に接続
される。全加算器１の３つの入力Ａ1 ，Ａ2 及びＣinの
うち少なくとも１つには前置ロジック２が接続される
（図１は２つの引数入力Ａ1 ，Ａ2 に前置ロジックが接
続されている例を示す）。
加算器１と、１つ以上の前置ロジック２とから成る。全
加算器１は、入力として引数入力Ａ1 ，Ａ2 、及びキャ
リー入力Ｃinを持ち、出力として加算出力Ｓ及びキャリ
ー出力Ｃout を持つ。前置ロジック２は、２つの入力の
排他的論理和を出力する回路であるＸＯＲ２.1と、１つ
の制御入力の値に応じて２つの入力のうち一方を出力す
る回路であるＭＵＸ（マルチプレクサ）２.2とから成
り、ＸＯＲ２.1の一方の入力にＭＵＸ２.2の出力を接続
したものである。前置ロジック２は４本の入力３と１本
の出力４とを持ち、その出力は全加算器１の入力に接続
される。全加算器１の３つの入力Ａ1 ，Ａ2 及びＣinの
うち少なくとも１つには前置ロジック２が接続される
（図１は２つの引数入力Ａ1 ，Ａ2 に前置ロジックが接
続されている例を示す）。
【００１６】入力ブロック６は、複数の入力選択ユニッ
ト６.i（ｉ＝１，２，３，…）から成る。ロジックブロ
ック７の入力５は、前置ロジック２の入力３と、もしあ
れば前置ロジックが接続されていない全加算器１の入力
とから成り、各々の入力線は１つの入力選択ユニット
６.i（ｉ＝１，２，３，…）を介して相互結合配線９と
結合している。
ト６.i（ｉ＝１，２，３，…）から成る。ロジックブロ
ック７の入力５は、前置ロジック２の入力３と、もしあ
れば前置ロジックが接続されていない全加算器１の入力
とから成り、各々の入力線は１つの入力選択ユニット
６.i（ｉ＝１，２，３，…）を介して相互結合配線９と
結合している。
【００１７】前置ロジック２は、入力３の一部を１（ハ
イ論理レベル）または０（ロウ論理レベル）に設定する
ことにより多様な論理回路として機能させることができ
る。前置ロジック２の入出力に図２に示すように記号を
付する。ここで、ＭＵＸ２.2の記号の中の１，０は、Ｍ
ＵＸの制御入力Ｉ2 が１であるとき入力Ｉ1 がＭＵＸの
出力に伝達され、Ｉ2 が０であるとき入力Ｉ0 がＭＵＸ
の出力に伝達されることを意味する。種々の入力設定に
おける前置ロジック２の機能（等価な論理回路）を図３
に示す。図３の入力設定欄において、空白のところはド
ントケア（その入力が０か１かに論理機能は依存しな
い）を意味する。図３の等価な論理回路欄には、すべて
の種類の１入力１出力論理回路および２入力１出力論理
回路が含まれている。すなわち、本発明における前置ロ
ジックは任意の２入力１出力論理回路（および任意の１
入力１出力論理回路）を実現することができる。なお、
図３には本発明における前置ロジックの主な機能のみを
示しており、これが全てではない。
イ論理レベル）または０（ロウ論理レベル）に設定する
ことにより多様な論理回路として機能させることができ
る。前置ロジック２の入出力に図２に示すように記号を
付する。ここで、ＭＵＸ２.2の記号の中の１，０は、Ｍ
ＵＸの制御入力Ｉ2 が１であるとき入力Ｉ1 がＭＵＸの
出力に伝達され、Ｉ2 が０であるとき入力Ｉ0 がＭＵＸ
の出力に伝達されることを意味する。種々の入力設定に
おける前置ロジック２の機能（等価な論理回路）を図３
に示す。図３の入力設定欄において、空白のところはド
ントケア（その入力が０か１かに論理機能は依存しな
い）を意味する。図３の等価な論理回路欄には、すべて
の種類の１入力１出力論理回路および２入力１出力論理
回路が含まれている。すなわち、本発明における前置ロ
ジックは任意の２入力１出力論理回路（および任意の１
入力１出力論理回路）を実現することができる。なお、
図３には本発明における前置ロジックの主な機能のみを
示しており、これが全てではない。
【００１８】前置ロジック２において、ＸＯＲ２.1は図
４に示すようにＭＵＸ２.3とインバータ２.4とで構成で
きる。ＭＵＸは図５に示すように１つのＮＭＯＳトラン
ジスタ１６と１つのＰＭＯＳトランジスタ１７とで実現
することができる。良く知られているようにインバータ
も１つのＮＭＯＳトランジスタと１つのＰＭＯＳトラン
ジスタとで作ることができるので、図２の前置ロジック
２はわずか６個のトランジスタで構成することが可能で
ある。このような構成法を用いることにより、本発明に
おける前置ロジックは少ない占有面積で設置することが
できる。
４に示すようにＭＵＸ２.3とインバータ２.4とで構成で
きる。ＭＵＸは図５に示すように１つのＮＭＯＳトラン
ジスタ１６と１つのＰＭＯＳトランジスタ１７とで実現
することができる。良く知られているようにインバータ
も１つのＮＭＯＳトランジスタと１つのＰＭＯＳトラン
ジスタとで作ることができるので、図２の前置ロジック
２はわずか６個のトランジスタで構成することが可能で
ある。このような構成法を用いることにより、本発明に
おける前置ロジックは少ない占有面積で設置することが
できる。
【００１９】図１のロジックブロック７の中の全加算器
１もまた或る程度多様な論理回路として機能する。図６
にそれを示す。これは全加算器のキャリー入力Ｃinを０
または１に設定することにより、全加算器の加算出力Ｓ
及びキャリー出力Ｃout は、２入力１出力の基本的な論
理回路であるＸＯＲ，ＡＮＤ，ＸＮＯＲ，ＯＲとして機
能することを示すものである。なお、全加算器の機能は
入力の置換に対して不変であるので、図６において、キ
ャリー入力Ｃinを引数入力Ａ1 あるいはＡ2 と入れ替え
てもよい。また、図７に示すように、全加算器の３つの
入力Ａ1 ，Ａ2，Ｃinのうち２つを接続して共通の入力
にすることにより、２入力２出力の多様な接続回路を実
現することができる。これは本発明のプログラマブル機
能ブロックを用いた回路のルータビリティを増すのに役
立つ。
１もまた或る程度多様な論理回路として機能する。図６
にそれを示す。これは全加算器のキャリー入力Ｃinを０
または１に設定することにより、全加算器の加算出力Ｓ
及びキャリー出力Ｃout は、２入力１出力の基本的な論
理回路であるＸＯＲ，ＡＮＤ，ＸＮＯＲ，ＯＲとして機
能することを示すものである。なお、全加算器の機能は
入力の置換に対して不変であるので、図６において、キ
ャリー入力Ｃinを引数入力Ａ1 あるいはＡ2 と入れ替え
てもよい。また、図７に示すように、全加算器の３つの
入力Ａ1 ，Ａ2，Ｃinのうち２つを接続して共通の入力
にすることにより、２入力２出力の多様な接続回路を実
現することができる。これは本発明のプログラマブル機
能ブロックを用いた回路のルータビリティを増すのに役
立つ。
【００２０】本発明で使用する前置ロジック２及び全加
算器１は以上で説明した機能を有するので、図１に示す
２つの前置ロジックを用いた場合のロジックブロック７
は、図８に示す構成の任意の４入力１出力論理回路を実
現できる。図８において、１０.1，１０.2，１０.3は任
意の２入力１出力論理回路である。実際の回路で良く使
われる重要な４入力１出力論理回路のほとんどは図８の
ような回路で構成できる。また、図１のロジックブロッ
ク７は図９に示す構成の任意の３入力１出力論理回路も
実現できる。さらに、任意の２入力１出力論理回路およ
び１入力１出力論理回路も実現できる。
算器１は以上で説明した機能を有するので、図１に示す
２つの前置ロジックを用いた場合のロジックブロック７
は、図８に示す構成の任意の４入力１出力論理回路を実
現できる。図８において、１０.1，１０.2，１０.3は任
意の２入力１出力論理回路である。実際の回路で良く使
われる重要な４入力１出力論理回路のほとんどは図８の
ような回路で構成できる。また、図１のロジックブロッ
ク７は図９に示す構成の任意の３入力１出力論理回路も
実現できる。さらに、任意の２入力１出力論理回路およ
び１入力１出力論理回路も実現できる。
【００２１】以上のように、本実施の形態におけるロジ
ックブロックは、入力の設定の仕方により、非常に多様
な論理回路として機能する。つぎに、入力を設定する入
力選択ユニットについて説明する。
ックブロックは、入力の設定の仕方により、非常に多様
な論理回路として機能する。つぎに、入力を設定する入
力選択ユニットについて説明する。
【００２２】図１において、入力選択ユニット６.i（ｉ
＝１，２，３，…）は、相互結合配線９上の信号，ハイ
論理レベル信号及びロウ論理レベル信号のうち１つの信
号を選択し、これを出力するものである。
＝１，２，３，…）は、相互結合配線９上の信号，ハイ
論理レベル信号及びロウ論理レベル信号のうち１つの信
号を選択し、これを出力するものである。
【００２３】図１０に入力選択ユニット６.iの第１の例
を示す。各入力選択ユニット６.iは１本の出力線１３を
持ち、この出力線１３は、相互結合配線９の１つ以上の
線とプログラマブルスイッチ１２を介して結合し、かつ
０−１スイッチ１４の出力と接続されている。プログラ
マブルスイッチ１２は、プログラムによって、２端子間
を接続，非接続のいずれかの状態に設定できる回路であ
る。０−１スイッチ１４は１つの出力を持ち、プログラ
ムによってその出力状態をハイ論理レベル，ロウ論理レ
ベル，高インピーダンスのいずれかに設定できる回路で
ある。
を示す。各入力選択ユニット６.iは１本の出力線１３を
持ち、この出力線１３は、相互結合配線９の１つ以上の
線とプログラマブルスイッチ１２を介して結合し、かつ
０−１スイッチ１４の出力と接続されている。プログラ
マブルスイッチ１２は、プログラムによって、２端子間
を接続，非接続のいずれかの状態に設定できる回路であ
る。０−１スイッチ１４は１つの出力を持ち、プログラ
ムによってその出力状態をハイ論理レベル，ロウ論理レ
ベル，高インピーダンスのいずれかに設定できる回路で
ある。
【００２４】図１１に、プログラマブルスイッチ１２の
第１の具体例を示す。これは、プログラムによって内容
を設定できる１ビットのコンフィギュレーションメモリ
１５と、そのコンフィギュレーションメモリ１５の出力
Ｑをゲートに接続したＮＭＯＳトランジスタ１６とから
成る。Ｑが１（ハイ論理レベル）か０（ロウ論理レベ
ル）かによって、プログラマブルスイッチ１２の端子２
０，２１間は接続，非接続のいずれかの状態になる。
第１の具体例を示す。これは、プログラムによって内容
を設定できる１ビットのコンフィギュレーションメモリ
１５と、そのコンフィギュレーションメモリ１５の出力
Ｑをゲートに接続したＮＭＯＳトランジスタ１６とから
成る。Ｑが１（ハイ論理レベル）か０（ロウ論理レベ
ル）かによって、プログラマブルスイッチ１２の端子２
０，２１間は接続，非接続のいずれかの状態になる。
【００２５】図１２は、プログラマブルスイッチ１２の
第２の具体例である。これは、プログラムによって内容
を設定できる１ビットのコンフィギュレーションメモリ
１５とトランスミッションゲート１８とから成り、メモ
リ１５の出力Ｑをトランスミッションゲート１８のＮＭ
ＯＳトランジスタ１６のゲートに、メモリ１５の反転出
力Ｑ−をトランスミッションゲート１８のＰＭＯＳトラ
ンジスタ１７のゲートにそれぞれ接続したものである。
プログラマブルスイッチ１２の端子２０，２１間はＱが
１か０かによって接続，非接続のいずれかの状態にな
る。
第２の具体例である。これは、プログラムによって内容
を設定できる１ビットのコンフィギュレーションメモリ
１５とトランスミッションゲート１８とから成り、メモ
リ１５の出力Ｑをトランスミッションゲート１８のＮＭ
ＯＳトランジスタ１６のゲートに、メモリ１５の反転出
力Ｑ−をトランスミッションゲート１８のＰＭＯＳトラ
ンジスタ１７のゲートにそれぞれ接続したものである。
プログラマブルスイッチ１２の端子２０，２１間はＱが
１か０かによって接続，非接続のいずれかの状態にな
る。
【００２６】図１３は、プログラマブルスイッチ１２の
第３の具体例である。これは、１ビットのコンフィギュ
レーションメモリ１５の出力Ｑをトライステートバッフ
ァ１９の制御端子に接続したものである。トライステー
トバッファ１９の入力端子２０には相互結合配線９のう
ちの１本を、トライステートバッファ１９の出力端子２
１には入力選択ユニットの出力線１３を接続する。メモ
リ１５の出力Ｑが１か０かに応じて、端子２０から端子
２１へ信号が伝達されたり、両端子間が非接続状態にな
ったりする。
第３の具体例である。これは、１ビットのコンフィギュ
レーションメモリ１５の出力Ｑをトライステートバッフ
ァ１９の制御端子に接続したものである。トライステー
トバッファ１９の入力端子２０には相互結合配線９のう
ちの１本を、トライステートバッファ１９の出力端子２
１には入力選択ユニットの出力線１３を接続する。メモ
リ１５の出力Ｑが１か０かに応じて、端子２０から端子
２１へ信号が伝達されたり、両端子間が非接続状態にな
ったりする。
【００２７】このほか、プログラマブルスイッチ１２の
例としてはフューズ，アンチフューズなどがあげられ
る。
例としてはフューズ，アンチフューズなどがあげられ
る。
【００２８】図１４に、０−１スイッチ１４の好ましい
実施例を示す。ＮＭＯＳトランジスタ１６のソースはグ
ランドに、ＰＭＯＳトランジスタ１７のソースは電源Ｖ
ccにそれぞれ接続され、さらに、ＮＭＯＳトランジスタ
１６のドレインとＰＭＯＳトランジスタ１７のドレイン
とが接続されて、それが出力２２となる。１ビットのコ
ンフィギュレーションメモリ１５.1の出力ＱはＰＭＯＳ
トランジスタ１７のゲートに、別の１ビットのコンフィ
ギュレーションメモリ１５.2の出力ＱはＮＭＯＳトラン
ジスタ１６のゲートにそれぞれ接続される。メモリ１
５.1の内容が１かつメモリ１５.2の内容が０のとき出力
２２は高インピーダンス状態、メモリ１５.1の内容が０
かつメモリ１５.2の内容が０のとき出力２２はハイ論理
レベル、メモリ１５.1の内容が１かつメモリ１５.2の内
容が１のとき出力２２はロウ論理レベルとなる。
実施例を示す。ＮＭＯＳトランジスタ１６のソースはグ
ランドに、ＰＭＯＳトランジスタ１７のソースは電源Ｖ
ccにそれぞれ接続され、さらに、ＮＭＯＳトランジスタ
１６のドレインとＰＭＯＳトランジスタ１７のドレイン
とが接続されて、それが出力２２となる。１ビットのコ
ンフィギュレーションメモリ１５.1の出力ＱはＰＭＯＳ
トランジスタ１７のゲートに、別の１ビットのコンフィ
ギュレーションメモリ１５.2の出力ＱはＮＭＯＳトラン
ジスタ１６のゲートにそれぞれ接続される。メモリ１
５.1の内容が１かつメモリ１５.2の内容が０のとき出力
２２は高インピーダンス状態、メモリ１５.1の内容が０
かつメモリ１５.2の内容が０のとき出力２２はハイ論理
レベル、メモリ１５.1の内容が１かつメモリ１５.2の内
容が１のとき出力２２はロウ論理レベルとなる。
【００２９】図１５に入力選択ユニット６.iの第２の例
を示す。相互結合配線９の１つ以上の線及び１ビットの
コンフィギュレーションメモリ１５.1の出力がマルチプ
レクサ１１の入力に接続され、マルチプレクサ１１の制
御入力２３の各線にコンフィギュレーションメモリ１
５.2の出力が接続される。プログラムによって設定した
メモリ１５.2の内容に応じて、マルチプレクサ１１の入
力のいずれかの信号が出力１３に伝達される。メモリ１
５.1はハイ論理レベル信号またはロウ論理レベル信号を
マルチプレクサ１１の入力に与えるためのもので、メモ
リ１５.1の内容はプログラムによってあらかじめ設定さ
れる。
を示す。相互結合配線９の１つ以上の線及び１ビットの
コンフィギュレーションメモリ１５.1の出力がマルチプ
レクサ１１の入力に接続され、マルチプレクサ１１の制
御入力２３の各線にコンフィギュレーションメモリ１
５.2の出力が接続される。プログラムによって設定した
メモリ１５.2の内容に応じて、マルチプレクサ１１の入
力のいずれかの信号が出力１３に伝達される。メモリ１
５.1はハイ論理レベル信号またはロウ論理レベル信号を
マルチプレクサ１１の入力に与えるためのもので、メモ
リ１５.1の内容はプログラムによってあらかじめ設定さ
れる。
【００３０】図１６に入力選択ユニット６.iの第３の例
を示す。相互結合配線９の１つ以上の線，電源Ｖcc及び
グランドがマルチプレクサ１１の入力に接続され、マル
チプレクサ１１の制御入力２３の各線にコンフィギュレ
ーションメモリ１５.2の出力が接続される。プログラム
によって設定したメモリ１５.2の内容に応じて、マルチ
プレクサ１１の入力のいずれかの信号が出力１３に伝達
される。
を示す。相互結合配線９の１つ以上の線，電源Ｖcc及び
グランドがマルチプレクサ１１の入力に接続され、マル
チプレクサ１１の制御入力２３の各線にコンフィギュレ
ーションメモリ１５.2の出力が接続される。プログラム
によって設定したメモリ１５.2の内容に応じて、マルチ
プレクサ１１の入力のいずれかの信号が出力１３に伝達
される。
【００３１】なお、図１において、相互結合配線９のう
ちどの線が入力選択ユニットに接続されるかは、全ての
入力選択ユニット６.i（ｉ＝１，２，３，…）にわたっ
て同じである必要はない。
ちどの線が入力選択ユニットに接続されるかは、全ての
入力選択ユニット６.i（ｉ＝１，２，３，…）にわたっ
て同じである必要はない。
【００３２】図１７に、ハイ論理レベル信号及びロウ論
理レベル信号の供給方法の別の好ましい実施例を示す。
これは、各入力選択ユニットにはハイ論理レベル信号お
よびロウ論理レベル信号供給装置を設けず（すなわち、
図１０においては０−１スイッチ１４を、図１５におい
てはコンフィギュレーションメモリ１５.1を、図１６に
おいてはマルチプレクサ１１の電源Ｖcc及びグランド入
力を、それぞれ設けない入力選択ユニットを用いる）、
かわりに図１７に示すように相互結合配線９の少なくと
も１つの線に０−１スイッチ１４を接続するものであ
る。０−１スイッチ１４が接続された相互結合配線には
１つあるいは複数のプログラマブル機能ブロックの複数
の入力選択ユニットが結合している。本実施例は、各々
の入力選択ユニットに個別にハイ論理レベル信号及びロ
ウ論理レベル信号供給装置を設ける場合に比べて、少な
い装置でハイ論理レベル信号及びロウ論理レベル信号を
供給できる。また、必要に応じて、０−１スイッチ１４
を高インピーダンス状態にすることにより、０−１スイ
ッチ１４が接続された相互結合配線を他の信号が通るこ
とができる通常の相互結合配線として使用することも可
能である。
理レベル信号の供給方法の別の好ましい実施例を示す。
これは、各入力選択ユニットにはハイ論理レベル信号お
よびロウ論理レベル信号供給装置を設けず（すなわち、
図１０においては０−１スイッチ１４を、図１５におい
てはコンフィギュレーションメモリ１５.1を、図１６に
おいてはマルチプレクサ１１の電源Ｖcc及びグランド入
力を、それぞれ設けない入力選択ユニットを用いる）、
かわりに図１７に示すように相互結合配線９の少なくと
も１つの線に０−１スイッチ１４を接続するものであ
る。０−１スイッチ１４が接続された相互結合配線には
１つあるいは複数のプログラマブル機能ブロックの複数
の入力選択ユニットが結合している。本実施例は、各々
の入力選択ユニットに個別にハイ論理レベル信号及びロ
ウ論理レベル信号供給装置を設ける場合に比べて、少な
い装置でハイ論理レベル信号及びロウ論理レベル信号を
供給できる。また、必要に応じて、０−１スイッチ１４
を高インピーダンス状態にすることにより、０−１スイ
ッチ１４が接続された相互結合配線を他の信号が通るこ
とができる通常の相互結合配線として使用することも可
能である。
【００３３】また、０−１スイッチ１４のかわりに、図
１８に示すように、相互結合配線９の少なくとも１本に
ハイ論理レベル信号スイッチ２４.1を、残りの相互結合
配線のうち少なくとも１本にロウ論理レベル信号スイッ
チ２４.2をそれぞれ接続してもよい。ハイ論理レベル信
号スイッチ２４.1はＰＭＯＳトランジスタ１７のソース
に電源Ｖccを、ゲートに１ビットのコンフィギュレーシ
ョンメモリ１５.1の出力Ｑを接続したもので、メモリ１
５.1の内容が０のときハイ論理レベル信号が、接続され
た相互結合配線に供給され、メモリ１５.1の内容が１の
とき、接続された相互結合配線は電源Ｖccから絶縁され
他の信号が通ることができる通常の相互結合配線として
使用可能になる。ロウ論理レベル信号スイッチ２４.2は
ＮＭＯＳトランジスタ１６のソースにグランドを、ゲー
トに１ビットのコンフィギュレーションメモリ１５.2の
出力Ｑを接続したもので、メモリ１５.2の内容が１のと
きロウ論理レベル信号が、接続された相互結合配線に供
給され、メモリ１５.2の内容が０のとき、接続された相
互結合配線はグランドから絶縁され他の信号が通ること
ができる通常の相互結合配線として使用可能になる。
１８に示すように、相互結合配線９の少なくとも１本に
ハイ論理レベル信号スイッチ２４.1を、残りの相互結合
配線のうち少なくとも１本にロウ論理レベル信号スイッ
チ２４.2をそれぞれ接続してもよい。ハイ論理レベル信
号スイッチ２４.1はＰＭＯＳトランジスタ１７のソース
に電源Ｖccを、ゲートに１ビットのコンフィギュレーシ
ョンメモリ１５.1の出力Ｑを接続したもので、メモリ１
５.1の内容が０のときハイ論理レベル信号が、接続され
た相互結合配線に供給され、メモリ１５.1の内容が１の
とき、接続された相互結合配線は電源Ｖccから絶縁され
他の信号が通ることができる通常の相互結合配線として
使用可能になる。ロウ論理レベル信号スイッチ２４.2は
ＮＭＯＳトランジスタ１６のソースにグランドを、ゲー
トに１ビットのコンフィギュレーションメモリ１５.2の
出力Ｑを接続したもので、メモリ１５.2の内容が１のと
きロウ論理レベル信号が、接続された相互結合配線に供
給され、メモリ１５.2の内容が０のとき、接続された相
互結合配線はグランドから絶縁され他の信号が通ること
ができる通常の相互結合配線として使用可能になる。
【００３４】次に、本発明のプログラマブル機能ブロッ
クを用いたプログラマブル機能モジュールの典型例およ
びプログラマブル論理デバイスの典型例について順に説
明する。
クを用いたプログラマブル機能モジュールの典型例およ
びプログラマブル論理デバイスの典型例について順に説
明する。
【００３５】図１９に、プログラマブル機能ブロックに
レジスタと相互結合配線への出力部とを加えたプログラ
マブル機能モジュール２９の典型例を示す。プログラマ
ブル機能ブロック８の２つの出力Ｓ及びＣout は、Ｄ−
ＦＦ（Ｄ−フリップフロップ）２６の入力Ｄと２入力１
出力ＭＵＸ２５の一方の入力に接続され、ＭＵＸ２５の
他方の入力はＤ−ＦＦ２６の出力Ｑと接続される。Ｄ−
ＦＦ２６はクロック信号２７で駆動される。ＭＵＸ２５
の制御入力はコンフィギュレーションメモリ１５の出力
に接続され、メモリ１５の内容によって、ＭＵＸ２５が
プログラマブル機能ブロック８の出力をそのまま出力す
るか、Ｄ−ＦＦ２６を通ったのちの信号を出力するかが
決まる。両ＭＵＸ２５の出力３０は各々出力ユニット２
８.2及び２８.1を介して相互結合配線９と結合される。
レジスタと相互結合配線への出力部とを加えたプログラ
マブル機能モジュール２９の典型例を示す。プログラマ
ブル機能ブロック８の２つの出力Ｓ及びＣout は、Ｄ−
ＦＦ（Ｄ−フリップフロップ）２６の入力Ｄと２入力１
出力ＭＵＸ２５の一方の入力に接続され、ＭＵＸ２５の
他方の入力はＤ−ＦＦ２６の出力Ｑと接続される。Ｄ−
ＦＦ２６はクロック信号２７で駆動される。ＭＵＸ２５
の制御入力はコンフィギュレーションメモリ１５の出力
に接続され、メモリ１５の内容によって、ＭＵＸ２５が
プログラマブル機能ブロック８の出力をそのまま出力す
るか、Ｄ−ＦＦ２６を通ったのちの信号を出力するかが
決まる。両ＭＵＸ２５の出力３０は各々出力ユニット２
８.2及び２８.1を介して相互結合配線９と結合される。
【００３６】図２０に出力ユニット２８.i（ｉ＝１，
２）の典型例を示す。各出力ユニット２８.iは１本の入
力線３１を持ち、この入力線３１は、相互結合配線９の
１つ以上の線とプログラマブルスイッチ１２を介して結
合している。プログラマブルスイッチ１２は、プログラ
ムによって２端子間を接続，非接続のいずれかの状態に
設定できる回路で、図１１，図１２，図１３にその例が
示されている。ただし図１３のプログラマブルスイッチ
１２を用いる場合、端子２０は入力線３１に、端子２１
は相互結合配線９のうちの１本にそれぞれ接続する。図
１９において、相互結合配線９のうちどの線が出力ユニ
ットと接続するかは、各出力ユニットで異なってよい。
２）の典型例を示す。各出力ユニット２８.iは１本の入
力線３１を持ち、この入力線３１は、相互結合配線９の
１つ以上の線とプログラマブルスイッチ１２を介して結
合している。プログラマブルスイッチ１２は、プログラ
ムによって２端子間を接続，非接続のいずれかの状態に
設定できる回路で、図１１，図１２，図１３にその例が
示されている。ただし図１３のプログラマブルスイッチ
１２を用いる場合、端子２０は入力線３１に、端子２１
は相互結合配線９のうちの１本にそれぞれ接続する。図
１９において、相互結合配線９のうちどの線が出力ユニ
ットと接続するかは、各出力ユニットで異なってよい。
【００３７】図２１に、半導体集積回路上に上記のプロ
グラマブル機能モジュール２９を２次元アレイ状に配列
したプログラマブル論理デバイスの典型例を示す。図の
縦方向に走る相互結合配線９によって、縦方向に並んだ
一列の複数のプログラマブル機能モジュール２９が互い
に結合される。さらに図の横方向に走る相互結合配線３
５によって、各列の相互結合配線９が互いに結合され
る。また、メモリ３３や外部回路とのインタフェースで
ある入出力回路３４など同じ集積回路上に配置された他
の様々な回路もこの相互結合配線とつながっている。こ
の縦横に走る相互結合配線９，３５を通じて、集積回路
上に配置されたプログラマブル機能モジュール２９，メ
モリ３３，入出力回路３４等様々な回路の出力と入力の
間で信号の伝達が行われる。
グラマブル機能モジュール２９を２次元アレイ状に配列
したプログラマブル論理デバイスの典型例を示す。図の
縦方向に走る相互結合配線９によって、縦方向に並んだ
一列の複数のプログラマブル機能モジュール２９が互い
に結合される。さらに図の横方向に走る相互結合配線３
５によって、各列の相互結合配線９が互いに結合され
る。また、メモリ３３や外部回路とのインタフェースで
ある入出力回路３４など同じ集積回路上に配置された他
の様々な回路もこの相互結合配線とつながっている。こ
の縦横に走る相互結合配線９，３５を通じて、集積回路
上に配置されたプログラマブル機能モジュール２９，メ
モリ３３，入出力回路３４等様々な回路の出力と入力の
間で信号の伝達が行われる。
【００３８】図２１において相互結合スイッチ３２は、
縦に走る相互結合配線９と横に走る相互結合配線３５の
交差点に配置され、プログラムによって両配線間の接
続，非接続を設定することが出来るスイッチ網である。
図２２にその典型例を示す。相互結合配線９と相互結合
配線３５の各線の間にプログラマブルスイッチ１２が適
宜配置され、このスイッチ１２をプログラムによって設
定することにより縦方向に走る線と横方向に走る線との
間の接続，非接続が決められる。プログラマブルスイッ
チ１２の例としては、図１１，図１２，図１３があげら
れる。しかし、本目的に使用されるプログラマブルスイ
ッチ１２には信号の生成機能すなわちバッファ機能が求
められる場合があるが、図１１，図１２の例にはこれが
無い。また、本目的に使用されるプログラマブルスイッ
チ１２は双方向に信号が伝達できることが求められる場
合があるが、図１３の例は信号を一方向にしか伝達でき
ない。そこで、図２３に示すような２つのトライステー
トバッファ１９を互いに反対方向に繋いだプログラマブ
ルスイッチ１２を用いることにより、両端子２０，２１
間の双方向性とバッファ機能の両方を兼ね備えることが
できる。なお、図２３において、１５.1，１５.2は１ビ
ットのコンフィギュレーションメモリであり、その出力
Ｑは対応するトライステートバッファ１９の制御端子に
接続される。
縦に走る相互結合配線９と横に走る相互結合配線３５の
交差点に配置され、プログラムによって両配線間の接
続，非接続を設定することが出来るスイッチ網である。
図２２にその典型例を示す。相互結合配線９と相互結合
配線３５の各線の間にプログラマブルスイッチ１２が適
宜配置され、このスイッチ１２をプログラムによって設
定することにより縦方向に走る線と横方向に走る線との
間の接続，非接続が決められる。プログラマブルスイッ
チ１２の例としては、図１１，図１２，図１３があげら
れる。しかし、本目的に使用されるプログラマブルスイ
ッチ１２には信号の生成機能すなわちバッファ機能が求
められる場合があるが、図１１，図１２の例にはこれが
無い。また、本目的に使用されるプログラマブルスイッ
チ１２は双方向に信号が伝達できることが求められる場
合があるが、図１３の例は信号を一方向にしか伝達でき
ない。そこで、図２３に示すような２つのトライステー
トバッファ１９を互いに反対方向に繋いだプログラマブ
ルスイッチ１２を用いることにより、両端子２０，２１
間の双方向性とバッファ機能の両方を兼ね備えることが
できる。なお、図２３において、１５.1，１５.2は１ビ
ットのコンフィギュレーションメモリであり、その出力
Ｑは対応するトライステートバッファ１９の制御端子に
接続される。
【００３９】上記に示したプログラマブル論理デバイ
ス，相互結合配線網，相互結合スイッチは考えうる多く
の様々な例のほんの１つに過ぎず、本発明はこれらに限
定されるものではない。特に相互結合配線は、同じ半導
体集積回路上に配置された１つ以上のプログラマブル機
能モジュールあるいは他の回路の入力と出力を結合する
ものであれば何でもよい。
ス，相互結合配線網，相互結合スイッチは考えうる多く
の様々な例のほんの１つに過ぎず、本発明はこれらに限
定されるものではない。特に相互結合配線は、同じ半導
体集積回路上に配置された１つ以上のプログラマブル機
能モジュールあるいは他の回路の入力と出力を結合する
ものであれば何でもよい。
【００４０】次に、本発明の第１の実施の形態の効果に
ついて説明する。本発明の第１の実施の形態では、全加
算器を用いることによって加算，乗算のような算術演算
を高速に実行できるプログラマブル機能ブロックを提供
できる。さらに、多様な論理回路として機能する前置ロ
ジックと全加算器とを組み合わせることにより、豊富な
論理機能も提供できる。
ついて説明する。本発明の第１の実施の形態では、全加
算器を用いることによって加算，乗算のような算術演算
を高速に実行できるプログラマブル機能ブロックを提供
できる。さらに、多様な論理回路として機能する前置ロ
ジックと全加算器とを組み合わせることにより、豊富な
論理機能も提供できる。
【００４１】次に、本発明の第２の実施の形態について
説明する。本発明の第２の実施の形態は、図２４に示す
ように、本発明の第１の実施の形態であるプログラマブ
ル機能ブロック８を複数並べ、各々のプログラマブル機
能ブロック８の前置ロジック２の入力３のうち１つ以上
の入力を前記複数のプログラマブル機能ブロック８全て
に渡って共通の線３６に接続したものである。共通の線
３６は各々入力選択ユニット６.5，６.6を介して相互結
合配線９と結合される。図２４では、１つの前置ロジッ
ク２を有するプログラマブル機能ブロック８が複数あ
り、各前置ロジック２の入力のうち２つが前記複数のプ
ログラマブル機能ブロック８の間で共通の線３６で結ば
れている例を示す。
説明する。本発明の第２の実施の形態は、図２４に示す
ように、本発明の第１の実施の形態であるプログラマブ
ル機能ブロック８を複数並べ、各々のプログラマブル機
能ブロック８の前置ロジック２の入力３のうち１つ以上
の入力を前記複数のプログラマブル機能ブロック８全て
に渡って共通の線３６に接続したものである。共通の線
３６は各々入力選択ユニット６.5，６.6を介して相互結
合配線９と結合される。図２４では、１つの前置ロジッ
ク２を有するプログラマブル機能ブロック８が複数あ
り、各前置ロジック２の入力のうち２つが前記複数のプ
ログラマブル機能ブロック８の間で共通の線３６で結ば
れている例を示す。
【００４２】前置ロジック２の入力のうちどれを共通化
してもよいが、コンピュータへの応用では、図２の入力
Ｉ2 あるいはＩ3 、あるいはそれら両方を共通化したも
のが特に有用である（図２４には入力Ｉ2 とＩ3 の両方
を共通化した例を示す）。以下に、コンピュータでよく
使われる演算器の例を幾つかあげる。
してもよいが、コンピュータへの応用では、図２の入力
Ｉ2 あるいはＩ3 、あるいはそれら両方を共通化したも
のが特に有用である（図２４には入力Ｉ2 とＩ3 の両方
を共通化した例を示す）。以下に、コンピュータでよく
使われる演算器の例を幾つかあげる。
【００４３】図２５に、多ビットの加算／減算器の例を
示す。この回路は、多ビット共通入力３７が０（ロウ論
理レベル）のとき加算器として機能し、多ビット共通入
力３７が１（ハイ論理レベル）のとき減算器として機能
する。この回路は図２４の回路によって実現でき、この
とき図２５の多ビット共通入力３７は図２４の共通入力
３６.1に対応する。
示す。この回路は、多ビット共通入力３７が０（ロウ論
理レベル）のとき加算器として機能し、多ビット共通入
力３７が１（ハイ論理レベル）のとき減算器として機能
する。この回路は図２４の回路によって実現でき、この
とき図２５の多ビット共通入力３７は図２４の共通入力
３６.1に対応する。
【００４４】図２６に、乗算器の構成要素となる多ビッ
ト演算器の例を示す。この回路において、各加算器１の
入力に付随したＡＮＤ回路は乗算の部分積を計算するの
に使用される。この回路は図２４の回路によって実現で
き、このとき図２６の多ビット共通入力３７は図２４の
共通入力３６.2に対応する。
ト演算器の例を示す。この回路において、各加算器１の
入力に付随したＡＮＤ回路は乗算の部分積を計算するの
に使用される。この回路は図２４の回路によって実現で
き、このとき図２６の多ビット共通入力３７は図２４の
共通入力３６.2に対応する。
【００４５】図２７に、オーバーフロー処理機能付き多
ビット加算器の例を示す。この回路は、多ビット共通入
力３７が０のとき通常の加算を行い、多ビット共通入力
３７が１のとき、各加算器１に付属したＯＲ回路はオー
バーフロー処理をする、すなわち引数入力Ａ2 の全ビッ
トを１にする。この回路は図２４の回路によって実現で
き、このとき図２７の多ビット共通入力３７は図２４の
共通入力３６.2に対応する。
ビット加算器の例を示す。この回路は、多ビット共通入
力３７が０のとき通常の加算を行い、多ビット共通入力
３７が１のとき、各加算器１に付属したＯＲ回路はオー
バーフロー処理をする、すなわち引数入力Ａ2 の全ビッ
トを１にする。この回路は図２４の回路によって実現で
き、このとき図２７の多ビット共通入力３７は図２４の
共通入力３６.2に対応する。
【００４６】図２８に、条件に応じて入力が変わる多ビ
ット加算器の例を示す。この回路は、多ビット共通入力
３７の値に応じて各加算器１に付属したＭＵＸの２つの
入力のうち一方が選択され、加算器の引数入力Ａ2 とな
るものである。この回路は図２４の回路によって実現で
き、このとき図２８の多ビット共通入力３７は図２４の
共通入力３６.2に対応する。
ット加算器の例を示す。この回路は、多ビット共通入力
３７の値に応じて各加算器１に付属したＭＵＸの２つの
入力のうち一方が選択され、加算器の引数入力Ａ2 とな
るものである。この回路は図２４の回路によって実現で
き、このとき図２８の多ビット共通入力３７は図２４の
共通入力３６.2に対応する。
【００４７】本発明の第２の実施の形態は、第１の実施
の形態の効果に加えて、プログラマブル機能ブロックの
占有面積を小さくする効果がある。これは、各プログラ
マブル機能ブロックの一部の入力を複数のプログラマブ
ル機能ブロックに渡って共通化することにより、大きい
面積を必要とする入力選択ユニットの数を削減できるた
めである。
の形態の効果に加えて、プログラマブル機能ブロックの
占有面積を小さくする効果がある。これは、各プログラ
マブル機能ブロックの一部の入力を複数のプログラマブ
ル機能ブロックに渡って共通化することにより、大きい
面積を必要とする入力選択ユニットの数を削減できるた
めである。
【００４８】
【発明の効果】以上説明したように本発明によれば以下
のような効果を得ることができる。
のような効果を得ることができる。
【００４９】第１の効果は、高速な算術演算機能を提供
できることである。その理由は、ロジックブロックに全
加算器を用いたためである。
できることである。その理由は、ロジックブロックに全
加算器を用いたためである。
【００５０】第２の効果は、豊富な論理機能を実現でき
ることである。その理由は、極めて多様な論理回路とし
て機能する前置ロジックを全加算器に付加してロジック
ブロックを構成したからである。
ることである。その理由は、極めて多様な論理回路とし
て機能する前置ロジックを全加算器に付加してロジック
ブロックを構成したからである。
【００５１】第３の効果は、小面積のプログラマブル機
能ブロックを実現できることである。その理由は、プロ
グラマブル機能ブロックの一部の入力を複数のプログラ
マブル機能ブロックに渡って共通化したためである。
能ブロックを実現できることである。その理由は、プロ
グラマブル機能ブロックの一部の入力を複数のプログラ
マブル機能ブロックに渡って共通化したためである。
【図１】本発明の第１の実施の形態の構成を示すブロッ
ク図である。
ク図である。
【図２】本発明における前置ロジックの構成と入出力に
付した記号の説明図である。
付した記号の説明図である。
【図３】本発明における前置ロジックで実現可能な論理
機能の説明図である。
機能の説明図である。
【図４】ＭＵＸとインバータとを用いたＸＯＲの構成図
である。
である。
【図５】２つのトランジスタによるＭＵＸの構成図であ
る。
る。
【図６】全加算器で実現可能な論理機能の説明図であ
る。
る。
【図７】全加算器で実現可能な２入力２出力接続回路の
説明図である。
説明図である。
【図８】本発明におけるロジックブロックで実現できる
４入力１出力論理機能の構成図である。
４入力１出力論理機能の構成図である。
【図９】本発明におけるロジックブロックで実現できる
３入力１出力論理機能の構成図である。
３入力１出力論理機能の構成図である。
【図１０】入力選択ユニットの第１の例を示す回路図で
ある。
ある。
【図１１】プログラマブルスイッチの第１の例を示す回
路図である。
路図である。
【図１２】プログラマブルスイッチの第２の例を示す回
路図である。
路図である。
【図１３】プログラマブルスイッチの第３の例を示す回
路図である。
路図である。
【図１４】０−１スイッチの実施例の回路図である。
【図１５】入力選択ユニットの第２の例を示す回路図で
ある。
ある。
【図１６】入力選択ユニットの第３の例を示す回路図で
ある。
ある。
【図１７】ハイ論理レベル信号及びロウ論理レベル信号
の別の供給方法を示す図である。
の別の供給方法を示す図である。
【図１８】ハイ論理レベル信号及びロウ論理レベル信号
のさらに別の供給方法を示す図である。
のさらに別の供給方法を示す図である。
【図１９】本発明を適用したプログラマブル機能モジュ
ールの例を示す図である。
ールの例を示す図である。
【図２０】出力ユニットの例を示す回路図である。
【図２１】本発明を適用したプログラマブル論理デバイ
スの例を示す図である。
スの例を示す図である。
【図２２】相互結合スイッチの構成例を示す図である。
【図２３】相互結合スイッチにおけるプログラマブルス
イッチの例を示す回路図である。
イッチの例を示す回路図である。
【図２４】本発明の第２の実施の形態の構成を示すブロ
ック図である。
ック図である。
【図２５】図２４の回路によって実現可能な多ビット加
算／減算器の構成を示す図である。
算／減算器の構成を示す図である。
【図２６】図２４の回路によって実現可能な乗算器の構
成要素となる多ビット演算器を示す図である。
成要素となる多ビット演算器を示す図である。
【図２７】図２４の回路によって実現可能なオーバーフ
ロー処理機能付き多ビット加算器を示す図である。
ロー処理機能付き多ビット加算器を示す図である。
【図２８】図２４の回路によって実現可能な、条件に応
じて入力が変わる多ビット加算器を示す図である。
じて入力が変わる多ビット加算器を示す図である。
【図２９】従来のロジックブロックの構成図である。
１：全加算器 ２：前置ロジック ２.1：前置ロジックを構成するＸＯＲ ２.2：前置ロジックを構成するＭＵＸ ２.3：ＸＯＲを構成するＭＵＸ ２.4：ＸＯＲを構成するインバータ ３：前置ロジックの入力 ４：前置ロジックの出力 ５：ロジックブロックの入力 ６：入力ブロック ６.i（ｉ＝１，２，３，…）：入力選択ユニット ７：ロジックブロック ８：プログラマブル機能ブロック ９：相互結合配線 １０.1 １０.2 １０.3：任意の２入力１出力論理回路 １１：入力選択ユニットのマルチプレクサ １２：プログラマブルスイッチ １３：入力選択ユニットの出力線 １４：０−１スイッチ １５，１５.1，１５.2：コンフィギュレーションメモリ １６：ＮＭＯＳトランジスタ １７：ＰＭＯＳトランジスタ １８：トランスミッションゲート １９：トライステートバッファ ２０，２１：プログラマブルスイッチの端子 ２２：０−１スイッチの出力 ２３：入力選択ユニットのマルチプレクサの制御入力 ２４.1：ハイ論理レベル信号スイッチ ２４.2：ロウ論理レベル信号スイッチ ２５：プログラマブル機能ブロックの出力をＤ−ＦＦを
通すか否かを選択するマルチプレクサ ２６：Ｄ−ＦＦ ２７：クロック信号 ２８.1，２８.2：出力ユニット ２９：プログラマブル機能モジュール ３０：プログラマブル機能モジュールの出力 ３１：出力ユニットの入力線 ３２：相互結合スイッチ ３３：メモリ ３４：入出力回路 ３５：相互結合配線 ３６，３６.1, ３６.2：共通化した入力線 ３７：多ビット共通入力
通すか否かを選択するマルチプレクサ ２６：Ｄ−ＦＦ ２７：クロック信号 ２８.1，２８.2：出力ユニット ２９：プログラマブル機能モジュール ３０：プログラマブル機能モジュールの出力 ３１：出力ユニットの入力線 ３２：相互結合スイッチ ３３：メモリ ３４：入出力回路 ３５：相互結合配線 ３６，３６.1, ３６.2：共通化した入力線 ３７：多ビット共通入力
Claims (7)
- 【請求項１】 １つの全加算器と少なくとも１つの前置
ロジックとを有し、前記前置ロジックは、第１および第
２の２つの入力のうち一方を１つの制御入力の値に応じ
て選択して出力する第１のマルチプレクサと、２つの入
力の排他的論理和を出力する排他的論理和回路とから構
成され、前記全加算器の３つの入力のうち少なくとも１
つの入力に前記前置ロジックの出力が接続されているロ
ジックブロックと、 前記ロジックブロックが少なくとも１つ配置された半導
体集積回路上において複数の回路の出力と入力との間を
つなぐ相互結合配線上の信号とハイ論理レベル信号とロ
ウ論理レベル信号のうち１つの信号を選択して出力する
１つ以上のプログラマブルな入力選択ユニットとを含
み、 前記ロジックブロックの入力が前記入力選択ユニットの
出力に接続されていることを特徴とするプログラマブル
機能ブロック。 - 【請求項２】 前記前置ロジックを構成する前記排他的
論理和回路は、前記第１および第２の２つの入力のうち
の一方を入力とするインバータと、前記第１および第２
の２つの入力のうちの他方を１つの入力，前記インバー
タの出力をもう１つの入力とし、この２つの入力のうち
一方を前記１つの制御入力の値に応じて選択して出力す
る第２のマルチプレクサとで構成され、 前記前置ロジックを構成する前記第１のマルチプレクサ
および前記第２のマルチプレクサの各々は、１つのＮＭ
ＯＳトランジスタと１つのＰＭＯＳトランジスタとから
構成され、前記両トランジスタの各々のソースを入力，
前記両トランジスタの互いに接続されたドレインを出
力，前記両トランジスタの互いに接続されたゲートを制
御入力としたことを特徴とする請求項１記載のプログラ
マブル機能ブロック。 - 【請求項３】 前記入力選択ユニットへハイ論理レベル
信号及びロウ論理レベル信号を供給する回路として、１
つのＮＭＯＳトランジスタのソースがグランドに、前記
ＮＭＯＳトランジスタのゲートが第１の１ビットメモリ
の出力に、１つのＰＭＯＳトランジスタのソースが電源
に、前記ＰＭＯＳトランジスタのゲートが第２の１ビッ
トメモリの出力にそれぞれ接続され、前記ＮＭＯＳトラ
ンジスタのドレインと前記ＰＭＯＳトランジスタのドレ
インが接続され、この接続されたドレインからハイ論理
レベル信号及びロウ論理レベル信号を出力する回路を有
することを特徴とする請求項１記載のプログラマブル機
能ブロック。 - 【請求項４】 前記入力選択ユニットへハイ論理レベル
信号及びロウ論理レベル信号を供給する回路として、プ
ログラムによって出力がハイ論理レベル信号，高インピ
ーダンスのいずれかを選択でき、選択した信号を前記相
互結合配線のうち少なくとも１本に出力する第１の回路
と、プログラムによって出力がロウ論理レベル信号，高
インピーダンスのいずれかを選択でき、選択した信号を
前記相互結合配線のうち少なくとも１本に出力する第２
の回路とを有することを特徴とする請求項１記載のプロ
グラマブル機能ブロック。 - 【請求項５】 前記第１の回路は、第１の１ビットメモ
リと、ソースが電源に、ゲートが前記第１の１ビットメ
モリにそれぞれ接続され、ドレインを出力とする１つの
ＰＭＯＳトランジスタとで構成され、 前記第２の回路は、第２の１ビットメモリと、ソースが
グランドに、ゲートが前記第２の１ビットメモリにそれ
ぞれ接続され、ドレインを出力とする１つのＮＭＯＳト
ランジスタとで構成されることを特徴とする請求項４記
載のプログラマブル機能ブロック。 - 【請求項６】 前記前置ロジックの少なくとも１つの入
力が、他のプログラマブル機能ブロックにおける前置ロ
ジックの同じ入力と共通の配線によって接続され、前記
共通の配線の各々に１つの前記入力選択ユニットの出力
を接続した構成を有することを特徴とする請求項１記載
のプログラマブル機能ブロック。 - 【請求項７】 前記共通の配線に接続する前記前置ロジ
ックの入力が、前記前置ロジックを構成する前記第１の
マルチプレクサの制御入力と、前記前置ロジックを構成
する排他的論理和回路の前記第１のマルチプレクサに接
続されていない方の入力のうち少なくとも一方であるこ
とを特徴とする請求項６記載のプログラマブル機能ブロ
ック。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29788397A JP3185727B2 (ja) | 1997-10-15 | 1997-10-15 | プログラマブル機能ブロック |
| US09/169,948 US6130553A (en) | 1997-10-15 | 1998-10-13 | Programmable function block |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29788397A JP3185727B2 (ja) | 1997-10-15 | 1997-10-15 | プログラマブル機能ブロック |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11122096A true JPH11122096A (ja) | 1999-04-30 |
| JP3185727B2 JP3185727B2 (ja) | 2001-07-11 |
Family
ID=17852351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29788397A Expired - Lifetime JP3185727B2 (ja) | 1997-10-15 | 1997-10-15 | プログラマブル機能ブロック |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6130553A (ja) |
| JP (1) | JP3185727B2 (ja) |
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| US8587336B2 (en) | 2005-11-15 | 2013-11-19 | Semiconductor Technology Academic Research Center | Reconfigurable logic block, programmable logic device provided with the reconfigurable logic block, and method of fabricating the reconfigurable logic block |
| JP2016220251A (ja) * | 2011-05-16 | 2016-12-22 | 株式会社半導体エネルギー研究所 | プログラマブルロジックデバイス |
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| JP3444216B2 (ja) * | 1999-01-28 | 2003-09-08 | 日本電気株式会社 | プログラマブルデバイス |
| DE102004011433A1 (de) * | 2004-03-09 | 2005-10-20 | Infineon Technologies Ag | Logik-Grundzelle, Logik-Grundzellen-Anordnung und Logik-Vorrichtung |
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| CN102714496B (zh) | 2010-01-20 | 2016-06-29 | 株式会社半导体能源研究所 | 半导体装置 |
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| JP5892852B2 (ja) | 2011-05-20 | 2016-03-23 | 株式会社半導体エネルギー研究所 | プログラマブルロジックデバイス |
| JP5912844B2 (ja) | 2011-05-31 | 2016-04-27 | 株式会社半導体エネルギー研究所 | プログラマブルロジックデバイス |
| US8669781B2 (en) | 2011-05-31 | 2014-03-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2016090596A1 (zh) * | 2014-12-11 | 2016-06-16 | 京微雅格（北京）科技有限公司 | 可跳过的一比特全加器和fpga器件 |
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1997
- 1997-10-15 JP JP29788397A patent/JP3185727B2/ja not_active Expired - Lifetime
-
1998
- 1998-10-13 US US09/169,948 patent/US6130553A/en not_active Expired - Lifetime
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| US6130553A (en) | 2000-10-10 |
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