JP2007088396A - デジタルチューナ用多層基板および多層基板 - Google Patents
デジタルチューナ用多層基板および多層基板 Download PDFInfo
- Publication number
- JP2007088396A JP2007088396A JP2005278792A JP2005278792A JP2007088396A JP 2007088396 A JP2007088396 A JP 2007088396A JP 2005278792 A JP2005278792 A JP 2005278792A JP 2005278792 A JP2005278792 A JP 2005278792A JP 2007088396 A JP2007088396 A JP 2007088396A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- region
- pattern region
- power supply
- ground
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
- H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/07—Electric details
- H05K2201/0707—Shielding
- H05K2201/0723—Shielding provided by an inner layer of PCB
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/0929—Conductive planes
- H05K2201/093—Layout of power planes, ground planes or power supply conductors, e.g. having special clearance holes therein
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/0929—Conductive planes
- H05K2201/09345—Power and ground in the same plane; Power planes for two voltages in one plane
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/09663—Divided layout, i.e. conductors divided in two or more parts
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
- H05K2201/09972—Partitioned, e.g. portions of a PCB dedicated to different functions; Boundary lines therefore; Portions of a PCB being processed separately or differently
Landscapes
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
Abstract
【解決手段】最上層と最下層のそれぞれにノイズを外部に発しつつ自らも外部からのノイズの影響を受けやすいLSIなどの部品を実装する場合に、最上層の一つ下層および最下層の一つ上層をそれぞれ、LSIなどの部品位置に対応する範囲にグランド領域を設けた、グランド領域と電源領域との併設層とした。そのため、従来のようにLSIを実装した最上層の一つ下層およびLSIを実装した最下層の一つ上層をそれぞれに、層の略全体に渡ってグランドパターンを形成したグランド層とする必要がなくなり、多層基板の積層数を削減することができる。
【選択図】図1
Description
この場合、複数(例えば、2つ)の集積回路は、同一層には実装せず、各層のうち一番上の層(最上層)と一番下の層(最下層)とに分けてそれぞれ実装する場合がある。これは、集積回路はノイズ源となるので、互いのノイズの影響を避けるために、同一層上ではなく最上層と最下層とで距離的に分けるのである。また、集積回路を実装した最上下各層の内側には、層一面に渡ってグランド用パターンをベタ状に形成したグランド層をそれぞれ形成することがあった。つまり、グランド層はノイズを遮蔽する効果を発揮するため、かかる構成とすることで、各集積回路がそれぞれ発するノイズの影響が互いに及ぶことを効果的に防止する。
一方、コスト低減のために積層数の少ない基板を採用すると、集積回路を実装した最上層の内側の層および最下層の内側の層をそれぞれグランド層に割当てる余裕が無くなり、十分なノイズ対策ができなくなるという不都合が生じる。
その結果、第1の集積回路に対しては第1併設層のうち第1グランドパターン領域がノイズを遮蔽するシールド部材となり、第2の集積回路に対しては第2併設層のうち第2グランドパターン領域がノイズを遮蔽するシールド部材となる。また、層の略全面に渡ってグランドパターン領域のみを形成した層を備えることなく、第1の集積回路および第2の集積回路をノイズから保護することができる。
第1電源パターン領域および第2電源パターン領域では、所定幅のライン状のパターンとし、かかる電源パターン領域のパターンと集積回路などの電子部品を実装する部品層とを所定数の層間接続孔によって接続すれば、電源パターン領域と部品層とを繋ぐ経路に所定のインピーダンスが生じるため、電源パターン領域から同経路に乗るノイズが低減される。
つまり、電源パターン領域とは異なり、グランドパターン領域ではパターンをベタ状に形成するとともに、各電源パターン領域と部品層とを接続する層間接続孔よりも多数の層間接続孔によってグランドパターン領域と部品層とを接続する。その結果、グランドパターン領域と部品層との間のインピーダンスを大きく低減することが可能となる。
つまり、第1の集積回路を実装する第1部品層は、その下方に積層された第1グランドパターン領域および第2電源パターン領域とそれぞれ接続し、第2の集積回路を実装する第2部品層は、その上方に積層された第2グランドパターン領域および第1電源パターン領域とそれぞれ接続する。その結果、第1部品層とグランドとの間のインピーダンスが略統一され、第1部品層と電源との間のインピーダンスが略統一される。また、第2部品層とグランドとの間のインピーダンスが略統一され、第2部品層と電源との間のインピーダンスが略統一される。
つまり、部品層に実装された集積回路や他の電子部品を動作させるためには、複数種類のレベルの電源電圧を供給する必要があるため、第1電源パターン領域および第2電源パターン領域は、上記パターン小領域をそれぞれに形成し、各パターン小領域から所定レベルの電源電圧を部品層に供給するようにしている。
本実施形態では、多層基板10は4層基板としており、上から、部品層20(第1部品層)、グランドパターン・電源パターン併設層(第1併設層)30、グランドパターン・電源パターン併設層(第2併設層)40、’部品層50(第2部品層)となっている。また、部品層20と第1併設層30との間、第1併設層30と第2併設層40との間、第2併設層40と部品層50との間には、所定厚さを有する絶縁層60a,60b,60cがそれぞれ挟まれている。
同様に、図3は、部品層50を上方から見た状態を示しており、同図によっても、LSI51(鎖線表示)および電子部品52(鎖線表示)が基板面の略中心線より右側に位置していることが判る。
第1併設層30は、概略、グランド領域31と電源領域32とから構成される。第2併設層40は、概略、グランド領域42と電源領域41とから構成される。グランド領域31およびグランド領域42は、それぞれ領域のほぼ全域に渡ってベタ状にグランド用パターンを形成した領域である。一方、電源領域32および電源領域41は、それぞれ領域中に所定幅のライン状のパターンを這わせることにより形成した領域である。
部品層20に実装したLSI21および電子部品22の各グランド端子(または、これらグランド端子と接続している部品層20中のパターン)に対しては、第1併設層30のグランド領域31のパターンをビアを介して接続する。また、LSI21および電子部品22の各電源端子(または、これら電源端子と接続している部品層20中のパターン)に対しては、第2併設層40の電源領域41のパターンをビアを介して接続する。
つまり、最上層と最下層のそれぞれにノイズを外部に発しつつ自らも外部からのノイズの影響を受けやすいLSIなどの部品を実装する場合に、最上層の一つ下層および最下層の一つ上層をそれぞれ、LSIなどの部品位置に対応する範囲にグランド領域を設けた、グランドパターンと電源パターンとの併設層とした。そのため、従来のように、LSIを実装した最上層の一つ下層およびLSIを実装した最下層の一つ上層をそれぞれに、層の略全体に渡ってグランドパターンを形成したグランド層とする必要がなくなり、その結果、多層基板の積層数を削減することができる。
従って、LSI21,51や電子部品22,52など、ノイズの影響を受けさせるべきでない部品について確実にノイズから保護することができる。
すなわち、かかるインピーダンス特性によって、LSI21および電子部品22、LSI51および電子部品52はそれぞれ、より一層ノイズを発生し難くなり、かつ外部からのノイズの影響を受け難くなると言える。
20,50…部品層
21,51…LSI‐IC
22,52…電子部品
30…第1併設層
31,42…グランド領域
32,41…電源領域
40…第2併設層
32a,32b,41a,41b…小領域
60a,60b,60c…絶縁層
Claims (7)
- 電源用パターンを配した電源パターン領域とグランド用パターンを配したグランドパターン領域とを同一層中に形成した層を備えたデジタルチューナ用多層基板において、
基板面の略中心の左右における一方側の層表面に第1LSI‐ICおよび所定の電子部品を実装した第1部品層と、第1部品層の下層であって同一層中に第1グランドパターン領域と第1電源パターン領域とを形成した第1併設層と、第1併設層の下層であって同一層中に第2グランドパターン領域と第2電源パターン領域とを形成した第2併設層と、第2併設層の下層であって上記左右における他方側の層表面に第2LSI‐ICおよび所定の電子部品を実装した第2部品層との4層で構成することにより層の略全面に渡ってグランドパターン領域のみを形成した層を有さず、
上記第1グランドパターン領域は、第1LSI‐ICおよび所定の電子部品の実装位置とその周辺を含む第1部品層における領域に対応する範囲に形成されるとともに、第2電源パターン領域は当該第1グランドパターン領域に対応する範囲に形成され、上記第2グランドパターン領域は、第2LSI‐ICおよび所定の電子部品の実装位置とその周辺を含む第2部品層における領域に対応する範囲に形成されるとともに、第1電源パターン領域は当該第2グランドパターン領域に対応する範囲に形成され、
上記第1電源パターン領域および第2電源パターンはそれぞれに、領域中に所定幅のライン状のパターンを這わせて形成されるとともに、第1電源パターン領域はパターンと第2部品層とを所定数のビアを介して接続し、第2電源パターン領域はパターンと第1部品層とを所定数のビアを介して接続し、
上記第1グランドパターン領域および第2グランドパターン領域はそれぞれに、領域中の略全面に渡ってパターンを形成するとともに、第1グランドパターンは第2電源パターン領域と第1部品層とを接続するビア数よりも多数のビアによって第1部品層と接続され、第2グランドパターンは第1電源パターン領域と第2部品層とを接続するビア数よりも多数のビアによって第2部品層と接続され、
かつ、第1電源パターン領域および第2電源パターン領域は、複数種類の電圧レベルの電源を供給する複数のパターン小領域をそれぞれに形成していることを特徴とするデジタルチューナ用多層基板。 - 電源用パターンを配した電源パターン領域とグランド用パターンを配したグランドパターン領域とを同一層中に形成した層を備えた多層基板において、
層表面に第1の集積回路を実装した第1部品層と、第1部品層の下層であって同一層中に第1グランドパターン領域と第1電源パターン領域とを形成した第1併設層と、第1併設層の下層であって同一層中に第2グランドパターン領域と第2電源パターン領域とを形成した第2併設層と、第2併設層の下層であって層表面に第2の集積回路を実装した第2部品層とによって構成することにより層の略全面に渡ってグランドパターン領域のみを形成した層を有さず、
かつ、上記第1グランドパターン領域は、第1の集積回路の実装位置およびその周辺を含む第1部品層における領域に対応する範囲に形成されるとともに、第2電源パターン領域は当該第1グランドパターン領域に対応する範囲に形成され、上記第2グランドパターン領域は、第2の集積回路の実装位置およびその周辺を含む第2部品層における領域に対応する範囲に形成されるとともに、第1電源パターン領域は当該第2グランドパターン領域に対応する範囲に形成されることを特徴とする多層基板。 - 上記第1電源パターン領域および第2電源パターン領域はそれぞれに、領域中に所定幅のライン状のパターンを這わせて形成されるとともに、各電源パターン領域のパターンは対応する部品層と所定数の層間接続孔によって接続されることを特徴とする請求項2に記載の多層基板。
- 上記第1グランドパターン領域および第2グランドパターン領域はそれぞれに、領域中の略全面に渡ってパターンを形成するとともに、各グランドパターン領域のパターンは上記各電源パターン領域と部品層とを接続する層間接続孔よりも多数の層間接続孔によって対応する部品層と接続されることを特徴とする請求項3に記載の多層基板。
- 上記第1電源パターン領域は層間接続孔を介して第2部品層と接続し、第2電源パターン領域は層間接続孔を介して第1部品層と接続することを特徴とする請求項3または請求項4のいずれかに記載の多層基板。
- 上記第1グランドパターン領域は層間接続孔を介して第1部品層と接続し、第2グランドパターン領域は層間接続孔を介して第2部品層と接続することを特徴とする請求項3〜請求項5のいずれかに記載の多層基板。
- 第1電源パターン領域および第2電源パターン領域は、複数種類の電圧レベルの電源を供給する複数のパターン小領域をそれぞれに形成していることを特徴とする請求項2〜請求項6のいずれかに記載の多層基板。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005278792A JP4106568B2 (ja) | 2005-09-26 | 2005-09-26 | デジタルチューナ用多層基板および多層基板 |
US11/516,005 US7528479B2 (en) | 2005-09-26 | 2006-09-05 | Multilayer substrate for digital tuner and multilayer substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005278792A JP4106568B2 (ja) | 2005-09-26 | 2005-09-26 | デジタルチューナ用多層基板および多層基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007088396A true JP2007088396A (ja) | 2007-04-05 |
JP4106568B2 JP4106568B2 (ja) | 2008-06-25 |
Family
ID=37892830
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005278792A Expired - Fee Related JP4106568B2 (ja) | 2005-09-26 | 2005-09-26 | デジタルチューナ用多層基板および多層基板 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7528479B2 (ja) |
JP (1) | JP4106568B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009071094A (ja) * | 2007-09-14 | 2009-04-02 | Furukawa Electric Co Ltd:The | 部品内蔵基板 |
JP2013221983A (ja) * | 2012-04-13 | 2013-10-28 | Canon Inc | 発光装置 |
JP2021186518A (ja) * | 2020-06-04 | 2021-12-13 | 株式会社藤商事 | 遊技機 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5566097B2 (ja) * | 2009-12-25 | 2014-08-06 | 株式会社トクヤマデンタル | 歯科用色調適合確認材料 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3877132B2 (ja) * | 2000-11-20 | 2007-02-07 | 富士通株式会社 | 多層配線基板及び半導体装置 |
DE60335756D1 (de) * | 2003-02-04 | 2011-02-24 | Panasonic Corp | Integrierte Halbleiterschaltung |
JP2004281768A (ja) | 2003-03-17 | 2004-10-07 | Nec Corp | 多層プリント配線基板 |
-
2005
- 2005-09-26 JP JP2005278792A patent/JP4106568B2/ja not_active Expired - Fee Related
-
2006
- 2006-09-05 US US11/516,005 patent/US7528479B2/en not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009071094A (ja) * | 2007-09-14 | 2009-04-02 | Furukawa Electric Co Ltd:The | 部品内蔵基板 |
JP2013221983A (ja) * | 2012-04-13 | 2013-10-28 | Canon Inc | 発光装置 |
JP2021186518A (ja) * | 2020-06-04 | 2021-12-13 | 株式会社藤商事 | 遊技機 |
Also Published As
Publication number | Publication date |
---|---|
US7528479B2 (en) | 2009-05-05 |
US20070069325A1 (en) | 2007-03-29 |
JP4106568B2 (ja) | 2008-06-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9674941B2 (en) | Printed circuit board for mobile platforms | |
KR100598118B1 (ko) | 적층형 인쇄회로기판 | |
KR101385167B1 (ko) | 프린트 회로판 | |
US7199308B2 (en) | Multi-layered printed wiring board | |
JP4106568B2 (ja) | デジタルチューナ用多層基板および多層基板 | |
US10396031B2 (en) | Electronic device with delamination resistant wiring board | |
US7237587B2 (en) | Multi-layer printed circuit board | |
JP2007081079A (ja) | 半導体ic内蔵モジュール | |
JP6671551B1 (ja) | 多層プリント基板 | |
US8198549B2 (en) | Multi-layer printed wiring board | |
US20120152608A1 (en) | Printed circuit board with a screen | |
US20070228578A1 (en) | Circuit substrate | |
JP4671333B2 (ja) | 多層プリント回路基板と電子機器 | |
JP5900616B2 (ja) | 複合モジュール | |
JP2007150212A (ja) | 回路基板 | |
US20070119620A1 (en) | Flexible circuit shields | |
JP2008124105A (ja) | 多層プリント配線板 | |
US20080165514A1 (en) | Printed circuit board | |
JP2007158243A (ja) | 多層プリント回路基板 | |
US7817438B2 (en) | Transceiver module and PCB structure thereof | |
CN116744535A (zh) | 一种印刷电路板及电子设备 | |
US10709045B2 (en) | High frequency module | |
KR20170014878A (ko) | 실장기판 및 이를 이용한 전자소자 | |
JP2006303020A (ja) | コンデンサ内蔵プリント配線板 | |
JP2009152225A (ja) | 電子回路モジュール |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080131 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080305 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080318 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110411 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130411 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130411 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140411 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |