JP6671551B1 - 多層プリント基板 - Google Patents

Abstract

多層プリント基板（１）は、内層導体である導体（３Ａ）、表層導体である導体（５Ａ，５Ａ’，５Ｂ，５Ｂ’）、内層を通ってＩＣ（７）と導体（５Ａ）を接続する電源ビア（１０）およびＩＣ（７）、導体（５Ｂ）を接続するＧＮＤビア（１２）、および、内層を通って導体（３Ａ）と導体（５Ａ’）を接続する電源ビア（１１）を備え、ＩＣ（７）が積層方向に投影された領域（Ａ）において、ＩＣ（７）の面積に対する導体（３Ａ）の面積の比率が、ＩＣ７の面積に対する導体（５Ａ，５Ａ’，５Ｂ，５Ｂ’）の面積の比率よりも低くなるように構成されている。

Description

本発明は、多層プリント基板に関する。

例えば、特許文献１には、集積回路（以下、ＩＣと記載する）を搭載した多層プリント基板が記載されている。この多層プリント基板において、ＩＣの直下にある内層の電源層またはグラウンド層を貫通する信号接続用のスルーホールは、内層の電源層またはグラウンド層を分断しないように、一つ置きで互い違いに規則正しく分散して配置されている。

特開平１０−３０３５６４号公報

特許文献１に記載された多層プリント基板は、多数の電源系統を有したＩＣが搭載された場合、ＩＣ直下の領域、すなわち、ＩＣが積層方向に投影された領域において、各電源系統に関わる内層導体を設けるために使用される層数が増加するという課題があった。

本発明は上記課題を解決するものであり、ＩＣが積層方向に投影された領域において、ＩＣの電源系統に関わる内層導体を設けるために使用される層数を低減することができる多層プリント基板を得ることを目的とする。

本発明に係る多層プリント基板は、底面に電源ピンとグラウンドピンが配置された集積回路が搭載される第１の面に配される第１の配線層、第１の面とは反対側の第２の面に配される第４の配線層、第１の配線層と第４の配線層との間に配される第２の配線層及び第３の配線層、第１の配線層から第４の配線層の各層の間にそれぞれ配される絶縁体を有する基板と、第１の配線層に形成され、集積回路の電源ピンが接続される電源導体層と、第１の配線層に形成され、集積回路のグラウンドピンが接続されるグラウンド導体層と、第２の配線層に形成され、電源を供給する内層電源層と、第３の配線層における、集積回路が第１の面から積層方向に投影された領域に形成され、グラウンド電位とされるグラウンド層と、第４の配線層における、集積回路が第１の面から積層方向に投影された領域に形成され、バイパスコンデンサの一方の端子が接続される表層電源導体層と、第４の配線層における、集積回路が第１の面から積層方向に投影された領域に、表層電源導体層と電気的に絶縁されて形成され、バイパスコンデンサの他方の端子が接続される表層グラウンド導体層と、第１の配線層と第４の配線層の間に配される絶縁体を貫通し、第２の配線層に形成された内層電源層から絶縁され、第３の配線層に形成されたグラウンド層から絶縁され、電源導体層と表層電源導体層とを電気的に接続する第１の電源接続部と、第１の配線層と第４の配線層の間に配される絶縁体を貫通し、第３の配線層に形成されたグラウンド層から絶縁され、内層電源層と、表層電源導体層、及び第１の配線層に形成された、第１の電源接続部が電気的に接続される電源導体層とは異なる、集積回路の他の電源ピンが接続される電源導体層とを電気的に接続する第２の電源接続部と、第１の配線層と第４の配線層の間に配される絶縁体を貫通し、第３の配線層に形成されたグラウンド層と導通し、グラウンド導体層と表層グラウンド導体層とを電気的に接続するグラウンド接続部と、を備え、集積回路が第１の面から積層方向に投影された領域において、集積回路の面積に対する内層電源層の面積の比率が、集積回路の面積に対する表層電源導体層及び表層グラウンド導体層の面積の和の比率よりも低い、または集積回路が第１の面から積層方向に投影された領域に内層電源層が設けられておらず、第２の電源接続部の数は、第１の電源接続部とグラウンド接続部の合計数よりも少ないことを特徴とする。

本発明によれば、基板の第２の配線層に電源を供給する内層電源層が形成され、第１の電源接続部が、第１の配線層に形成され、集積回路の電源ピンが接続される電源導体層と第４の配線層に形成された表層電源導体層とを電気的に接続し、第２の電源接続部が、内層電源層と、表層電源導体層、及び第１の配線層に形成された、第１の電源接続部が電気的に接続される電源導体層とは異なる、集積回路の他の電源ピンが接続される電源導体層と電気的に接続し、集積回路が第１の面から積層方向に投影された領域において、集積回路の面積に対する内層電源層の面積の比率が、集積回路の面積に対する表層電源導体層及び表層グラウンド導体層の面積の和の比率よりも低い、または集積回路が第１の面から積層方向に投影された領域に内層電源層が設けられていない構成としたことにより、当該領域において、集積回路の電源系統に関わり、電源を供給するための内層電源層を設けるために使用される層数を低減することができる。
また、集積回路の電源ピンから第１の電源接続部のビアへ流出したノイズ電流は、バイパスコンデンサで効果的にフィルタリングされ、第２の電源接続部を介して内層電源層へ流出される。
第２の電源接続部の数を、第１の電源接続部とグラウンド接続部の合計数よりも少なくしたことにより、集積回路の電源ピンと接続する電源接続部の数を増やすことなく、集積回路の電源ピンからのノイズ電流の抑制効果が得られる。

実施の形態１に係る多層プリント基板の構成例を示す積層方向断面図である。 実施の形態１に係る多層プリント基板が有する第１の配線層の構成を示す水平方向断面図である。 実施の形態１に係る多層プリント基板が有する第２の配線層の構成を示す水平方向断面図である。 実施の形態１に係る多層プリント基板が有する第３の配線層の構成を示す水平方向断面図である。 実施の形態１に係る多層プリント基板が有する第４の配線層の構成を示す平面図である。 実施の形態２に係る多層プリント基板の構成例を示す積層方向断面図である。 実施の形態２に係る多層プリント基板が有する第１の配線層の構成を示す水平方向断面図である。 実施の形態２に係る多層プリント基板が有する第２の配線層の構成を示す水平方向断面図である。 実施の形態２に係る多層プリント基板が有する第３の配線層の構成を示す水平方向断面図である。 実施の形態２に係る多層プリント基板が有する第４の配線層の構成を示す平面図である。 実施の形態３に係る多層プリント基板の構成例を示す積層方向断面図である。 実施の形態３に係る多層プリント基板が有する第１の配線層の構成を示す水平方向断面図である。 実施の形態３に係る多層プリント基板が有する第２の配線層の構成を示す水平方向断面図である。 実施の形態３に係る多層プリント基板が有する第３の配線層の構成を示す水平方向断面図である。 実施の形態３に係る多層プリント基板が有する第４の配線層の構成を示す平面図である。

実施の形態１．
図１は、実施の形態１に係る多層プリント基板の構成例を示す積層方向断面図である。図１において、多層プリント基板１は、第１の配線層２、第２の配線層３、第３の配線層４および第４の配線層５が、絶縁体６を介して厚み方向Ｚに積層された４層基板である。各層は、厚み方向Ｚと直交しているＸ−Ｙ平面上に分布している。多層プリント基板１には、ＩＣ７が搭載される。以下、ＩＣ（集積回路）７が有する電源系統が１つである場合を例に挙げて、多層プリント基板１の配線構造について説明する。ただし、ＩＣ７が多数の電源系統を有する場合であっても、当該配線構造は、それぞれの電源系統について採用することができる。

第１の配線層２は、ＩＣ７が実装される第１の面である。第１の配線層２には、銅箔などの導電体で導体２Ａおよび導体２Ｂが形成されている。導体２Ａは、はんだボール８を介して、ＩＣ７が有する電源ピン７−１と接続されている。導体２Ｂは、はんだボール８を介して、ＩＣ７が有するグラウンドピン７−２と接続されている。

第２の配線層３は、ＩＣ７に電源を供給する内層導体が形成される電源層である。例えば、図１に示すように、第２の配線層３には、銅箔などの導電体で導体３Ａが形成されている。導体３Ａは、ＩＣ７の電源系統に電源を供給するための内層導体である。

第３の配線層４は、グラウンド電位の導体４Ａが形成されたグラウンド層である。以降の説明では、グラウンドをＧＮＤと記載する。導体４Ａは、銅箔などの導電体で、第３の配線層４のほぼ全面に形成されたベタパターンの導体である。

第４の配線層５は、多層プリント基板１の第１の面とは反対側の第２の面である。第４の配線層５には、銅箔などの導電体で導体５Ａ、導体５Ａ’、導体５Ｂおよび導体５Ｂ’が形成されている。導体５Ａは、第４の配線層５に形成された表層導体のうち、電源電位の表層電源導体であり、電源ビア１０を介して導体２Ａに接続される。導体５Ｂは、第４の配線層５に形成された表層導体のうち、ＧＮＤ電位の表層グラウンド導体であり、ＧＮＤビア１２を介して導体２Ｂに接続される。導体５Ａ’は、導体５Ａから延びた線状導体である。導体５Ｂ’は、第４の配線層５において、導体５Ｂとは別に形成された表層グラウンド導体である。なお、導体５Ｂと導体５Ｂ’は、第３の配線層４における導体４Ａに共通に接続されるので、第４の配線層５において、導体５Ｂと導体５Ｂ’は一体の導体であってもよい。

絶縁体６は、多層プリント基板１の配線層間を絶縁する絶縁体であり、例えば、エポキシ樹脂またはポリイミド樹脂といった電気絶縁性の樹脂材で構成されている。なお、多層プリント基板１において、配線層間ごとに異なる材質の絶縁体６を用いてもよい。また、多層プリント基板１の表面は、レジストされていてもよい。

コンデンサ９は、一方の端部が導体５Ａに接続され、他方の端部が導体５Ｂに接続されたバイパスコンデンサである。コンデンサ９’は、一方の端部が導体５Ａ’に接続され、他方の端部が導体５Ｂ’に接続されたバイパスコンデンサである。

電源ビア１０は、多層プリント基板１の内層を通って第１の配線層２における導体２Ａと第４の配線層５における導体５Ａとを接続する。導体２Ａが、はんだボール８を介して電源ピン７−１に接続されるので、電源ビア１０は、ＩＣ７と導体５Ａを接続する第１の接続部として機能する。また、図１に示すように、電源ビア１０は、第２の配線層３における導体３Ａから絶縁され、第３の配線層４における導体４Ａから絶縁されている。

電源ビア１１は、多層プリント基板１の内層を通って第２の配線層３における導体３Ａと第４の配線層５における導体５Ａ’とを接続する第２の接続部である。図１に示すように、電源ビア１１は、第１の配線層２における導体２Ａおよび導体２Ｂから絶縁されており、第３の配線層４における導体４Ａから絶縁されている。ＩＣ７には、電源ビア１１を介した経路で電源が供給される。

ＧＮＤビア１２は、多層プリント基板１の内層を通って第１の配線層２における導体２Ｂと第４の配線層５における導体５Ｂとを接続する。導体２Ｂが、はんだボール８を介してＧＮＤピン７−２に接続されるので、ＧＮＤビア１２は、ＩＣ７と導体５Ｂを接続する第１の接続部として機能する。また、図１に示すように、ＧＮＤビア１２は、第３の配線層４における導体４Ａと導通されている。ＧＮＤビア１２’は、多層プリント基板１の内層を通って、第３の配線層４における導体４Ａと第４の配線層５における導体５Ｂ’とを接続する。

図２Ｄに示す領域Ａは、ＩＣ７の外形が第１の配線層２から積層方向に投影された領域である。領域Ａにおいて、ＩＣ７の面積に対する導体３Ａの面積の比率は、ＩＣ７の面積に対する、導体５Ａ、導体５Ａ’、導体５Ｂおよび導体５Ｂ’の面積の比率よりも低くなっている。

図２Ａは、多層プリント基板１が有する第１の配線層２の構成を示す水平方向断面図である。図２Ａに示すように、第１の配線層２における領域Ａには、ＩＣ７が有する電源系統に対応した位置に導体２Ａおよび導体２Ｂが配置され、ＩＣ７が有する複数のピンに対応した位置に複数のはんだボール８がそれぞれ配置されている。ＩＣ７の電源ピン７−１は、はんだボール８を介して導体２Ａに接続され、ＩＣ７のＧＮＤピン７−２は、はんだボール８を介して導体２Ｂに接続される。

図２Ａに示すように、導体２Ａには電源ビア１０が接続され、導体２ＢにはＧＮＤビア１２が接続されている。また、電源ビア１１は、導体２Ａおよび導体２Ｂから絶縁され、ＧＮＤビア１２’は、導体２Ａおよび導体２Ｂから絶縁されている。なお、ＩＣ７のピン配置によっては、導体２Ｂおよびはんだボール８を介してＧＮＤビア１２’をＧＮＤピン７−２と導通させてもよい。この場合、ＧＮＤビア１２’はＧＮＤビア１２となるので、ＧＮＤビア１２がコンデンサ９’に接続される。

図２Ｂは、多層プリント基板１が有する第２の配線層３の構成を示す水平方向断面図である。図２Ｂに示すように、第２の配線層３における領域Ａには、第１の配線層２における導体２Ａおよび導体２Ｂに対応した位置に電源ビア１０およびＧＮＤビア１２が形成されている。また、図２Ｂに示すように、第２の配線層３には帯状の導体３Ａが形成されており、領域Ａの内部には導体３Ａの端部のみが形成されている。導体３Ａは電源ビア１０から絶縁されている。

領域Ａの内部にある導体３Ａの端部には、電源ビア１１が接続されており、ＧＮＤビア１２’は、導体３Ａの端部の近傍に配置されている。さらに、第２の配線層３において、電源ビア１０、電源ビア１１、ＧＮＤビア１２およびＧＮＤビア１２’は、互いに絶縁されている。

図２Ｃは、多層プリント基板１が有する第３の配線層４の構成を示す水平方向断面図である。図２Ｃに示すように、第３の配線層４における領域Ａには、ベタパターンのＧＮＤである導体４Ａが形成されている。また、第３の配線層４には、第１の配線層２における導体２Ａおよび導体２Ｂに対応した位置に電源ビア１０およびＧＮＤビア１２が形成されている。第３の配線層４における領域Ａにおいて、電源ビア１０は、導体４Ａから絶縁されており、電源ビア１１は、導体４Ａから絶縁されている。第３の配線層４における領域Ａにおいて、ＧＮＤビア１２およびＧＮＤビア１２’は、導体４Ａと導通されている。

図２Ｄは、多層プリント基板１が有する第４の配線層５の構成を示す平面図である。図２Ｄに示すように、第４の配線層５における領域Ａには、第４の配線層５の電源ビア１０の全てに接続するように引き回された導体５Ａと、ＧＮＤビア１２の全てに接続するように引き回された導体５Ｂとが形成されている。コンデンサ９は、導体５Ａと導体５Ｂとの間に実装される。

また、図２Ｄに示すように、導体５Ａ’は、領域Ａの内部で、導体５Ａから延びた線状導体である。導体５Ａ’の基部の近傍には、電源ビア１０が接続され、導体５Ａ’の端部には、電源ビア１１が接続されている。導体５Ａ’の端部の近傍には、表層電源導体である導体５Ｂ’が形成されており、導体５Ｂ’には、ＧＮＤビア１２’が接続されている。導体５Ａ’の端部には、コンデンサ９’の一方の端部が接続され、導体５Ｂ’には、コンデンサ９’の他方の端部が接続される。

多層プリント基板１は、領域Ａにおいて、ＩＣ７の面積に対する導体３Ａの面積の比率が、ＩＣ７の面積に対する導体５Ａ、導体５Ａ’、導体５Ｂおよび導体５Ｂ’の面積の比率よりも低くなるように構成されている。これにより、領域Ａにおいて、ＩＣ７の電源系統に関わる内層導体を設けるために使用される層数が低減される。

ＩＣ７の面積とは、多層プリント基板１の積層方向に投影されたＩＣ７の外形の面積であり、領域Ａの面積である。導体３Ａの面積は、図２Ｂに示した水平方向における領域Ａ内の導体３Ａの面積である。導体５Ａ、導体５Ａ’、導体５Ｂおよび導体５Ｂ’の面積は、図２Ｄに示した水平方向における導体５Ａ、導体５Ａ’、導体５Ｂおよび導体５Ｂ’の領域Ａ内の各面積を加算した値であってもよいし、第４の配線層５における領域Ａ内の導体５Ａ、導体５Ａ’、導体５Ｂおよび導体５Ｂ’を合わせた外形の面積であってもよい。さらに、導体がメッシュ状である場合は、当該導体が設けられた配線層における領域Ａ内のメッシュ状の導体の外形の面積を使用してもよい。

多層プリント基板１では、電源ビア１１の数が、電源ビア１０とＧＮＤビア１２との合計数よりも少なくなるように構成されている。例えば、図２Ａから図２Ｄにおいて、電源ビア１１の数は１本であり、電源ビア１０とＧＮＤビア１２との合計数は１２本である。

多層プリント基板１において、ＩＣ７で発生した電源ノイズ電流は、電源ピン７−１および導体２Ａから電源ビア１０に流出する。このとき、電源ビア１０に流出された電源ノイズ電流は、導体５Ａを通過して導体５Ａ’の端部へ集中して流出する。すなわち、多層プリント基板１では、電源ノイズ電流が流れる経路がコントロールされている。さらに、導体５Ａ’の端部にはコンデンサ９’が接続されているので、効率的に電源ノイズの流出を抑制することが可能である。

以上のように、実施の形態１に係る多層プリント基板１は、ＩＣ７に電源を供給する内層導体である導体３Ａと、表層導体である導体５Ａ、導体５Ａ’、導体５Ｂおよび導体５Ｂ’と、内層を通ってＩＣ７と導体５Ａとを接続する電源ビア１０およびＩＣ７と導体５Ｂとを接続するＧＮＤビア１２と、内層を通って導体３Ａと導体５Ａ’とを接続する電源ビア１１を備え、ＩＣ７が積層方向に投影された領域Ａにおいて、ＩＣ７の面積に対する導体３Ａの面積の比率が、ＩＣ７の面積に対する、導体５Ａ、導体５Ｂおよび導体５Ｂ’の面積の比率よりも低くなるように構成されている。これにより、領域ＡにおいてＩＣ７の電源系統に関わる内層導体を設けるために使用される層数を低減することができ、多層プリント基板１の層数増加に伴う製造コストの増加を抑えることができる。また、領域ＡにＩＣ７の電源系統以外の信号線を割り当てるスペースを確保することで、信号に対する電源ノイズの干渉が抑制されて、電源ノイズの影響を低減することができる。

実施の形態２．
図３は、実施の形態２に係る多層プリント基板の構成例を示す積層方向断面図である。図３において、多層プリント基板１Ａは、図１と同様に、第１の配線層２、第２の配線層３、第３の配線層４および第４の配線層５が、絶縁体６を介して厚み方向Ｚに積層された４層基板である。各層は、厚み方向Ｚと直交しているＸ−Ｙ平面上に分布している。多層プリント基板１Ａには、ＩＣ７が搭載される。以下、ＩＣ７が有する電源系統が１つである場合を例に挙げて、多層プリント基板１Ａの配線構造について説明する。ただし、ＩＣ７が多数の電源系統を有する場合であっても、当該配線構造は、それぞれの電源系統について採用することができる。

多層プリント基板１Ａにおける第１の配線層２は、実施の形態１と同様に、ＩＣ７が実装される第１の面である。第１の配線層２には、銅箔などの導電体で構成された導体２Ａおよび導体２Ｂが形成されている。ＩＣ７が有する電源系統の電源ピン７−１と導体２Ａは、はんだボール８を介して接続されている。ＩＣ７が有する電源系統のＧＮＤピン７−２と導体２Ｂは、はんだボール８を介して接続されている。

多層プリント基板１Ａにおける第２の配線層３は、実施の形態１と同様に、ＩＣ７の電源系統に電源供給する導体が形成される電源層である。ただし、多層プリント基板１Ａにおける第２の配線層３には、銅箔などの導電体で導体３Ｂが形成される。導体３Ｂは、ＩＣ７に電源を供給するための内層導体であり、図３に示すように、領域Ａから外れた位置に形成されている。

多層プリント基板１Ａにおける第３の配線層４は、導体４Ｂが形成されるＧＮＤ層である。導体４Ｂは、導体４Ａと同様に、銅箔などの導電体で、第３の配線層４のほぼ全面に形成されたベタパターンの導体である。

多層プリント基板１Ａにおける第４の配線層５は、多層プリント基板１Ａの第１の面とは反対側の第２の面である。第４の配線層５には、銅箔などの導電体で、導体５Ａ、導体５Ａ”、導体５Ｂおよび導体５Ｂ’が形成されている。導体５Ａは、電源ビア１０を介して導体２Ａに接続された表層導体である。導体５Ｂは、ＧＮＤビア１２を介して導体２Ｂに接続された表層導体である。導体５Ａ”は、導体５Ａから延びた線状導体である。導体５Ｂ’は、第４の配線層５において、導体５Ｂとは別に形成された表層導体である。
なお、導体５Ｂと導体５Ｂ’は、第３の配線層４における導体４Ａに共通に接続されるので、第４の配線層５において、導体５Ｂと導体５Ｂ’は一体の導体であってもよい。

絶縁体６は、多層プリント基板１Ａの配線層間を絶縁する絶縁体であり、実施の形態１と同様に、エポキシ樹脂またはポリイミド樹脂といった電気絶縁性の樹脂材で構成されている。なお、多層プリント基板１Ａにおいて、隣り合った配線層ごとに異なる材質の絶縁体６を用いてもよい。また、多層プリント基板１Ａの表面はレジストされていてもよい。

コンデンサ９は、一方の端部が導体５Ａに接続され、他方の端部が導体５Ｂに接続されたバイパスコンデンサである。コンデンサ９’は、一方の端部が導体５Ａ”に接続され、他方の端部が導体５Ｂ’に接続されたバイパスコンデンサである。

電源ビア１０は、実施の形態１と同様に、多層プリント基板１Ａの内層を通って、第１の配線層２における導体２Ａと第４の配線層５における導体５Ａとを接続する。導体２Ａが、はんだボール８を介して電源ピン７−１に接続されるので、電源ビア１０は、ＩＣ７と導体５Ａを接続する第１の接続部として機能する。また、図３に示すように、電源ビア１０は、第２の配線層３における導体３Ｂから絶縁され、第３の配線層４における導体４Ｂから絶縁されている。

電源ビア１１は、多層プリント基板１Ａの内層を通って第２の配線層３における導体３Ｂと第４の配線層５における導体５Ａ”を接続する第２の接続部である。図３に示すように、電源ビア１１は、第１の配線層２における導体２Ａおよび導体２Ｂから絶縁されており、第３の配線層４における導体４Ｂから絶縁されている。ＩＣ７には、電源ビア１１を介した経路で電源が供給される。

ＧＮＤビア１２は、実施の形態１と同様に、多層プリント基板１Ａの内層を通って導体２Ｂと導体５Ｂとを接続する。導体２Ｂが、はんだボール８を介してＧＮＤピン７−２に接続されるので、ＧＮＤビア１２は、ＩＣ７と導体５Ｂとを接続する第１の接続部として機能する。また、図３に示すように、ＧＮＤビア１２は、第３の配線層４における導体４Ｂと導通されている。ＧＮＤビア１２’は、多層プリント基板１Ａの内層を通って、第３の配線層４における導体４Ｂと第４の配線層５における導体５Ｂ’とを接続する。

領域Ａは、実施の形態１と同様に、ＩＣ７の外形が第１の配線層２から積層方向に投影された領域である。第２の配線層３における領域Ａ内には、図３に示すように、導体３Ｂが存在せず、ＩＣ７に電源を供給する内層導体が設けられていない。

図４Ａは、多層プリント基板１Ａが有する第１の配線層２の構成を示す水平方向断面図である。図４Ａに示すように、第１の配線層２における領域Ａには、ＩＣ７が有する電源系統に対応した位置に導体２Ａおよび導体２Ｂが配置され、ＩＣ７が有する複数のピンに対応した位置に複数のはんだボール８がそれぞれ配置されている。ＩＣ７の電源ピン７−１は、はんだボール８を介して導体２Ａに接続され、ＩＣ７のＧＮＤピン７−２は、はんだボール８を介して導体２Ｂに接続される。

図４Ａに示すように、導体２Ａには電源ビア１０が接続され、導体２ＢにはＧＮＤビア１２が接続されている。また、電源ビア１１は、領域Ａの外部に設けられ、導体２Ａおよび導体２Ｂから絶縁されている。ＧＮＤビア１２’は、領域Ａの内部に設けられ、導体２Ａおよび導体２Ｂから絶縁されている。なお、ＩＣ７のピン配置によっては、導体２Ｂおよびはんだボール８を介してＧＮＤビア１２’をＧＮＤピン７−２と導通させてもよい。この場合、ＧＮＤビア１２’はＧＮＤビア１２となるので、ＧＮＤビア１２がコンデンサ９’に接続される。

図４Ｂは、多層プリント基板１Ａが有する第２の配線層３の構成を示す水平方向断面図である。図４Ｂに示すように、第２の配線層３における領域Ａには、第１の配線層２における導体２Ａおよび導体２Ｂに対応した位置に電源ビア１０およびＧＮＤビア１２が形成されている。また、図４Ｂに示すように、第２の配線層３には、領域Ａの外部に帯状の導体３Ｂが形成されている。導体３Ｂは、電源ビア１０から絶縁されている。

領域Ａの外部にある導体３Ｂの端部には、電源ビア１１が接続されており、ＧＮＤビア１２’は、導体３Ｂの端部の近傍でかつ領域Ａの内部に配置されている。第２の配線層３において、電源ビア１０、電源ビア１１、ＧＮＤビア１２およびＧＮＤビア１２’は、互いに絶縁されている。

図４Ｃは、多層プリント基板１Ａが有する第３の配線層４の構成を示す水平方向断面図である。図４Ｃに示すように、第３の配線層４における領域Ａには、ベタパターンのＧＮＤである導体４Ｂが形成されている。また、第３の配線層４には、第１の配線層２における導体２Ａおよび導体２Ｂに対応した位置に電源ビア１０およびＧＮＤビア１２が形成されている。第３の配線層４の領域Ａにおいて、電源ビア１０は、導体４Ｂから絶縁されており、電源ビア１１は、導体４Ｂから絶縁されている。ＧＮＤビア１２およびＧＮＤビア１２’は、導体４Ｂと導通されている。

図４Ｄは、多層プリント基板１Ａが有する第４の配線層５の構成を示す平面図である。図４Ｄに示すように、第４の配線層５における領域Ａには、第４の配線層５の電源ビア１０の全てに接続するように引き回された導体５Ａと、ＧＮＤビア１２の全てに接続するように引き回された導体５Ｂとが形成されている。コンデンサ９は、導体５Ａと導体５Ｂとの間に実装され、導体５Ａと導体５Ｂは、コンデンサ９を介して接続されている。

また、図４Ｄに示すように、導体５Ａ”は、導体５Ａから領域Ａの外部まで延びた線状導体である。導体５Ａ”の基部の近傍には、電源ビア１０が接続されており、導体５Ａ”の端部には、電源ビア１１が接続されている。領域Ａの内部にある導体５Ａ”の途中部分の近傍には、表層電源導体である導体５Ｂ’が形成されており、導体５Ｂ’には、ＧＮＤビア１２’が接続されている。導体５Ａ”の端部には、コンデンサ９’の一方の端部が接続され、導体５Ｂ’には、コンデンサ９’の他方の端部が接続されている。

多層プリント基板１Ａの領域Ａには、図３および図４Ｂに示すように、第２の配線層３における導体３Ｂが存在せず、内層電源導体として機能する導体が設けられていない。これにより、領域Ａにおいて、ＩＣ７の電源系統に関わる内層導体を設けるために使用される層数が低減される。

また、多層プリント基板１Ａは、電源ビア１１の数が、電源ビア１０とＧＮＤビア１２の合計数よりも少なくなるように構成されている。例えば、図４Ａから図４Ｄにおいて、電源ビア１１の数は１本であり、電源ビア１０とＧＮＤビア１２との合計数は１２本である。

多層プリント基板１Ａにおいて、ＩＣ７で発生した電源ノイズ電流は、電源ピン７−１および導体２Ａから電源ビア１０に流出する。電源ビア１０に流出された電源ノイズ電流は、導体５Ａを通過して導体５Ａ”の端部へ集中して流出する。すなわち、多層プリント基板１Ａでは、電源ノイズ電流が流れる経路がコントロールされている。さらに、導体５Ａ”の途中部分にはコンデンサ９’が接続されているので、効率的に電源ノイズの流出を抑制することが可能である。

以上のように、実施の形態２に係る多層プリント基板１Ａは、ＩＣ７に電源を供給する内層導体である導体３Ｂと、表層導体である導体５Ａ、導体５Ａ”および導体５Ｂと、内層を通ってＩＣ７と導体５Ａとを接続する電源ビア１０およびＩＣ７と導体５Ｂとを接続するＧＮＤビア１２と、内層を通って導体３Ｂと導体５Ａ”とを接続する電源ビア１１を備え、ＩＣ７が積層方向に投影された領域Ａにおいて、ＩＣ７に電源を供給する内層導体が設けられていない。この構成を有することで、領域Ａにおいて、ＩＣ７の電源系統に関わる内層導体を設けるために使用される層数が低減される。これにより、領域ＡにおいてＩＣ７の電源系統に関わる内層導体を設けるために使用される層数を低減することができ、多層プリント基板１Ａの層数増加に伴う製造コストの増加を抑えることができる。また、領域ＡにＩＣ７の電源系統以外の信号線を割り当てるスペースを確保することで、信号に対する電源ノイズの干渉が抑制されて、電源ノイズの影響を低減することができる。

実施の形態３．
図５は、実施の形態３に係る多層プリント基板の構成例を示す積層方向断面図である。図５において、多層プリント基板１Ｂは、図１と同様に、第１の配線層２、第２の配線層３、第３の配線層４および第４の配線層５が、絶縁体６を介して厚み方向Ｚに積層された４層基板である。各層は、厚み方向Ｚと直交しているＸ−Ｙ平面上に分布している。多層プリント基板１Ｂには、ＩＣ７が搭載される。以下、ＩＣ７が有する電源系統が１つである場合を例に挙げて、多層プリント基板１Ｂの配線構造について説明する。ただし、ＩＣ７が多数の電源系統を有する場合であっても、当該配線構造は、それぞれの電源系統について採用することができる。

多層プリント基板１Ｂにおける第１の配線層２は、実施の形態１と同様に、ＩＣ７が実装される第１の面である。第１の配線層２には、銅箔などの導電体で構成された導体２Ａおよび導体２Ｂが形成されている。ＩＣ７が有する電源系統の電源ピン７−１と導体２Ａは、はんだボール８を介して接続されている。ＩＣ７が有する電源系統のＧＮＤピン７−２と導体２Ｂは、はんだボール８を介して接続されている。

多層プリント基板１Ｂにおける第２の配線層３は、実施の形態１と同様に、ＩＣ７に電源を供給する内層導体が形成される電源層である。ただし、多層プリント基板１Ｂにおける第２の配線層３には、銅箔などの導電体で導体３Ｃが形成されている。導体３Ｃは、ＩＣ７に電源を供給するための内層導体であり、図５に示すように、領域Ａの内部まで延びた形状を有している。

多層プリント基板１Ｂにおける第３の配線層４は、導体４Ｃが形成されるＧＮＤ層である。導体４Ｃは、導体４Ａと同様に、銅箔などの導電体で、第３の配線層４のほぼ全面に形成されたベタパターンの導体である。

多層プリント基板１Ｂにおける第４の配線層５は、多層プリント基板１Ａの第１の面とは反対側の第２の面である。第４の配線層５には、銅箔などの導電体で、導体５Ａおよび導体５Ｂが形成されている。導体５Ａは、電源ビア１０を介して導体２Ａに接続され、電源ビア１４を介して導体２Ａに接続された表層導体である。導体５Ｂは、ＧＮＤビア１２を介して導体２Ｂに接続された表層導体である。

絶縁体６は、多層プリント基板１Ｂの配線層間を絶縁する絶縁体であり、実施の形態１と同様に、エポキシ樹脂またはポリイミド樹脂といった電気絶縁性の樹脂材で構成されている。なお、多層プリント基板１Ｂにおいて、隣接した配線層ごとに異なる材質の絶縁体６を用いてもよい。また、多層プリント基板１Ｂの表面は、レジストされていてもよい。

コンデンサ９は、一方の端部が導体５Ａに接続され、他方の端部が導体５Ｂに接続されたバイパスコンデンサである。

電源ビア１０は、実施の形態１と同様に、多層プリント基板１Ｂの内層を通って第１の配線層２における導体２Ａと第４の配線層５における導体５Ａを接続する。導体２Ａが、はんだボール８を介して電源ピン７−１に接続されるので、電源ビア１０は、ＩＣ７と導体５Ａを接続する第１の接続部として機能する。また、図５に示すように、電源ビア１０は、第２の配線層３における導体３Ｃから絶縁され、第３の配線層４における導体４Ｃから絶縁されている。

電源ビア１４は、多層プリント基板１Ａの内層を通って、第１の配線層２における導体２Ａと、第２の配線層３における導体３Ｃと、第４の配線層５における導体５Ａとを接続する第２の接続部である。図５に示すように、電源ビア１４は、導体２Ｂから絶縁されており、導体４Ｃから絶縁されている。ＩＣ７が有する電源系統は、電源ビア１４を介した経路で電源が供給される。

ＧＮＤビア１２は、実施の形態１と同様に、多層プリント基板１Ｂの内層を通って、第１の配線層２における導体２Ｂと第４の配線層５における導体５Ｂとを接続する。導体２Ｂが、はんだボール８を介してＧＮＤピン７−２に接続されるので、ＧＮＤビア１２は、ＩＣ７と導体５Ｂを接続する第１の接続部として機能する。また、図５に示すように、ＧＮＤビア１２は、第３の配線層４における導体４Ｃと導通されている。

領域Ａは、実施の形態１と同様に、ＩＣ７の外形が第１の配線層２から積層方向に投影された領域であり、ＩＣ７の面積は領域Ａの面積である。多層プリント基板１Ｂにおいて、ＩＣ７の面積に対する第２の配線層３における領域Ａ内の導体３Ｃの面積の比率は、ＩＣ７の面積に対する第４の配線層５における領域Ａ内の導体５Ａおよび導体５Ｂの面積の比率よりも低くなっている。

図６Ａは、多層プリント基板１Ｂが有する第１の配線層２の構成を示す水平方向断面図である。図６Ａに示すように、第１の配線層２における領域Ａには、ＩＣ７が有する電源系統に対応した位置に導体２Ａおよび導体２Ｂが配置され、ＩＣ７が有する複数のピンに対応した位置に複数のはんだボール８がそれぞれ配置されている。ＩＣ７の電源ピン７−１と導体２Ａは、はんだボール８を介して接続され、ＩＣ７のＧＮＤピン７−２と導体２Ｂは、はんだボール８を介して接続されている。

図６Ａに示すように、８つある導体２Ａのうち、７つの導体２Ａには、電源ビア１０が接続され、残り１つの導体２Ａには電源ビア１４が接続されている。さらに、導体２Ｂには、ＧＮＤビア１２が接続されている。

図６Ｂは、多層プリント基板１Ｂが有する第２の配線層３の構成を示す水平方向断面図である。図６Ｂに示すように、第２の配線層３における領域Ａには、第１の配線層２における導体２Ａおよび導体２Ｂに対応した位置に電源ビア１０およびＧＮＤビア１２が形成されている。また、図６Ｂに示すように、第２の配線層３には、領域Ａの内部まで延びた帯状の導体３Ｃが形成されている。導体３Ｃは、電源ビア１０およびＧＮＤビア１２から絶縁されている。導体３Ｃの端部には、電源ビア１４が接続されている。第２の配線層３において、電源ビア１０、ＧＮＤビア１２および電源ビア１４は互いに絶縁されている。

図６Ｃは、多層プリント基板１Ｂが有する第３の配線層４の構成を示す水平方向断面図である。図６Ｃに示すように、第３の配線層４における領域Ａには、ベタパターンのＧＮＤである導体４Ｃが形成されている。また、第３の配線層４には、第１の配線層２における導体２Ａおよび導体２Ｂに対応した位置に、電源ビア１０、ＧＮＤビア１２および電源ビア１４が形成されている。第３の配線層４の領域Ａにおいて、電源ビア１０および電源ビア１４は、導体４Ｃから絶縁されており、ＧＮＤビア１２は、導体４Ｃと導通されている。

図６Ｄは、多層プリント基板１Ｂが有する第４の配線層５の構成を示す平面図である。図６Ｄに示すように、第４の配線層５における領域Ａには、第４の配線層５の電源ビア１０の全てに接続するように引き回された導体５Ａと、ＧＮＤビア１２の全てに接続するように引き回された導体５Ｂとが形成されている。コンデンサ９は、導体５Ａと導体５Ｂとの間に実装され、導体５Ａと導体５Ｂは、コンデンサ９を介して接続されている。

多層プリント基板１Ｂの領域Ａにおいて、図５、図６Ａ、図６Ｂおよび図６Ｄに示すように、導体２Ａと導体５Ａとを接続する電源ビア１４には、第２の配線層３における導体３Ｃが接続されている。また、図６Ｄに示すように、導体５Ａにおける電源ビア１４の端部の近傍には、コンデンサ９が実装されている。さらに、多層プリント基板１Ｂは、電源ビア１４の数が、電源ビア１０とＧＮＤビア１２との合計数よりも少なくなるように構成されている。例えば、図６Ａから図６Ｄにおいて、電源ビア１４の数は１本であり、電源ビア１０とＧＮＤビア１２との合計数は１１本である。

多層プリント基板１Ｂにおいて、ＩＣ７で発生した電源ノイズ電流は、電源ピン７−１および導体２Ａから電源ビア１０および電源ビア１４に流出する。電源ビア１０に流出した電源ノイズ電流は、導体５Ａから電源ビア１４の端部へ集中して流出する。すなわち、多層プリント基板１Ｂでは、電源ノイズ電流が流れる経路がコントロールされている。さらに、電源ビア１４の端部の近傍にはコンデンサ９が接続されているので、効率的に電源ノイズの流出を抑制することが可能である。

以上のように、実施の形態３に係る多層プリント基板１Ｂは、ＩＣ７に電源を供給する内層導体である導体３Ｃと、表層導体である導体５Ａおよび導体５Ｂと、内層を通ってＩＣ７と導体５Ａとを接続する電源ビア１０およびＩＣ７と導体５Ｂとを接続するＧＮＤビア１２と、内層を通って導体３Ｃと導体５Ａ’とを接続する電源ビア１１を備え、ＩＣ７が積層方向に投影された領域Ａにおいて、ＩＣ７の面積に対する導体３Ｃの面積の比率が、ＩＣ７の面積に対する、導体５Ａおよび導体５Ｂの面積の比率よりも低くなるように構成されている。これにより、領域ＡにおいてＩＣ７の電源系統に関わる内層導体を設けるために使用される層数を低減することができ、多層プリント基板１Ｂの層数増加に伴う製造コストの増加を抑えることができる。また、領域ＡにＩＣ７の電源系統以外の信号線を割り当てるスペースを確保することで、信号に対する電源ノイズの干渉が抑制されて、電源ノイズの影響を低減することができる。

なお、実施の形態１から実施の形態３までに、多層プリント基板が４層基板である場合を示したが、多層プリント基板は、２層以上の基板を用いることができる。
実施の形態１から実施の形態３までに、第１の接続導体および第２の接続導体がビアである場合を示したが、スルーホールであってもよい。

実施の形態１から実施の形態３までに、ＩＣ７が有する１つの電源ピン７−１に１本の電源ビアが対応し、１つのＧＮＤピン７−２に１本のＧＮＤビアが対応する場合を示したが、これに限定されるものではない。例えば、実施の形態１から実施の形態３までのいずれかに係る多層プリント基板には、複数の電源ピン７−１またはＧＮＤピン７−２が第１の配線層２における１つの導体にまとめて接続され、当該導体が、１本の電源ビアまたはＧＮＤビアに接続された構造を採用することができる。

実施の形態１から実施の形態３までに係る多層プリント基板には、貫通実装基板またはビルドアップ基板を用いることができる。ただし、ビルドアップ基板は、層によってビアの本数が異なる場合がある。この場合、第１の接続導体として機能するビアと第２の接続導体として機能するビアとの本数の比較は、内層電源導体（例えば、第２の配線層３における導体）と同層に形成されたビアを比較対象とする。

実施の形態１から実施の形態３までに係る多層プリント基板がビルドアップ基板である場合、ビルドアップ基板には、ビルドアップ層のビアとコア層のビアとが切り替わる構造を有したものを用いることができ、または、ビルドアップ層の複数のビアが中間層の導体に接続され、当該導体が、ビルドアップ層のビアよりも本数が少ないコア層のビアに接続された構造を有したものを用いることができる。

多層プリント基板に複数のＩＣが搭載された場合には、実施の形態１から実施の形態３までのいずれかに示した構造は、複数のＩＣのそれぞれに対して設けることができる。

実施の形態１から実施の形態３までに、バイパスコンデンサであるコンデンサ９またはコンデンサ９’が、２端子コンデンサである場合を示したが、バイパスコンデンサには、例えば、ＬＷ逆転型、３端子型または多端子型のコンデンサを用いることができる。

実施の形態１から実施の形態３までに、ＩＣ７が、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装のＩＣパッケージである場合を示したが、これに限定されるものではない。例えば、ＩＣ７には、ＤＩＰ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｐａｃｋａｇｅ）といった挿入型のＩＣパッケージまたはＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）といった表面実装型のＩＣパッケージを用いることができる。

なお、本発明は上記実施の形態に限定されるものではなく、本発明の範囲内において、実施の形態のそれぞれの自由な組み合わせまたは実施の形態のそれぞれの任意の構成要素の変形もしくは実施の形態のそれぞれにおいて任意の構成要素の省略が可能である。

本発明に係る多層プリント基板は、ＩＣが積層方向に投影された領域において、ＩＣの電源系統の導体を設けるために使用される層数を低減しつつ、電源ノイズを低減することができるので、様々な電子機器に利用可能である。

１，１Ａ，１Ｂ 多層プリント基板、２ 第１の配線層、２Ａ，２Ｂ，３Ａ，３Ｂ，３Ｃ，４Ａ，４Ｂ，４Ｃ，５Ａ，５Ａ'，５Ａ”，５Ｂ，５Ｂ' 導体、３ 第２の配線層、 導体、４ 第３の配線層、５ 第４の配線層、６ 絶縁体、７ ＩＣ、７−１ 電源ピン、７−２ ＧＮＤピン、８ はんだボール、９，９' コンデンサ、１０，１１，１４ 電源ビア、１２，１２' ＧＮＤビア。

Claims (4)

1. 底面に電源ピンとグラウンドピンが配置された集積回路が搭載される第１の面に配される第１の配線層、前記第１の面とは反対側の第２の面に配される第４の配線層、前記第１の配線層と前記第４の配線層との間に配される第２の配線層及び第３の配線層、前記第１の配線層から前記第４の配線層の各層の間にそれぞれ配される絶縁体を有する基板と、
   前記第１の配線層に形成され、前記集積回路の電源ピンが接続される電源導体層と、
   前記第１の配線層に形成され、前記集積回路のグラウンドピンが接続されるグラウンド導体層と、
   前記第２の配線層に形成され、電源を供給する内層電源層と、
   前記第３の配線層における、前記集積回路が前記第１の面から積層方向に投影された領域に形成され、グラウンド電位とされるグラウンド層と、
   前記第４の配線層における、前記集積回路が前記第１の面から積層方向に投影された領域に形成され、バイパスコンデンサの一方の端子が接続される表層電源導体層と、
   前記第４の配線層における、前記集積回路が前記第１の面から積層方向に投影された領域に、前記表層電源導体層と電気的に絶縁されて形成され、前記バイパスコンデンサの他方の端子が接続される表層グラウンド導体層と、
   前記第１の配線層と前記第４の配線層の間に配される絶縁体を貫通し、前記第２の配線層に形成された前記内層電源層から絶縁され、前記第３の配線層に形成された前記グラウンド層から絶縁され、前記電源導体層と前記表層電源導体層とを電気的に接続する第１の電源接続部と、
   前記第１の配線層と前記第４の配線層の間に配される絶縁体を貫通し、前記第３の配線層に形成された前記グラウンド層から絶縁され、前記内層電源層と、前記表層電源導体層、及び前記第１の配線層に形成された、前記第１の電源接続部が電気的に接続される電源導体層とは異なる、前記集積回路の他の電源ピンが接続される電源導体層とを電気的に接続する第２の電源接続部と、
   前記第１の配線層と前記第４の配線層の間に配される絶縁体を貫通し、前記第３の配線層に形成された前記グラウンド層と導通し、前記グラウンド導体層と前記表層グラウンド導体層とを電気的に接続するグラウンド接続部と、
   を備え、
   前記集積回路が前記第１の面から積層方向に投影された領域において、前記集積回路の面積に対する前記内層電源層の面積の比率が、前記集積回路の面積に対する前記表層電源導体層及び前記表層グラウンド導体層の面積の和の比率よりも低い、または前記集積回路が前記第１の面から積層方向に投影された領域に前記内層電源層が設けられておらず、
   前記第２の電源接続部の数は、前記第１の電源接続部と前記グラウンド接続部の合計数よりも少ないこと
   を特徴とする多層プリント基板。
2. 前記表層電源導体層は、前記第１の電源接続部が電気的に接続される導体層と、この導体層から延び、前記第２の電源接続部が電気的に接続される線状導体層を備え、
   前記表層電源導体層の線状導体層と前記第４の配線層に形成されたグラウンド導体層との間にコンデンサが実装されたこと
   を特徴とする請求項1記載の多層プリント基板。
3. 前記表層電源導体層における前記第２の電源接続部が接続された部分と前記第４の配線層に形成されたグラウンド導体層との間にコンデンサが実装されたこと
   を特徴とする請求項１又は請求項２に記載の多層プリント基板。
4. 前記第１の電源接続部および前記第２の電源接続部とグラウンド接続部は、ビアまたはスルーホールであること
   を特徴とする請求項１から請求項３のいずれか１記載の多層プリント基板。

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