しかしながら、上記のような従来の切替制御システムでは、制御信号を出力するためのソフトウェアに内在するバグや静電気の影響等により、故障検出信号は出力されていないのに制御信号が正常に出力されないといった事態が生じうる。このような状況では、制御信号が正常に出力されていないにもかかわらず、故障検出信号が切替論理回路106に入力されないため、切替スイッチ105は切り替えられず、正常でない制御信号が制御対象装置103に入力されることとなる。
本発明は、上記の事情に鑑みてなされたものであり、制御ユニットの故障検出を確実に行うことができる切替制御システム及びこれに適用される制御ユニットを提供することを目的とする。また、簡便な構成で制御ユニットの故障検出を行うことができる切替制御システム及びこれに適用される制御ユニットを提供することを目的とする。
第1の本発明による切替制御システムは、共通のシリアル通信線を介して、制御対象装置に1対の制御ユニットが着脱可能に接続され、いずれか一方の制御ユニットが制御対象装置を制御する切替制御システムにおいて、上記制御ユニットが、上記制御対象装置を制御するためのシリアル制御信号を生成するとともに、監視用信号を周期的に生成するマイクロプロセッサと、上記シリアル制御信号及び上記監視用信号に基づいて故障検出信号を生成する故障検出回路と、他方の制御ユニットからの故障検出信号に基づいて、上記シリアル制御信号を上記シリアル通信線へ出力する制御信号出力回路とを備えて構成される。
このような構成によれば、制御ユニットの故障を当該制御ユニットのマイクロプロセッサが生成するシリアル制御信号及び監視用信号に基づいて検出することができる。すなわち、マイクロプロセッサによって周期的に生成される監視用信号に加えて、シリアル通信線を介して制御対象装置へ出力されるシリアル制御信号を用いて制御ユニットの故障検出を行うことができる。したがって、シリアル制御信号が正常に出力されていないにもかかわらず、監視用信号では故障検出を行うことができない場合であっても、故障検出信号を生成することができ、制御ユニットの故障検出を確実に行うことができる。
また、1対の制御ユニットが共通のシリアル通信線を介して制御対象装置に接続され、各制御ユニットからのシリアル制御信号の出力制御が、他方の制御ユニットからの故障検出信号に基づいて行われる。このように、共通のシリアル通信線を使用することにより、複雑な通信線を設ける必要がなく、簡便な構成で制御ユニットの故障検出を行うことができる。
一方の制御ユニットが制御中に故障した場合には、他方の制御ユニットで制御対象装置を制御する状態に切り替わるので、制御対象装置を動作させた状態のまま故障した制御ユニットを取り外して交換することができる。また、従来のように切替ユニットを別途設ける必要がないので、システムを簡略化することができる。
第2の本発明による切替制御システムは、上記構成に加えて、他方の制御ユニットからの上記故障検出信号に基づいて、上記シリアル制御信号を上記故障検出回路へ入力する故障検出制御回路を備えて構成される。
このような構成によれば、他方の制御ユニットからの故障検出信号に基づいて、一方の制御ユニットにおいてシリアル制御信号を故障検出回路へ入力することにより、その故障検出回路からの故障検出信号の出力を制御することができる。
例えば、他方の制御ユニットにおいて故障検出信号が出力され、その故障検出信号に基づいて一方の制御ユニットにおいてシリアル制御信号が出力されている状態で、その一方の制御ユニットからの故障検出信号の出力を停止させることにより、他方の制御ユニットからシリアル制御信号が出力されない状態にすることができる。したがって、1対の制御ユニットの両方から制御対象装置へシリアル制御信号が出力されるのを防止できる。
第3の本発明による切替制御システムは、共通のシリアル通信線を介して、制御対象装置に1対の制御ユニットが着脱可能に接続され、いずれか一方の制御ユニットが制御対象装置を制御する切替制御システムにおいて、上記制御ユニットが、上記制御対象装置を制御するためのシリアル制御信号を生成するとともに、監視用信号を周期的に生成するマイクロプロセッサと、ともに他方の制御ユニットから入力されるシリアル制御信号及び監視用信号に基づいて故障検出信号を生成する故障検出回路と、上記故障検出信号に基づいて、上記シリアル制御信号を上記シリアル通信線へ出力する制御信号出力回路とを備えて構成される。
このような構成によれば、制御ユニットの故障を他方の制御ユニットのマイクロプロセッサが生成するシリアル制御信号及び監視用信号に基づいて検出することができる。すなわち、マイクロプロセッサによって周期的に生成される監視用信号に加えて、シリアル通信線を介して制御対象装置へ出力されるシリアル制御信号を用いて制御ユニットの故障検出を行うことができる。したがって、シリアル制御信号が正常に出力されていないにもかかわらず、監視用信号では故障検出を行うことができない場合であっても、故障検出信号を生成することができ、制御ユニットの故障検出を確実に行うことができる。
また、1対の制御ユニットが共通のシリアル通信線を介して制御対象装置に接続され、各制御ユニットからのシリアル制御信号の出力制御が、当該制御ユニットからの故障検出信号に基づいて行われる。このように、共通のシリアル通信線を使用することにより、複雑な通信線を設ける必要がなく、簡便な構成で制御ユニットの故障検出を行うことができる。
また、一方の制御ユニットに故障が生じて、シリアル制御信号又は監視用信号の出力に異常が生じた場合でも、故障検出回路が他方の制御ユニットに備えられているので、故障検出回路にも故障が生じることにより故障検出信号が出力されないといった事態を防止できる。したがって、一方の制御ユニットに故障が生じた場合に、他方の制御ユニットにおいて確実に故障検出信号を出力し、その故障検出信号に基づいてシリアル制御信号を出力することができるので、制御対象装置へ確実にシリアル制御信号を出力することができる。
一方の制御ユニットが制御中に故障した場合には、他方の制御ユニットで制御対象装置を制御する状態に切り替わるので、制御対象装置を動作させた状態のまま故障した制御ユニットを取り外して交換することができる。また、従来のように切替ユニットを別途設ける必要がないので、システムを簡略化することができる。
第4の本発明による切替制御システムは、上記構成に加えて、上記故障検出信号に基づいて、上記シリアル制御信号を他方の制御ユニットの上記故障検出回路へ入力する故障検出制御回路を備えて構成される。
このような構成によれば、故障検出回路で生成された故障検出信号に基づいて、シリアル制御信号を他方の制御ユニットの故障検出回路へ入力することにより、他方の制御ユニットにおける故障検出回路からの故障検出信号の出力を制御することができる。
例えば、一方の制御ユニットにおいて故障検出信号が出力され、その故障検出信号に基づいて一方の制御ユニットにおいてシリアル制御信号が出力されている状態で、他方の制御ユニットからの故障検出信号の出力を停止させることにより、その他方の制御ユニットからシリアル制御信号が出力されない状態にすることができる。したがって、1対の制御ユニットの両方から制御対象装置へシリアル制御信号が出力されるのを防止できる。
第5の本発明による切替制御システムにおいて、上記故障検出回路は、シリアル制御信号及び監視用信号のいずれかが検出されない場合に、故障検出信号を生成する。
このような構成によれば、シリアル制御信号及び監視用信号のいずれかが検出されない場合に故障検出信号が生成され、その故障検出信号に基づいてシリアル制御信号がシリアル通信線へ出力される。シリアル制御信号及び監視用信号は、ソフトウェアのフェーズの異なる場所から出力することができるので、それらのいずれかが検出されない場合に故障検出信号を出力することにより、故障をより確実に検出することができる。
第6の本発明による制御ユニットは、シリアル通信線を介して制御対象装置に着脱可能に接続され、対となる他方の制御ユニットとの間で択一的に制御対象装置を制御する制御ユニットにおいて、上記制御対象装置を制御するためのシリアル制御信号を生成するとともに、監視用信号を周期的に生成するマイクロプロセッサと、上記シリアル制御信号及び上記監視用信号に基づいて故障検出信号を生成する故障検出回路と、他方の制御ユニットからの故障検出信号に基づいて、上記シリアル制御信号を上記シリアル通信線へ出力する制御信号出力回路とを備えて構成される。
このような構成によれば、制御ユニットの故障を当該制御ユニットのマイクロプロセッサが生成するシリアル制御信号及び監視用信号に基づいて検出することができる。すなわち、マイクロプロセッサによって周期的に生成される監視用信号に加えて、シリアル通信線を介して制御対象装置へ出力されるシリアル制御信号を用いて制御ユニットの故障検出を行うことができる。したがって、シリアル制御信号が正常に出力されていないにもかかわらず、監視用信号では故障検出を行うことができない場合であっても、故障検出信号を生成することができ、制御ユニットの故障検出を確実に行うことができる。
また、1対の制御ユニットが共通のシリアル通信線を介して制御対象装置に接続され、各制御ユニットからのシリアル制御信号の出力制御が、他方の制御ユニットからの故障検出信号に基づいて行われる。このように、共通のシリアル通信線を使用することにより、複雑な通信線を設ける必要がなく、簡便な構成で制御ユニットの故障検出を行うことができる。
一方の制御ユニットが制御中に故障した場合には、他方の制御ユニットで制御対象装置を制御する状態に切り替わるので、制御対象装置を動作させた状態のまま故障した制御ユニットを取り外して交換することができる。また、従来のように切替ユニットを別途設ける必要がないので、システムを簡略化することができる。
第7の本発明による制御ユニットは、シリアル通信線を介して制御対象装置に着脱可能に接続され、対となる他方の制御ユニットとの間で択一的に制御対象装置を制御する制御ユニットにおいて、上記制御対象装置を制御するためのシリアル制御信号を生成するとともに、監視用信号を周期的に生成するマイクロプロセッサと、ともに他方の制御ユニットから出力されるシリアル制御信号及び監視用信号に基づいて故障検出信号を生成する故障検出回路と、上記故障検出信号に基づいて、上記シリアル制御信号を上記シリアル通信線へ出力する制御信号出力回路とを備えて構成される。
このような構成によれば、制御ユニットの故障を他方の制御ユニットのマイクロプロセッサが生成するシリアル制御信号及び監視用信号に基づいて検出することができる。すなわち、マイクロプロセッサによって周期的に生成される監視用信号に加えて、シリアル通信線を介して制御対象装置へ出力されるシリアル制御信号を用いて制御ユニットの故障検出を行うことができる。したがって、シリアル制御信号が正常に出力されていないにもかかわらず、監視用信号では故障検出を行うことができない場合であっても、故障検出信号を生成することができ、制御ユニットの故障検出を確実に行うことができる。
また、1対の制御ユニットが共通のシリアル通信線を介して制御対象装置に接続され、各制御ユニットからのシリアル制御信号の出力制御が、当該制御ユニットからの故障検出信号に基づいて行われる。このように、共通のシリアル通信線を使用することにより、複雑な通信線を設ける必要がなく、簡便な構成で制御ユニットの故障検出を行うことができる。
また、一方の制御ユニットに故障が生じて、シリアル制御信号又は監視用信号の出力に異常が生じた場合でも、故障検出回路が他方の制御ユニットに備えられているので、故障検出回路にも故障が生じることにより故障検出信号が出力されないといった事態を防止できる。したがって、一方の制御ユニットに故障が生じた場合に、他方の制御ユニットにおいて確実に故障検出信号を出力し、その故障検出信号に基づいてシリアル制御信号を出力することができるので、制御対象装置へ確実にシリアル制御信号を出力することができる。
一方の制御ユニットが制御中に故障した場合には、他方の制御ユニットで制御対象装置を制御する状態に切り替わるので、制御対象装置を動作させた状態のまま故障した制御ユニットを取り外して交換することができる。また、従来のように切替ユニットを別途設ける必要がないので、システムを簡略化することができる。
本発明によれば、マイクロプロセッサによって周期的に生成される監視用信号に加えて、シリアル通信線を介して制御対象装置へ出力されるシリアル制御信号を用いて制御ユニットの故障検出を行うことができる。したがって、シリアル制御信号が正常に出力されていないにもかかわらず、監視用信号では故障検出を行うことができない場合であっても、故障検出信号を生成することができ、制御ユニットの故障検出を確実に行うことができる。
また、共通のシリアル通信線を使用することにより、複雑な通信線を設ける必要がなく、簡便な構成で制御ユニットの故障検出を行うことができる。一方の制御ユニットが制御中に故障した場合には、他方の制御ユニットで制御対象装置を制御する状態に切り替わるので、制御対象装置を動作させた状態のまま故障した制御ユニットを取り外して交換することができる。また、従来のように切替ユニットを別途設ける必要がないので、システムを簡略化することができる。
一方の制御ユニットの故障を検出するための故障検出回路が他方の制御ユニットに備えられた構成であれば、一方の制御ユニットに故障が生じた場合に、他方の制御ユニットにおいて確実に故障検出信号を出力し、その故障検出信号に基づいてシリアル制御信号を出力することができるので、制御対象装置へ確実にシリアル制御信号を出力することができる。
また、1対の制御ユニットの両方から制御対象装置へシリアル制御信号が出力されるのを防止できる。シリアル制御信号及び監視用信号は、ソフトウェアのフェーズの異なる場所から出力することができるので、それらのいずれかが検出されない場合に故障検出信号を出力することにより、故障をより確実に検出することができる。
実施の形態1.
図1は、本発明の実施の形態1による切替制御システムの一構成例を示したブロック図である。この切替制御システムは、1対の中央処理ユニット1,2と、2以上の被制御ユニット3とを備えている。各被制御ユニット3は、この切替制御システムにおける制御対象装置であり、1対の中央処理ユニット1,2は、制御対象装置の動作を制御するための制御ユニットである。1対の中央処理ユニット1,2は、それぞれ同一の構成を有する第1中央処理ユニット1及び第2中央処理ユニット2からなる。
1対の中央処理ユニット1,2は、2本の専用ケーブル7を介して互いに接続されている。また、1対の中央処理ユニット1,2は、それぞれ共通のシリアル通信線としてのTX送信用通信線4、RX受信用通信線5及びリセット用通信線6を介して、各被制御ユニット3に対して着脱可能に接続されている。1対の中央処理ユニット1,2は、いわゆるRS−422規格又はRS−232C規格に準拠したシリアル通信により、各被制御ユニット3との間で通信可能である。
1対の中央処理ユニット1,2のいずれか一方からTX送信用通信線4を介して各被制御ユニット3にシリアル制御信号TXを送信することにより、各被制御ユニット3の動作を制御することができる。また、シリアル制御信号TXを送信した中央処理ユニット1,2は、各被制御ユニット3からRX受信用通信線5を介して応答信号RXを受信することにより、各被制御ユニット3の動作状態を検出することができる。中央処理ユニット1,2から出力されるリセット信号(後述)は、リセット用通信線6を介して各被制御ユニット3へ出力される。
この切替制御システムは、放送設備における音声出力の制御などに適用することができる。この場合、各被制御ユニット3は、スピーカなどの音声出力装置により構成することができる。1対の中央処理ユニット1,2のうち一方からシリアル制御信号TXを送信して各音声出力装置からの音声出力の制御を行い、制御中にその中央処理ユニットが故障するなどして各音声出力装置の制御を行うことができなくなった場合に、他方の中央処理ユニットからシリアル制御信号TXを送信するように切り替えることにより、各音声出力装置からの音声出力の制御を引き続き行うことができる。
このように、1対の中央処理ユニット1,2を用いて冗長化された切替制御システムを構成することにより、一方の中央処理ユニットが故障した場合でも、他方の中央処理ユニットにより各被制御ユニット3の制御を行うことができるので、放送設備における音声出力などのサービスが停止してしまうのを防止できる。
図2は、図1の1対の中央処理ユニット1,2の一構成例を示した回路図である。1対の中央処理ユニット1,2は、それぞれ、CPU(Central Processing Unit)10、故障検出回路20、制御信号出力回路30、故障検出制御回路40及びリセット信号出力回路50を備えている。
CPU10は、リセット処理部11、監視用信号生成部12、割込処理部13、制御信号生成部14及び応答信号入力部15を備えたマイクロプロセッサである。リセット処理部11は、リセット信号の入力に基づいて、CPU10を再起動させる。監視用信号生成部12は、監視用信号として周期的にWD(Watch Dog)パルスを生成する。割込処理部13は、他方の中央処理ユニットからの故障検出信号(後述)の入力に基づいて、そのとき入力された故障検出信号に応じた処理を実行する。
制御信号生成部14は、シリアル制御信号TXを生成し、TX送信用通信線4を介して、生成したシリアル制御信号TXを各被制御ユニット3へ出力する。応答信号入力部15には、RX受信用通信線5を介して、各被制御ユニット3から応答信号RXが入力される。
故障検出回路20は、WDT(Watch Dog Timer)21、TX検出回路22及びNAND演算回路(否定論理演算回路)23からなる。この故障検出回路20は、シリアル制御信号TX及びWDパルスに基づいて中央処理ユニット1,2の故障を検出している。
WDT21は、監視用信号生成部12で生成されるWDパルスを監視し、WDパルスが検出されない場合に故障を検出する第1故障検出回路である。WDT21からの出力信号SYWDはリセット信号であり、その中央処理ユニットが正常に動作しているときには高レベル(以下、「Hレベル」と呼ぶ。)であるが、WDパルスが一定時間出力されない場合には低レベル(以下、「Lレベル」と呼ぶ。)となる。WDT21からの出力信号SYWDは、リセット処理部11及びリセット信号出力回路50に入力される。
TX検出回路22は、制御信号生成部14から出力されるシリアル制御信号TXを監視し、シリアル制御信号TXが検出されない場合に故障を検出する第2故障検出回路である。TX検出回路22からの出力信号TXDは、その中央処理ユニットが正常に動作しているときにはHレベルであるが、シリアル制御信号TXが一定時間出力されない場合にはLレベルとなる。WDT21からの出力信号SYWD及びTX検出回路22からの出力信号TXDは、それぞれNAND演算回路23へ入力される。
NAND演算回路23の出力側は、他方の中央処理ユニットに接続されている。したがって、中央処理ユニット1,2が正常に動作しているときには、WDT21及びTX検出回路22からNAND演算回路23に入力される信号はいずれもHレベルであり、NAND演算回路23においてLレベルの出力信号TXONが生成され、その出力信号TXONが他方の中央処理ユニットに入力される。
一方、中央処理ユニット1,2が故障するなどして、WDT21からの出力信号SYWD及びTX検出回路22からの出力信号TXDのいずれかがLレベルになった場合には、NAND演算回路23においてHレベルの出力信号TXONが生成され、その出力信号TXONが他方の中央処理ユニットに入力される。NAND演算回路23からの出力信号TXONは、中央処理ユニット1,2が故障したことを表す故障検出信号である。
制御信号出力回路30は、トライステートバッファにより構成され、制御信号生成部14で生成されるシリアル制御信号TXは、制御信号出力回路30を介してTX送信用通信線4へ出力されるようになっている。このトライステートバッファのイネーブルピンENには、他方の中央処理ユニットから故障検出信号が入力される。
他方の中央処理ユニットが正常に動作しており、他方の中央処理ユニットのNAND演算回路23における出力信号TXONがLレベルであるときには、制御信号出力回路30がHi−z状態(ハイインピーダンス状態)となり、制御信号生成部14で生成されるシリアル制御信号TXはTX送信用通信線4へ出力されない。一方、他方の中央処理ユニットが故障するなどして、他方の中央処理ユニットのNAND演算回路23からHレベルの出力信号TXON(故障検出信号)が出力されたときには、制御信号生成部14で生成されるシリアル制御信号TXは、制御信号出力回路30を介して、出力信号TXOUTとしてTX送信用通信線4へ出力される。
故障検出制御回路40は、トライステートバッファにより構成され、制御信号生成部14で生成されるシリアル制御信号TXは、故障検出制御回路40を介してTX検出回路22へ入力されるようになっている。このトライステートバッファのイネーブルピンENには、他方の中央処理ユニットから故障検出信号が入力される。
他方の中央処理ユニットが正常に動作しており、他方の中央処理ユニットのNAND演算回路23における出力信号TXONがLレベルであるときには、故障検出制御回路40がHi−z状態となり、制御信号生成部14で生成されるシリアル制御信号TXはTX検出回路22へ入力されない。一方、他方の中央処理ユニットが故障するなどして、他方の中央処理ユニットのNAND演算回路23からHレベルの出力信号TXON(故障検出信号)が出力されたときには、制御信号生成部14で生成されるシリアル制御信号TXは、故障検出制御回路40を介して、入力信号TXINとしてTX検出回路22へ入力される。
リセット信号出力回路50は、トライステートバッファにより構成され、WDT21からの出力信号SYWDは、リセット信号出力回路50を介してリセット用通信線6へ出力されるようになっている。このトライステートバッファのイネーブルピンENには、他方の中央処理ユニットから故障検出信号が入力される。
他方の中央処理ユニットが正常に動作しており、他方の中央処理ユニットのNAND演算回路23における出力信号TXONがLレベルであるときには、リセット信号出力回路50がHi−z状態となり、WDT21からの出力信号SYWDはリセット用通信線6へ出力されない。一方、他方の中央処理ユニットが故障するなどして、他方の中央処理ユニットのNAND演算回路23からHレベルの出力信号TXON(故障検出信号)が出力されたときには、WDT21からの出力信号SYWDは、リセット信号出力回路50を介してリセット用通信線6へ出力される。
図3は、図2の故障検出回路20における動作の具体例を示したタイミングチャートであり、(a)はWDT21における動作の一例、(b)はTX検出回路22における動作の一例を示している。
WDT21においては、図3(a)に示すように、中央処理ユニット1,2の電源が投入されるとWDパルスが一定周期T1で出力され、このWDパルスを監視するWDT21からの出力信号SYWDがHレベルとなる。中央処理ユニット1,2が故障するなどして、WDパルスが一定時間T2(>T1)出力されない場合には、WDT21は故障を検出し、出力信号SYWDをLレベルにする。これにより、NAND演算回路23からの出力信号TXONがHレベルとなり、このHレベルの出力信号TXONが他方の中央処理ユニットへ出力される。
WDT21は、出力信号SYWDをLレベルにしてから一定時間T3が経過すると、出力信号SYWDを再びHレベルにする。これにより、リセット処理部11へのリセット信号の入力が終了し、CPU10が再起動される。CPU10が再起動されると、CPU10による処理が初期化されて正常な動作が再開される場合があり、この場合には、図3(a)に示すようにWDパルスが再び一定周期T1で出力される。
TX検出回路22においては、図3(b)に示すように、中央処理ユニット1,2の電源が投入されるとシリアル制御信号TXが出力され、このシリアル制御信号TXが、故障検出制御回路40を介して、入力信号TXINとしてTX検出回路22へ入力される。このとき、故障検出制御回路40からの入力信号TXINを監視するTX検出回路22からの出力信号TXDがHレベルとなる。中央処理ユニット1,2が正常であれば、シリアル制御信号TXは、少なくとも一定時間T4(<T1)以内に出力される。
中央処理ユニット1,2が故障するなどして、シリアル制御信号TXが一定時間T4以上出力されない場合には、TX検出回路22は故障を検出し、出力信号TXDをLレベルにする。これにより、NAND演算回路23からの出力信号TXONがHレベルとなり、このHレベルの出力信号TXONが他方の中央処理ユニットへ出力される。
後で具体的に説明するが、Hレベルの出力信号TXONが入力された他方の中央処理ユニットにおいては、TX検出回路22からの出力信号TXDがHレベルとなり、NAND演算回路23からLレベルの出力信号TXONが出力される。他方の中央処理ユニットからLレベルの出力信号TXONが入力されると、故障検出制御回路40がHi−z状態となってTX検出回路22へ入力信号TXINが入力されなくなり、TX検出回路22からの出力信号がLレベルのまま維持される。
したがって、CPU10が再起動された場合などには、図3(b)に示すようにシリアル制御信号TXが再び出力される場合があるが、この場合でも、TX検出回路22への入力信号TXIN及びTX検出回路22からの出力信号TXDはLレベルのまま維持され、NAND演算回路23からの出力信号TXONが確実にHレベルで維持されることとなる。
図4は、本実施の形態の切替制御システムにおける動作の具体例を示したタイミングチャートであり、WDT21において故障を検出した場合の一例を示している。
以下の説明では、第1中央処理ユニット1において、制御信号生成部14から出力されるシリアル制御信号を1TX、制御信号出力回路30からの出力信号を1TXOUT、TX検出回路22への入力信号を1TXIN、TX検出回路22からの出力信号を1TXD、WDT21からの出力信号を1SYWD、NAND演算回路23からの出力信号を2TXONとし、第2中央処理ユニット2において、制御信号生成部14から出力されるシリアル制御信号を2TX、制御信号出力回路30からの出力信号を2TXOUT、TX検出回路22への入力信号を2TXIN、TX検出回路22からの出力信号を2TXD、WDT21からの出力信号を2SYWD、NAND演算回路23からの出力信号を1TXONとして説明することとする。
図2及び図4を参照して、WDT21において故障を検出した場合の動作の一例について説明する。第1中央処理ユニット1のWDT21において故障が検出され、このWDT21からの出力信号1SYWDがLレベルになると(タイミングTM1)、NAND演算回路23からの出力信号2TXONがHレベルになり、この出力信号2TXONが第2中央処理ユニット2の制御信号出力回路30、故障検出制御回路40及びリセット信号出力回路50に入力される。
これにより、第2中央処理ユニット2の制御信号生成部14から出力されるシリアル制御信号2TXが、故障検出制御回路40を介して、入力信号2TXINとしてTX検出回路22へ入力され、TX検出回路22からの出力信号2TXDがHレベルになるとともに、シリアル制御信号2TXが、制御信号出力回路30を介して、出力信号2TXOUTとしてTX送信用通信線4へ出力される(タイミングTM2)。このとき、第2中央処理ユニット2においてWDT21からの出力信号2SYWDがHレベルであれば、NAND演算回路23からの出力信号1TXONがLレベルになる。
第2中央処理ユニット2のNAND演算回路23から第1中央処理ユニット1へ出力される出力信号1TXONがLレベルになると、第1中央処理ユニット1において制御信号生成部14から出力されるシリアル制御信号1TXが、故障検出制御回路40からTX検出回路22へ入力されなくなり、TX検出回路22からの出力信号1TXDがLレベルになるとともに、シリアル制御信号1TXが、制御信号出力回路30からTX送信用通信線4へ出力されなくなる(タイミングTM3)。これにより、制御信号生成部14におけるシリアル制御信号1TXの生成の有無にかかわらず、NAND演算回路23からの出力信号2TXONがHレベルのまま維持されるとともに、制御信号出力回路30からの出力信号1TXOUTがLレベルになる。
この例における切替制御システムでは、タイミングTM1までは第1中央処理ユニット1が被制御ユニット3の制御権限を有しており、タイミングTM3以降は第2中央処理ユニット2が被制御ユニット3の制御権限を有している。タイミングTM1〜TM3の期間は、被制御ユニット3に対する制御権限が第1中央処理ユニット1から第2中央処理ユニット2に遷移する遷移期間である。
図5は、本実施の形態の切替制御システムにおける動作の具体例を示したタイミングチャートであり、TX検出回路22において故障を検出した場合の一例を示している。
図2及び図5を参照して、TX検出回路22において故障を検出した場合の動作の一例について説明する。第1中央処理ユニット1のTX検出回路22において故障が検出され、このTX検出回路22からの出力信号1TXDがLレベルになると(タイミングTM4)、制御信号出力回路30からの出力信号1TXOUTがLレベルになるとともに、NAND演算回路23からの出力信号2TXONがHレベルになり、この出力信号2TXONが第2中央処理ユニット2の制御信号出力回路30、故障検出制御回路40及びリセット信号出力回路50に入力される。
これにより、第2中央処理ユニット2の制御信号生成部14から出力されるシリアル制御信号2TXが、故障検出制御回路40を介して、入力信号2TXINとしてTX検出回路22へ入力され、TX検出回路22からの出力信号2TXDがHレベルになるとともに、シリアル制御信号2TXが、制御信号出力回路30を介して、出力信号2TXOUTとしてTX送信用通信線4へ出力される(タイミングTM5)。このとき、第2中央処理ユニット2においてWDT21からの出力信号2SYWDがHレベルであれば、NAND演算回路23からの出力信号1TXONがLレベルになる。
第2中央処理ユニット2のNAND演算回路23から第1中央処理ユニット1へ出力される出力信号1TXONがLレベルになると、第1中央処理ユニット1において制御信号生成部14から出力されるシリアル制御信号1TXが、故障検出制御回路40からTX検出回路22へ入力できない状態になるので、CPU10の再起動などによりシリアル制御信号1TXが再び生成された場合であっても、TX検出回路22からの出力信号1TXDがLレベルのまま維持される。このとき、制御信号出力回路30においても、シリアル制御信号1TXをTX送信用通信線4へ出力できない状態になり、CPU10の再起動などによりシリアル制御信号1TXが再び生成された場合であっても、制御信号出力回路30からの出力信号1TXOUTがLレベルのまま維持される。
この例における切替制御システムでは、タイミングTM4までは第1中央処理ユニット1が被制御ユニット3の制御権限を有しており、タイミングTM5以降は第2中央処理ユニット2が被制御ユニット3の制御権限を有している。タイミングTM4〜TM5の期間は、被制御ユニット3に対する制御権限が第1中央処理ユニット1から第2中央処理ユニット2に遷移する遷移期間である。
本実施の形態では、中央処理ユニット1,2の故障を当該中央処理ユニットのマイクロプロセッサが生成するシリアル制御信号TX及びWDパルスに基づいて検出することができる。すなわち、マイクロプロセッサによって周期的に生成されるWDパルスに加えて、TX送信用通信線4を介して被制御ユニット3へ出力されるシリアル制御信号TXを用いて中央処理ユニット1,2の故障検出を行うことができる。したがって、シリアル制御信号TXが正常に出力されていないにもかかわらず、WDパルスでは故障検出を行うことができない場合であっても、故障検出信号TXONを生成することができ、中央処理ユニット1,2の故障検出を確実に行うことができる。
また、1対の中央処理ユニット1,2が共通のTX送信用通信線4を介して被制御ユニット3に接続され、各中央処理ユニット1,2からのシリアル制御信号TXの出力制御が、他方の中央処理ユニットからの故障検出信号TXONに基づいて行われる。このように、共通のTX送信用通信線4を使用することにより、複雑な通信線を設ける必要がなく、簡便な構成で中央処理ユニット1,2の故障検出を行うことができる。なお、同じ通信速度であれば、パラレル通信よりもシリアル通信の方が信号の変化が早いので、シリアル制御信号TXを用いることにより、故障を早く検出することができる。
一方の中央処理ユニットが制御中に故障した場合には、他方の中央処理ユニットで被制御ユニット3を制御する状態に切り替わるので、被制御ユニット3を動作させた状態のまま故障した中央処理ユニットを取り外して交換することができる。また、従来のように切替ユニットを別途設ける必要がないので、システムを簡略化することができる。
また、他方の中央処理ユニットからの故障検出信号TXONに基づいて、一方の中央処理ユニットにおいてシリアル制御信号TXを故障検出回路20へ入力することにより、その故障検出回路20からの故障検出信号TXONの出力を制御することができる。したがって、他方の中央処理ユニットにおいて故障検出信号TXONが出力され、その故障検出信号TXONに基づいて一方の中央処理ユニットにおいてシリアル制御信号TXが出力されている状態で、その一方の中央処理ユニットからの故障検出信号TXONの出力を停止させることにより、他方の中央処理ユニットからシリアル制御信号TXが出力されない状態にすることができる。これにより、1対の中央処理ユニット1,2の両方から被制御ユニット3へシリアル制御信号TXが出力されるのを防止できる。
また、シリアル制御信号TX及びWDパルスのいずれかが検出されない場合に故障検出信号TXONが生成され、その故障検出信号TXONに基づいてシリアル制御信号TXがTX送信用通信線4へ出力される。シリアル制御信号TX及びWDパルスは、ソフトウェアのフェーズの異なる場所から出力することができるので、それらのいずれかが検出されない場合に故障検出信号TXONを出力することにより、故障をより確実に検出することができる。
実施の形態2.
実施の形態1では、1対の中央処理ユニット1,2のうちのいずれかにおいて生成されるシリアル制御信号TX及びWDパルスに基づいて、その中央処理ユニットに備えられた故障検出回路20により故障を検出するような構成について説明したが、実施の形態2では、いずれかの中央処理ユニットにおいて生成されるシリアル制御信号TX及びWDパルスに基づいて、他方の中央処理ユニットに備えられた故障検出回路20により故障を検出するようになっている点が異なっている。
図6は、本発明の実施の形態2による1対の中央処理ユニット1,2の一構成例を示した回路図である。1対の中央処理ユニット1,2は、それぞれ、CPU10、故障検出回路20、制御信号出力回路30、故障検出制御回路40及びリセット信号出力回路50を備えている。CPU10は、実施の形態1と同様の構成を有するマイクロプロセッサであり、リセット処理部11、監視用信号生成部12、割込処理部13、制御信号生成部14及び応答信号入力部15を備えている。
1対の中央処理ユニット1,2は、4本の専用ケーブル7を介して互いに接続されている。また、1対の中央処理ユニット1,2は、TX送信用通信線4、RX受信用通信線5及びリセット用通信線6を介して、各被制御ユニット3に対して着脱可能に接続されている。
故障検出回路20は、WDT21、TX検出回路22及びNAND演算回路23からなる。この故障検出回路20は、シリアル制御信号TX及びWDパルスに基づいて中央処理ユニット1,2の故障を検出している。
WDT21は、監視用信号生成部12で生成されるWDパルスを監視し、WDパルスが検出されない場合に故障を検出する第1故障検出回路である。WDT21からの出力信号SYWDはリセット信号であり、その中央処理ユニットが正常に動作しているときにはHレベルであるが、WDパルスが一定時間出力されない場合にはLレベルとなる。WDT21からの出力信号SYWDは、リセット処理部11及びリセット信号出力回路50に入力される。
TX検出回路22は、他方の中央処理ユニットの制御信号生成部14から入力されるシリアル制御信号TXを監視し、シリアル制御信号TXが検出されない場合に故障を検出する第2故障検出回路である。TX検出回路22からの出力信号TXDは、他方の中央処理ユニットが正常に動作しているときにはHレベルであるが、他方の中央処理ユニットからシリアル制御信号TXが一定時間出力されない場合にはLレベルとなる。TX検出回路22からの出力信号TXD及び他方の中央処理ユニットのWDT21からの出力信号SYWDは、それぞれNAND演算回路23へ入力される。
他方の中央処理ユニットが正常に動作しているときには、TX検出回路22及び他方の中央処理ユニットのWDT21からNAND演算回路23に入力される信号はいずれもHレベルであり、NAND演算回路23においてLレベルの出力信号TXONが生成される。一方、他方の中央処理ユニットが故障するなどして、TX検出回路22からの出力信号TXD及び他方の中央処理ユニットのWDT21からの出力信号SYWDのいずれかがLレベルになった場合には、NAND演算回路23においてHレベルの出力信号TXONが生成される。NAND演算回路23からの出力信号TXONは、中央処理ユニット1,2が故障したことを表す故障検出信号である。
制御信号出力回路30は、トライステートバッファにより構成され、制御信号生成部14で生成されるシリアル制御信号TXは、制御信号出力回路30を介してTX送信用通信線4へ出力されるようになっている。このトライステートバッファのイネーブルピンENには、故障検出回路20から故障検出信号が入力される。
他方の中央処理ユニットが正常に動作しており、NAND演算回路23における出力信号TXONがLレベルであるときには、制御信号出力回路30がHi−z状態となり、制御信号生成部14で生成されるシリアル制御信号TXはTX送信用通信線4へ出力されない。一方、他方の中央処理ユニットが故障するなどして、NAND演算回路23からHレベルの出力信号TXON(故障検出信号)が出力されたときには、制御信号生成部14で生成されるシリアル制御信号TXは、制御信号出力回路30を介して、出力信号TXOUTとしてTX送信用通信線4へ出力される。
故障検出制御回路40は、トライステートバッファにより構成され、制御信号生成部14で生成されるシリアル制御信号TXは、故障検出制御回路40を介して他方の中央処理ユニットのTX検出回路22へ入力されるようになっている。このトライステートバッファのイネーブルピンENには、故障検出回路20から故障検出信号が入力される。
他方の中央処理ユニットが正常に動作しており、NAND演算回路23における出力信号TXONがLレベルであるときには、故障検出制御回路40がHi−z状態となり、制御信号生成部14で生成されるシリアル制御信号TXは他方の中央処理ユニットへ出力されない。一方、他方の中央処理ユニットが故障するなどして、NAND演算回路23からHレベルの出力信号TXON(故障検出信号)が出力されたときには、制御信号生成部14で生成されるシリアル制御信号TXは、故障検出制御回路40を介して、入力信号TXINとして他方の中央処理ユニットのTX検出回路22へ入力される。
リセット信号出力回路50は、トライステートバッファにより構成され、WDT21からの出力信号SYWDは、リセット信号出力回路50を介してリセット用通信線6へ出力されるようになっている。このトライステートバッファのイネーブルピンENには、故障検出回路20から故障検出信号が入力される。
他方の中央処理ユニットが正常に動作しており、NAND演算回路23における出力信号TXONがLレベルであるときには、リセット信号出力回路50がHi−z状態となり、WDT21からの出力信号SYWDはリセット用通信線6へ出力されない。一方、他方の中央処理ユニットが故障するなどして、NAND演算回路23からHレベルの出力信号TXON(故障検出信号)が出力されたときには、WDT21からの出力信号SYWDは、リセット信号出力回路50を介してリセット用通信線6へ出力される。
本実施の形態では、中央処理ユニット1,2の故障を他方の中央処理ユニットのマイクロプロセッサが生成するシリアル制御信号TX及びWDパルスに基づいて検出することができる。すなわち、マイクロプロセッサによって周期的に生成されるWDパルスに加えて、TX送信用通信線4を介して被制御ユニット3へ出力されるシリアル制御信号TXを用いて中央処理ユニット1,2の故障検出を行うことができる。したがって、シリアル制御信号TXが正常に出力されていないにもかかわらず、WDパルスでは故障検出を行うことができない場合であっても、故障検出信号TXONを生成することができ、中央処理ユニット1,2の故障検出を確実に行うことができる。
また、1対の中央処理ユニット1,2が共通のTX送信用通信線4を介して被制御ユニット3に接続され、各中央処理ユニット1,2からのシリアル制御信号TXの出力制御が、当該中央処理ユニットからの故障検出信号TXONに基づいて行われる。このように、共通のTX送信用通信線4を使用することにより、複雑な通信線を設ける必要がなく、簡便な構成で中央処理ユニット1,2の故障検出を行うことができる。なお、同じ通信速度であれば、パラレル通信よりもシリアル通信の方が信号の変化が早いので、シリアル制御信号TXを用いることにより、故障を早く検出することができる。
また、一方の中央処理ユニットに故障が生じて、シリアル制御信号TX又はWDパルスの出力に異常が生じた場合でも、故障検出回路20が他方の中央処理ユニットに備えられているので、故障検出回路20にも故障が生じることにより故障検出信号TXONが出力されないといった事態を防止できる。したがって、一方の中央処理ユニットに故障が生じた場合に、他方の中央処理ユニットにおいて確実に故障検出信号TXONを出力し、その故障検出信号TXONに基づいてシリアル制御信号TXを出力することができるので、被制御ユニット3へ確実にシリアル制御信号TXを出力することができる。
一方の中央処理ユニットが制御中に故障した場合には、他方の中央処理ユニットで被制御ユニット3を制御する状態に切り替わるので、被制御ユニット3を動作させた状態のまま故障した中央処理ユニットを取り外して交換することができる。また、従来のように切替ユニットを別途設ける必要がないので、システムを簡略化することができる。
また、故障検出回路20で生成された故障検出信号TXONに基づいて、シリアル制御信号TXを他方の中央処理ユニットの故障検出回路20へ入力することにより、他方の中央処理ユニットにおける故障検出回路20からの故障検出信号TXONの出力を制御することができる。したがって、一方の中央処理ユニットにおいて故障検出信号TXONが出力され、その故障検出信号TXONに基づいて一方の中央処理ユニットにおいてシリアル制御信号TXが出力されている状態で、他方の中央処理ユニットからの故障検出信号TXONの出力を停止させることにより、その他方の中央処理ユニットからシリアル制御信号TXが出力されない状態にすることができる。これにより、1対の中央処理ユニット1,2の両方から被制御ユニット3へシリアル制御信号TXが出力されるのを防止できる。
また、シリアル制御信号TX及びWDパルスのいずれかが検出されない場合に故障検出信号TXONが生成され、その故障検出信号TXONに基づいてシリアル制御信号TXがTX送信用通信線4へ出力される。シリアル制御信号TX及びWDパルスは、ソフトウェアのフェーズの異なる場所から出力することができるので、それらのいずれかが検出されない場合に故障検出信号TXONを出力することにより、故障をより確実に検出することができる。
本実施の形態では、いずれかの中央処理ユニットにおいて生成されるシリアル制御信号TXが、他方の中央処理ユニットに備えられたTX検出回路22により検出されるような構成について説明したが、いずれかの中央処理ユニットにおいて生成されるWDパルスが、他方の中央処理ユニットに備えられたWDT21により検出されるような構成であってもよい。
本発明は、以上の実施の形態の内容に限定されるものではなく、請求項記載の範囲内において種々の変更が可能である。