JP2007040742A - Jitter measuring device - Google Patents

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JP2007040742A JP2005222843A JP2005222843A JP2007040742A JP 2007040742 A JP2007040742 A JP 2007040742A JP 2005222843 A JP2005222843 A JP 2005222843A JP 2005222843 A JP2005222843 A JP 2005222843A JP 2007040742 A JP2007040742 A JP 2007040742A
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英夫 土井
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Abstract

<P>PROBLEM TO BE SOLVED: To solve the problems wherein measurement requires a long time, and a large circuit scale is required, because data as many as the number of samples are stored in a memory, and then the data are analyzed and jitter is operated. <P>SOLUTION: An approximate cycle of a signal for measuring jitter is given, and a fraction pulse X having the pulse width of the time difference from a changing point of the signal to a changing point of a reference clock and a fraction pulse Y having the pulse width of the time difference between a changing point of a reference pulse and a changing point of the signal for measuring jitter after elapse of a prescribed time determined from the approximate cycle after finish of the fraction pulse X are generated, and a change width of an added value of each pulse width of the fraction pulses X, Y is determined. Hereby, jitter can be measured highly accurately at high speed with a simple circuit. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、周期信号の周期の変動を測定するジッタ測定装置に関し、特にＩＣテスタに用いて好適なジッタ測定装置に関するものである。   The present invention relates to a jitter measuring apparatus for measuring fluctuations in the period of a periodic signal, and more particularly to a jitter measuring apparatus suitable for use in an IC tester.

周期信号の周期及びその変動（ジッタ）を測定する装置の先行技術として、下記に示す特許文献１〜４がある。以下、これらの特許文献に記載されたジッタ測定装置を、図４を用いて説明する。   As prior art of an apparatus for measuring the period of a periodic signal and its fluctuation (jitter), there are Patent Documents 1 to 4 shown below. Hereinafter, the jitter measuring apparatus described in these patent documents will be described with reference to FIG.

図４において、１０はジッタ測定回路であり、入力部１１、波形切出部１２、基準クロック発生部１３，カウンタ１４、Ｔ／Ｖ変換部１５、１７、ＡＤ変換部１６、１８およびデータメモリ１９で構成され、制御部３０によって制御される。   In FIG. 4, reference numeral 10 denotes a jitter measurement circuit, which includes an input unit 11, a waveform cutting unit 12, a reference clock generation unit 13, a counter 14, T / V conversion units 15 and 17, AD conversion units 16 and 18, and a data memory 19. And is controlled by the control unit 30.

ジッタを測定する入力信号はコンパレータやアッテネータで構成される入力部１１に入力され、波形成形およびレベル調整が行われる。この入力部１１の出力は波形切出部１２に入力される。この波形切出部１２には、基準クロック発生部１３から基準クロックが入力される。   An input signal for measuring jitter is input to an input unit 11 including a comparator and an attenuator, and waveform shaping and level adjustment are performed. The output of the input unit 11 is input to the waveform cutout unit 12. A reference clock is input from the reference clock generation unit 13 to the waveform cutout unit 12.

波形切出部１２は、入力部１１の出力および基準クロックからクロックＮ、端数パルスＸ、端数パルスＹの３つの信号を生成し、それぞれカウンタ１４、Ｔ／Ｖ変換部１５、Ｔ／Ｖ変換部１７に出力する。   The waveform cutout unit 12 generates three signals of the clock N, the fractional pulse X, and the fractional pulse Y from the output of the input unit 11 and the reference clock, and the counter 14, the T / V conversion unit 15, and the T / V conversion unit, respectively. 17 to output.

クロックＮはカウンタ１４でカウントされ、そのカウント値はデータメモリ１９に格納される。端数パルスＸのパルス幅はＴ／Ｖ変換部１５で電圧信号に変換され、ＡＤ変換部１６でデジタル信号に変換されてデータメモリ１９に格納される。端数パルスＹのパルス幅はＴ／Ｖ変換部１７で電圧信号に変換され、ＡＤ変換部１８でデジタル信号に変換されてデータメモリ１９に格納される。   The clock N is counted by the counter 14 and the count value is stored in the data memory 19. The pulse width of the fractional pulse X is converted into a voltage signal by the T / V converter 15, converted into a digital signal by the AD converter 16, and stored in the data memory 19. The pulse width of the fractional pulse Y is converted into a voltage signal by the T / V converter 17, converted into a digital signal by the AD converter 18, and stored in the data memory 19.

ジッタの測定に先立って、制御部３０にはサンプル数が入力される。制御部３０はジッタ測定回路１０を制御し、入力されたサンプル数のデータをデータメモリ１９に格納する。そして、データ処理部２０を用いて、この格納されたデータからジッタを算出する。   Prior to the jitter measurement, the number of samples is input to the control unit 30. The control unit 30 controls the jitter measurement circuit 10 and stores the input data of the number of samples in the data memory 19. Then, the data processing unit 20 is used to calculate the jitter from the stored data.

次に、図５タイムチャートによりこのジッタ測定装置の動作を詳細に説明する。図５（Ａ）〜（Ｅ）はそれぞれ入力信号、基準クロック、端数パルスＸ、端数パルスＹ、クロックＮの波形である。端数パルスＸは入力信号の立ち上がりに同期して立ち上がり、基準クロックの立ち下がりに同期して立ち下がる信号である。基準クロックの周期をＴｃｌｋとすると、端数パルスＸのパルス幅Ｘｗは、０にならないようにＴｃｌｋ＜Ｘｗ＜２Ｔｃｌｋの間に設定される。   Next, the operation of this jitter measuring apparatus will be described in detail with reference to the time chart of FIG. 5A to 5E show the waveforms of the input signal, the reference clock, the fractional pulse X, the fractional pulse Y, and the clock N, respectively. The fraction pulse X is a signal that rises in synchronization with the rise of the input signal and falls in synchronization with the fall of the reference clock. When the period of the reference clock is Tclk, the pulse width Xw of the fractional pulse X is set between Tclk <Xw <2Tclk so that it does not become zero.

端数パルスＹは、入力信号の次の立ち上がりに同期して立ち上がり、基準クロックの立ち下がりに同期して立ち下がる信号である。この端数パルスのパルス幅Ｙｗも、Ｔｃｌｋ＜Ｙｗ＜２Ｔｃｌｋになるようにされる。   The fractional pulse Y is a signal that rises in synchronization with the next rising edge of the input signal and falls in synchronization with the falling edge of the reference clock. The pulse width Yw of this fractional pulse is also set to satisfy Tclk <Yw <2Tclk.

クロックＮは、端数パルスＸの立ち下がりから端数パルスＹの立ち下がり間の、基準クロックを切り出した信号である。端数パルスＸ、Ｙ共に、その立ち下がりは基準クロックの立ち下がりに同期しているので、クロックＮのクロック数に端数が発生することはない。   The clock N is a signal obtained by cutting out the reference clock between the falling edge of the fractional pulse X and the falling edge of the fractional pulse Y. Since the falling edges of both the fraction pulses X and Y are synchronized with the falling edge of the reference clock, no fraction is generated in the clock number of the clock N.

このようにすることにより、クロックＮのクロック数をＮとすると、入力信号の周期Ｔｐｅｒは、
Ｔｐｅｒ＝Ｔｃｌｋ×Ｎ＋Ｘｗ−Ｙｗ
で計算することができる。端数パルスＸ、Ｙのパルス幅は一旦電圧信号に変換してからデジタル信号に変換するので、基準クロックの周期Ｔｃｌｋより高い分解能で入力信号の周期を測定することができる。 In this way, when the number of clocks N is N, the period Tper of the input signal is
Tper = Tclk × N + Xw−Yw
Can be calculated with Since the pulse widths of the fractional pulses X and Y are once converted into voltage signals and then converted into digital signals, the period of the input signal can be measured with a resolution higher than the reference clock period Tclk.

この測定値Ｎ、Ｘｗ、Ｙｗを例えば１０００組データメモリ１９に格納し、これから入力信号の周期Ｔｐｅｒを計算して、その最大値と最小値の差を求めることにより、入力信号のジッタを測定することができる。   The measured values N, Xw, and Yw are stored in, for example, 1000 sets of data memory 19, and the input signal period Tper is calculated therefrom, and the difference between the maximum value and the minimum value is obtained to measure the jitter of the input signal. be able to.

特開２００１−１４１７６７号公報JP 2001-141767 A 特許第３２５６９５４号公報Japanese Patent No. 3256954 特開平５−２０８５号公報JP-A-5-2085 特開平１１−２３２７６３号公報Japanese Patent Laid-Open No. 11-232763

しかし、図４に示したジッタ測定装置は、多数の測定データを一旦データメモリ１９に格納し、この格納されたデータから入力信号の周期を求めてジッタを演算するものである。このため、汎用性が高いという利点はあるが、測定に時間がかかり、かつ装置が大規模になるという課題があった。また、特許文献１および２に記載された発明は、高速で測定できるという利点はあるが測定範囲に限界があり、汎用性に乏しいという課題があった。   However, the jitter measuring apparatus shown in FIG. 4 temporarily stores a large number of measurement data in the data memory 19 and calculates the jitter by obtaining the period of the input signal from the stored data. For this reason, although there is an advantage that versatility is high, there is a problem that it takes time to measure and the apparatus becomes large-scale. In addition, the inventions described in Patent Documents 1 and 2 have the advantage that they can be measured at high speed, but have a problem in that the measurement range is limited and versatility is poor.

従って本発明の目的は、回路規模を小さくでき、かつ高速測定が可能なジッタ測定装置を提供することにある。   Accordingly, an object of the present invention is to provide a jitter measuring apparatus that can reduce the circuit scale and can perform high-speed measurement.

このような課題を達成するために、本発明のうち請求項１記載の発明は、
基準クロックを出力する基準クロック発生部と、
ジッタを測定する信号および前記基準クロックが入力され、前記信号の変化点と前記基準クロックの変化点の時間差に関連するパルス幅を有する第１の端数パルス、およびこの第１の端数パルスから所定時間経過後の前記基準クロックの変化点と前記信号の変化点の時間差に関連するパルス幅を有する第２の端数パルスを出力する波形切出部と、
前記第１の端数パルスのパルス幅と前記第２の端数パルスのパルス幅を加算した値に関連する信号を出力するパルス幅演算部と、
このパルス幅演算部の出力が入力され、この出力の変化幅を検出して出力するピーク検出部と、
を具備したものである。高速測定が可能であり、回路規模を小さくできる。 In order to achieve such a problem, the invention according to claim 1 of the present invention is:
A reference clock generator for outputting a reference clock;
A signal for measuring jitter and the reference clock are input, a first fraction pulse having a pulse width related to a time difference between a change point of the signal and a change point of the reference clock, and a predetermined time from the first fraction pulse A waveform cutout unit for outputting a second fractional pulse having a pulse width related to the time difference between the change point of the reference clock and the change point of the signal after elapse;
A pulse width calculator that outputs a signal related to a value obtained by adding the pulse width of the first fraction pulse and the pulse width of the second fraction pulse;
An output of this pulse width calculation unit is input, a peak detection unit that detects and outputs a change width of this output, and
Is provided. High-speed measurement is possible, and the circuit scale can be reduced.

請求項２記載の発明は、請求項１に記載の発明において、
前記ジッタを測定する信号の概略周期を設定する基準周期設定部を具備し、
前記波形切出部は、この基準周期設定部の設定値に基づいて前記所定時間を決定するようにしたものである。広い周波数範囲の入力信号に対応できる。 The invention according to claim 2 is the invention according to claim 1,
Comprising a reference period setting unit for setting an approximate period of a signal for measuring the jitter,
The waveform cutout unit is configured to determine the predetermined time based on a set value of the reference period setting unit. It can handle input signals in a wide frequency range.

請求項３記載の発明は、
前記パルス幅演算部は、請求項１若しくは請求項２に記載の発明において、
前記第１の端数パルスが入力され、この第１の端数パルスのパルス幅を電圧信号に変換する第１の時間電圧変換部と、
前記第２の端数パルスが入力され、この第２の端数パルスのパルス幅を電圧信号に変換する第２の時間電圧変換部と、
前記第１の時間電圧変換部の出力および前記第２の時間電圧変換部の出力が入力され、これらの出力を加算する加算部と、
を具備したものである。回路構成を簡単にできる。 The invention described in claim 3
In the invention according to claim 1 or 2, the pulse width calculation unit,
A first time-voltage converter that receives the first fraction pulse and converts the pulse width of the first fraction pulse into a voltage signal;
A second time-voltage converter that receives the second fractional pulse and converts the pulse width of the second fractional pulse into a voltage signal;
The output of the first time voltage converter and the output of the second time voltage converter are input, and an adder that adds these outputs;
Is provided. The circuit configuration can be simplified.

請求項４記載の発明は、請求項１若しくは請求項３いずれかに記載の発明において、
前記第１の端数パルスおよび前記第２の端数パルスのパルス幅を、前記基準クロックの周期の１倍から２倍の間に設定するようにしたものである。高精度で測定できる。 The invention according to claim 4 is the invention according to claim 1 or claim 3,
The pulse widths of the first fraction pulse and the second fraction pulse are set to be between 1 and 2 times the period of the reference clock. It can be measured with high accuracy.

以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１，２，３および４の発明によれば、ジッタを測定する信号の変化点と基準クロックの変化点の時間差に相当するパルス幅を有する第１の端数パルスと、この第１の端数パルスの終了後所定時間経過した後の基準クロックの変化点と前記信号の変化点の時間差に相当するパルス幅を有する第２の端数パルスを生成し、これらのパルス幅の加算値の変化幅を測定するようにした。 As is apparent from the above description, the present invention has the following effects.
According to the first, second, third and fourth aspects of the present invention, the first fraction pulse having a pulse width corresponding to the time difference between the change point of the signal for measuring jitter and the change point of the reference clock, and the first fraction A second fractional pulse having a pulse width corresponding to the time difference between the change point of the reference clock and the change point of the signal after a predetermined time has elapsed after the end of the pulse is generated, and the change width of the added value of these pulse widths is calculated. It was made to measure.

短時間で高精度のジッタ測定が可能になり、かつ回路規模を小さくすることができるという効果がある。回路規模が小さくなるので、ＩＣテスタの被測定デバイスを搭載するパフォーマンスボードに載せることができる。そのため、テスト時間を削減し、かつテストに要するコストを低減することができる。   High-precision jitter measurement can be performed in a short time, and the circuit scale can be reduced. Since the circuit scale is reduced, it can be mounted on a performance board on which a device under test of an IC tester is mounted. Therefore, the test time can be reduced and the cost required for the test can be reduced.

また、基準周期設定部によりジッタを測定する信号の概略周期を与えることにより、測定できる信号の制約がなくなるという効果もある。   Also, there is an effect that there is no restriction on the signal that can be measured by giving the approximate cycle of the signal whose jitter is measured by the reference cycle setting unit.

以下本発明を図面を用いて詳細に説明する。図１は本発明に係るジッタ測定装置の一実施例を示す構成図である。なお、図４と同じ要素には同一符号を付し、説明を省略する。   Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of a jitter measuring apparatus according to the present invention. The same elements as those in FIG. 4 are denoted by the same reference numerals, and description thereof is omitted.

図１において、４０はジッタ測定回路であり、ジッタを測定する入力信号が入力される入力部１１、この入力部１１の出力が入力される波形切出部４１、この波形切出部４１に基準クロックを供給する基準クロック発生部１３、入力信号の概略周期（基準周期）を波形切出部４１に与える基準周期設定部４２，波形切り出し部４１の出力が入力されるＴ／Ｖ変換部１５および１７、Ｔ／Ｖ変換部１５の出力が入力されるサンプルホールド部４３、Ｔ／Ｖ変換部１７の出力が入力されるサンプルホールド部４４、サンプルホールド部４３と４４の出力が入力される加算部４５およびこの加算部４５の出力が入力されるピーク検出部４６で構成される。   In FIG. 1, reference numeral 40 denotes a jitter measurement circuit, which includes an input unit 11 to which an input signal for measuring jitter is input, a waveform cutting unit 41 to which an output of the input unit 11 is input, and a reference to the waveform cutting unit 41. A reference clock generating unit 13 for supplying a clock, a reference period setting unit 42 for giving an approximate cycle (reference cycle) of an input signal to a waveform cutting unit 41, a T / V conversion unit 15 to which an output of the waveform cutting unit 41 is input, and 17, sample hold unit 43 to which the output of T / V conversion unit 15 is input, sample hold unit 44 to which the output of T / V conversion unit 17 is input, and addition unit to which the outputs of sample hold units 43 and 44 are input 45 and a peak detector 46 to which the output of the adder 45 is input.

入力信号は入力部１１で波形成形およびレベル調整され、波形切出部４１に入力される。波形切出部４１は、基準周期設定部４２によって与えられた入力信号の概略周期を参照し、入力信号および基準クロックに同期した端数パルスＸおよび端数パルスＹを生成して出力する。   The input signal is subjected to waveform shaping and level adjustment at the input unit 11 and input to the waveform cutout unit 41. The waveform cutout unit 41 refers to the approximate cycle of the input signal given by the reference cycle setting unit 42, and generates and outputs a fractional pulse X and a fractional pulse Y synchronized with the input signal and the reference clock.

端数パルスＸはＴ／Ｖ変換部１５でそのパルス幅に比例した電圧信号に変換される。この電圧信号はサンプルホールド部４３でサンプリングされ、ホールドされる。また、端数パルスＹはＴ／Ｖ変換部１７でそのパルス幅に比例した電圧信号に変換される。この電圧信号はサンプルホールド部４４でサンプリングされ、ホールドされる。   The fractional pulse X is converted by the T / V converter 15 into a voltage signal proportional to the pulse width. This voltage signal is sampled and held by the sample hold unit 43. The fractional pulse Y is converted into a voltage signal proportional to the pulse width by the T / V converter 17. This voltage signal is sampled and held by the sample hold unit 44.

加算部４５はサンプルホールド部４３と４４の出力を加算して、ピーク値検出部４６に出力する。ピーク検出部４６は、加算部４５の出力電圧のピーク高さを検出して出力する。この出力がジッタになる。制御部５０は、ジッタ測定回路４０を制御する。   The adder 45 adds the outputs of the sample hold units 43 and 44 and outputs the sum to the peak value detector 46. The peak detector 46 detects and outputs the peak height of the output voltage of the adder 45. This output becomes jitter. The control unit 50 controls the jitter measurement circuit 40.

なお、Ｔ／Ｖ変換部１５、１７とサンプルホールド部４３、４４および加算部４５は、端数パルスＸと端数パルスＹのパルス幅を加算した信号を出力するパルス幅演算部を構成している。また、Ｔ／Ｖ変換部１５とサンプルホールド部４３、およびＴ／Ｖ変換部１７とサンプルホールド部４４は、それぞれパルス幅を電圧信号に変換する時間電圧変換部を構成している。   The T / V converters 15 and 17, the sample hold units 43 and 44, and the adder 45 constitute a pulse width calculator that outputs a signal obtained by adding the pulse widths of the fractional pulse X and the fractional pulse Y. Further, the T / V conversion unit 15 and the sample hold unit 43, and the T / V conversion unit 17 and the sample hold unit 44 constitute a time voltage conversion unit that converts a pulse width into a voltage signal.

次に、図２タイムチャートに基づいてこの実施例の動作を説明する。図２において、（Ａ）は入力信号、（Ｂ）は基準クロック、（Ｃ）は端数パルスＸ、（Ｄ）は端数パルスＹ、（Ｅ）はクロックＮ、（Ｆ）はＴ／Ｖ変換部１５出力、（Ｇ）はサンプルホールド部４３出力、（Ｈ）はＴ／Ｖ変換部１７出力、（Ｉ）はサンプルホールド部４４出力、（Ｊ）は加算部４５出力の波形を表したものである。なお、Ｔｐｅｒは入力信号の周期、Ｔｃｌｋは基準クロックの周期、Ｘｗは端数パルスＸのパルス幅、Ｙｗは端数パルスＹのパルス幅である。   Next, the operation of this embodiment will be described based on the time chart of FIG. 2, (A) is an input signal, (B) is a reference clock, (C) is a fractional pulse X, (D) is a fractional pulse Y, (E) is a clock N, and (F) is a T / V converter. 15 outputs, (G) shows sample hold unit 43 output, (H) shows T / V conversion unit 17 output, (I) shows sample hold unit 44 output, and (J) shows waveform of adder 45 output. is there. Tper is the period of the input signal, Tclk is the period of the reference clock, Xw is the pulse width of the fractional pulse X, and Yw is the pulse width of the fractional pulse Y.

時刻Ｔ１で入力信号が立ち上がると、（Ｃ）に示すように端数パルスＸが立ち上がる。この端数パルスＸは、基準クロックが立ち下がる時刻Ｔ２で立ち下がる。パルス幅Ｘｗは、Ｔｃｌｋ＜Ｘｗ＜２・Ｔｃｌｋになるようにされる。   When the input signal rises at time T1, the fractional pulse X rises as shown in (C). This fractional pulse X falls at time T2 when the reference clock falls. The pulse width Xw is set to satisfy Tclk <Xw <2 · Tclk.

（Ｆ）に示すように、Ｔ／Ｖ変換部１５は端数パルスＸが高レベルの間、直線的に増加する電圧信号を生成する。この電圧信号は、端数パルスＸが立ち下がった次の基準クロックの立ち下がりのタイミングで、サンプルホールド部４３によってサンプルされる。従って、サンプルホールド部４３の出力電圧は、端数パルスＸのパルス幅Ｘｗに比例する。   As shown in (F), the T / V converter 15 generates a voltage signal that increases linearly while the fractional pulse X is at a high level. This voltage signal is sampled by the sample and hold unit 43 at the next falling timing of the reference clock when the fractional pulse X falls. Therefore, the output voltage of the sample hold unit 43 is proportional to the pulse width Xw of the fractional pulse X.

（Ｄ）に示すように、端数パルスＹは基準クロックの立ち下がりに同期したタイミングＴ３で立ち上がり、入力信号の立ち上がりのタイミングＴ４で立ち下がる。端数パルスＹのパルス幅Ｙｗは、Ｔｃｌｋ＜Ｙｗ＜２・Ｔｃｌｋになるようにされる。波形切出部４１は、予め基準周期設定部４２から入力信号の周期Ｔｐａｒの概略値を得ているので、端数パルスＹを立ち上がらせるタイミングを計算することができる。   As shown in (D), the fractional pulse Y rises at the timing T3 synchronized with the fall of the reference clock, and falls at the rise timing T4 of the input signal. The pulse width Yw of the fractional pulse Y is set to satisfy Tclk <Yw <2 · Tclk. Since the waveform cutting unit 41 obtains an approximate value of the cycle Tpar of the input signal from the reference cycle setting unit 42 in advance, it can calculate the timing at which the fractional pulse Y rises.

（Ｅ）はクロックＮであり、端数パルスＸが立ち下がってから端数パルスＹが立ち上がるまでの間（基準周期）の基準クロックを抜き出した信号である。このクロックＮをカウントすることにより、波形切出部４１は端数パルスＹを立ち上がらせるタイミングを知ることができる。なお、このクロックＮは外部には出力されない。   (E) is a clock N, which is a signal obtained by extracting the reference clock from the time when the fractional pulse X falls to the time when the fractional pulse Y rises (reference period). By counting the clock N, the waveform cutting unit 41 can know the timing at which the fractional pulse Y rises. This clock N is not output to the outside.

（Ｈ）に示すように、Ｔ／Ｖ変換部１７は端数パルスＹが高レベルの間、直線的に増加する電圧信号を生成する。この電圧信号は、端数パルスＹが立ち下がった次の基準クロックの立ち下がりのタイミングで、サンプルホールド部４４によってサンプルされる。従って、サンプルホールド部４４の出力電圧は、端数パルスＹのパルス幅Ｙｗに比例する。   As shown in (H), the T / V converter 17 generates a voltage signal that increases linearly while the fractional pulse Y is at a high level. This voltage signal is sampled by the sample and hold unit 44 at the next falling timing of the reference clock after the fractional pulse Y has fallen. Therefore, the output voltage of the sample hold unit 44 is proportional to the pulse width Yw of the fractional pulse Y.

（Ｊ）は加算部４５の出力波形である。ジッタを測定する間、入力信号の１周期間のクロックＮの個数は変化しない。従って、ジッタはＸｗ＋Ｙｗの変化、すなわち加算部４５の出力変化に比例する。ピーク検出部４６によって加算部４５の出力の最大値と最小値の差を計測することにより、入力信号のジッタを測定することができる。   (J) is an output waveform of the adder 45. While the jitter is measured, the number of clocks N during one period of the input signal does not change. Therefore, the jitter is proportional to the change of Xw + Yw, that is, the output change of the adder 45. By measuring the difference between the maximum value and the minimum value of the output of the adder 45 by the peak detector 46, the jitter of the input signal can be measured.

次に、図３を用いてこの実施例の動作をより具体的に説明する。図３（Ｂ）は正弦波状の入力信号であり、入力部１１によって（Ｃ）に示すような矩形波に変換される。（Ａ）はサンプリングクロックであり、このサンプリングクロックに同期して入力信号の周期が測定される。   Next, the operation of this embodiment will be described more specifically with reference to FIG. FIG. 3B shows a sinusoidal input signal, which is converted into a rectangular wave as shown in FIG. (A) is a sampling clock, and the period of the input signal is measured in synchronization with the sampling clock.

（Ｄ）は端数パルスＸ、（Ｅ）は端数パルスＹ、（Ｆ）はＴ／Ｖ変換部１５の出力、（Ｇ）はＴ／Ｖ変換部１７の出力波形である。これらの波形は図２と同じなので、説明を省略する。   (D) is the fraction pulse X, (E) is the fraction pulse Y, (F) is the output of the T / V converter 15, and (G) is the output waveform of the T / V converter 17. These waveforms are the same as in FIG.

（Ｈ）は加算部４５の出力である。加算部４５の出力変化は、入力信号の周期変化に対応している。また、Ｔ／Ｖ変換部１５、１７の出力は次の測定に備えてゼロにクリアされるが、端数パルスＸ、Ｙのパルス幅に対応する電圧信号はサンプルホールド部４３、４４によってホールドされるので、加算部４５の出力は入力信号の周期変化に正確に対応する。   (H) is the output of the adder 45. The output change of the adding unit 45 corresponds to the period change of the input signal. The outputs of the T / V converters 15 and 17 are cleared to zero in preparation for the next measurement, but the voltage signals corresponding to the pulse widths of the fractional pulses X and Y are held by the sample and hold units 43 and 44. Therefore, the output of the adder 45 accurately corresponds to the period change of the input signal.

例えば、基準パルスの周期Ｔｃｌｋ＝１０ｎＳとし、入力信号の周期Ｔｐｅｒ＝８０ｎＳのパルスのジッタを測定する場合、端数パルスＸ、Ｙのパルス幅Ｘｗ、Ｙｗをそれぞれ１０ｎＳ以上にするために、基準周期として、クロックＮの個数を５個（＝５０ｎＳ）とし、残りの３０ｎＳをＸｗとＹｗに配分する。どのように配分するかは、入力信号と基準クロックの位相関係によって定まる。   For example, when measuring the jitter of a pulse having a reference pulse period Tclk = 10 nS and an input signal period Tper = 80 nS, in order to set the pulse widths Xw and Yw of the fractional pulses X and Y to 10 nS or more, The number of clocks N is 5 (= 50 nS), and the remaining 30 nS is distributed to Xw and Yw. The distribution is determined by the phase relationship between the input signal and the reference clock.

なお、このジッタ測定装置はＩＣテスタに用いて好適である。このジッタ測定装置は回路規模を小さくすることができるので、被測定デバイスを搭載するパフォーマンスボードに載せることができる。すなわち、ピーク検出部４６の出力がＩＣテスタに入力され、ＩＣテスタで電圧測定を行い、ジッタが求められる。このため、テスト時間およびテストコストを削減することができる。   This jitter measuring apparatus is suitable for use in an IC tester. Since this jitter measuring apparatus can reduce the circuit scale, it can be mounted on a performance board on which a device under test is mounted. That is, the output of the peak detector 46 is input to the IC tester, voltage measurement is performed by the IC tester, and jitter is obtained. For this reason, test time and test cost can be reduced.

本発明の一実施例を示す構成図である。It is a block diagram which shows one Example of this invention. 本発明の一実施例の動作を説明するためのタイムチャートである。It is a time chart for demonstrating operation | movement of one Example of this invention. 本発明の一実施例の動作を説明するためのタイムチャートである。It is a time chart for demonstrating operation | movement of one Example of this invention. 従来のジッタ測定装置の構成図である。It is a block diagram of the conventional jitter measuring apparatus. 従来のジッタ測定装置の動作を説明するためのタイムチャートである。It is a time chart for demonstrating operation | movement of the conventional jitter measuring apparatus.

符号の説明Explanation of symbols

１１ 入力部
１３ 基準クロック発生部
１５、１６ Ｔ／Ｖ変換部
４０ ジッタ測定回路
４１ 波形切出部
４２ 基準周期設定部
４３、４４ サンプルホールド部
４５ 加算部
４６ ピーク検出部
５０ 制御部
DESCRIPTION OF SYMBOLS 11 Input part 13 Reference clock generation part 15, 16 T / V conversion part 40 Jitter measurement circuit 41 Waveform cutting part 42 Reference period setting part 43, 44 Sample hold part 45 Adder part 46 Peak detection part 50 Control part

Claims (4)

基準クロックを出力する基準クロック発生部と、
ジッタを測定する信号および前記基準クロックが入力され、前記信号の変化点と前記基準クロックの変化点の時間差に関連するパルス幅を有する第１の端数パルス、およびこの第１の端数パルスから所定時間経過後の前記基準クロックの変化点と前記信号の変化点の時間差に関連するパルス幅を有する第２の端数パルスを出力する波形切出部と、
前記第１の端数パルスのパルス幅と前記第２の端数パルスのパルス幅を加算した値に関連する信号を出力するパルス幅演算部と、
このパルス幅演算部の出力が入力され、この出力の変化幅を検出して出力するピーク検出部と、
を具備したことを特徴とするジッタ測定装置。 A reference clock generator for outputting a reference clock;
A signal for measuring jitter and the reference clock are input, a first fraction pulse having a pulse width related to a time difference between a change point of the signal and a change point of the reference clock, and a predetermined time from the first fraction pulse A waveform cutout unit for outputting a second fractional pulse having a pulse width related to the time difference between the change point of the reference clock and the change point of the signal after elapse;
A pulse width calculator that outputs a signal related to a value obtained by adding the pulse width of the first fraction pulse and the pulse width of the second fraction pulse;
An output of this pulse width calculation unit is input, a peak detection unit that detects and outputs a change width of this output, and
A jitter measuring apparatus comprising: 前記ジッタを測定する信号の概略周期を設定する基準周期設定部を具備し、
前記波形切出部は、この基準周期設定部の設定値に基づいて前記所定時間を決定するようにしたことを特徴とする請求項１に記載のジッタ測定装置。 Comprising a reference period setting unit for setting an approximate period of a signal for measuring the jitter,
The jitter measuring apparatus according to claim 1, wherein the waveform cutting unit determines the predetermined time based on a set value of the reference period setting unit. 前記パルス幅演算部は、
前記第１の端数パルスが入力され、この第１の端数パルスのパルス幅を電圧信号に変換する第１の時間電圧変換部と、
前記第２の端数パルスが入力され、この第２の端数パルスのパルス幅を電圧信号に変換する第２の時間電圧変換部と、
前記第１の時間電圧変換部の出力および前記第２の時間電圧変換部の出力が入力され、これらの出力を加算する加算部と、
を具備したことを特徴とする請求項１若しくは請求項２に記載のジッタ測定装置。 The pulse width calculator is
A first time-voltage converter that receives the first fraction pulse and converts the pulse width of the first fraction pulse into a voltage signal;
A second time-voltage converter that receives the second fractional pulse and converts the pulse width of the second fractional pulse into a voltage signal;
The output of the first time voltage converter and the output of the second time voltage converter are input, and an adder that adds these outputs;
The jitter measuring apparatus according to claim 1 or 2, further comprising: 前記第１の端数パルスおよび前記第２の端数パルスのパルス幅を、前記基準クロックの周期の１倍から２倍の間に設定するようにしたことを特徴とする請求項１若しくは請求項３いずれかに記載のジッタ測定装置。
4. The pulse width of each of the first fraction pulse and the second fraction pulse is set between 1 and 2 times the period of the reference clock. The jitter measuring apparatus according to claim 1.
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