JPH04320974A - Pulse width measurement device - Google Patents
Pulse width measurement deviceInfo
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- JPH04320974A JPH04320974A JP9012391A JP9012391A JPH04320974A JP H04320974 A JPH04320974 A JP H04320974A JP 9012391 A JP9012391 A JP 9012391A JP 9012391 A JP9012391 A JP 9012391A JP H04320974 A JPH04320974 A JP H04320974A
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- 230000003111 delayed effect Effects 0.000 claims abstract description 7
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明はパルス幅計測装置に関し
、特に入力パルス信号のパルス幅を計測するパルス幅計
測装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pulse width measuring device, and more particularly to a pulse width measuring device for measuring the pulse width of an input pulse signal.
【０００２】0002
【従来の技術】従来のパルス幅計測装置について図面を
参照して説明する。2. Description of the Related Art A conventional pulse width measuring device will be explained with reference to the drawings.
【０００３】従来のパルス幅計測装置は、図３（ａ）に
示すように、入力信号と基準電圧の大きさを比較する比
較器４と、基準電圧を発生する基準電圧発生器９と、入
力信号が基準電圧を超える時間に含まれるクロックパル
ス数を計測する計数器６と、クロックパルスを発生する
クロックパルス発生器５とを有して成る。As shown in FIG. 3(a), a conventional pulse width measuring device includes a comparator 4 that compares the magnitude of an input signal and a reference voltage, a reference voltage generator 9 that generates a reference voltage, and an input signal. It comprises a counter 6 that measures the number of clock pulses included in the time during which a signal exceeds a reference voltage, and a clock pulse generator 5 that generates clock pulses.
【０００４】次に動作について説明する。Next, the operation will be explained.
【０００５】図３（ｂ）に示す如く、入力信号を基準電
圧と比較し、入力信号が基準電圧を超えた時間だけゲー
ト信号が比較器４から出力され、計数器６ではゲート信
号の時間内に含まれるクロックパルスをカウントし、こ
れにより入力信号のパルス幅を計測している。As shown in FIG. 3(b), the input signal is compared with the reference voltage, and the gate signal is output from the comparator 4 only for the time when the input signal exceeds the reference voltage, and the counter 6 outputs the gate signal within the time of the gate signal. The pulse width of the input signal is measured by counting the clock pulses included in the input signal.
【０００６】[0006]
【発明が解決しようとする課題】上述した従来のパルス
幅計測装置では、入力信号の大きさにかかわらず、あら
かじめ設定する一定の基準電圧を超える時間計測によっ
てパルス幅を求めているため、同一のパルス幅でも大き
さの異なる入力信号を計測すると、大きい入力信号に対
しては真のパルス幅より長く、小さい入力信号に対して
は短かく計測してしまうことが避けられないという欠点
がある。[Problems to be Solved by the Invention] In the conventional pulse width measuring device described above, the pulse width is determined by measuring the time exceeding a certain reference voltage set in advance, regardless of the magnitude of the input signal. When measuring input signals with different pulse widths, there is a drawback that it is inevitable that the true pulse width will be longer than the true pulse width for a large input signal and shorter for a small input signal.
【０００７】本発明の目的は、上述した欠点を解決する
ためになされたもので、任意の大きさの入力信号のパル
ス幅を正確に計測することができるパルス幅計測装置を
提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a pulse width measuring device that can accurately measure the pulse width of an input signal of any size. .
【０００８】[0008]
【課題を解決するための手段】本発明のパルス幅計測装
置は、入力信号の最大振幅値を所定の一定の分圧比で分
圧して入力信号レベルに対応した基準電圧となし、入力
信号を前記基準電圧の形成に必要な時間を確保して遅延
せしめた入力遅延信号と前記基準電圧とを比較して得ら
れるゲート信号によって計数するクロックパルス数にも
とづいて入力信号のパルス幅を計測する構成を有する。[Means for Solving the Problems] The pulse width measuring device of the present invention divides the maximum amplitude value of an input signal at a predetermined constant voltage division ratio to obtain a reference voltage corresponding to the input signal level, and divides the input signal into a reference voltage corresponding to the input signal level. The pulse width of the input signal is measured based on the number of clock pulses counted by a gate signal obtained by comparing the reference voltage with an input delay signal delayed by ensuring the time necessary for forming the reference voltage. have
【０００９】また、本発明のパルス幅計測装置は、入力
信号をディジタル化したのちその最大振幅値を所定の一
定の比に除算して入力信号レベルに対応した基準電圧と
なし、入力信号を前記基準電圧の形成に必要な時間を確
保して遅延せしめた入力遅延信号と前記基準電圧とを比
較して得られるゲート信号によって計数するクロックパ
ルス数にもとづいて入力信号のパルス幅を計測する構成
を有する。Further, the pulse width measuring device of the present invention digitizes the input signal and then divides its maximum amplitude value by a predetermined constant ratio to obtain a reference voltage corresponding to the input signal level, and converts the input signal into a reference voltage corresponding to the input signal level. The pulse width of the input signal is measured based on the number of clock pulses counted by a gate signal obtained by comparing the reference voltage with an input delay signal delayed by ensuring the time necessary for forming the reference voltage. have
【００１０】0010
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be explained with reference to the drawings.
【００１１】図１は、本発明の第一の実施例の構成を示
すブロック図である。図１に示す実施例は、入力信号の
最大振幅を保持するピークホールド回路１と、ピークホ
ールドされた入力信号を一定の分圧比で分圧して基準電
圧を生成する分圧器２と、入力信号を基準電圧生成に必
要な時間を確保するように遅延する遅延器３と、遅延器
３の出力を基準電圧と比較してゲート信号を発生する比
較器４と、クロックパルスを発生するクロックパルス発
生器５と、ゲート信号の発生期間クロックパルスを計数
して入力信号のパルス幅を計測する計数器６とを備えて
成る。FIG. 1 is a block diagram showing the configuration of a first embodiment of the present invention. The embodiment shown in FIG. 1 includes a peak hold circuit 1 that holds the maximum amplitude of an input signal, a voltage divider 2 that divides the peak-held input signal at a constant voltage division ratio to generate a reference voltage, and A delay device 3 that delays the time required to generate a reference voltage, a comparator 4 that compares the output of the delay device 3 with the reference voltage and generates a gate signal, and a clock pulse generator that generates a clock pulse. 5, and a counter 6 that counts clock pulses during the generation period of the gate signal to measure the pulse width of the input signal.
【００１２】次に、本実施例の動作について説明する。Next, the operation of this embodiment will be explained.
【００１３】ピークホールド回路１は、入力信号の最大
振幅値を保持し出力する。分圧器２は、ピークホールド
回路１が出力した入力信号の最大値の電圧を一定の比に
分圧して基準電圧として出力する。遅延器３は、入力信
号を基準電圧発生に必要な時間を確保するように遅延し
て出力する。比較器４は、分圧器２が出力した基準電圧
と遅延器３が出力した入力遅延信号の電圧の大きさを比
較し、基準電圧よりも入力遅延信号が大きい場合に比較
出力をゲート信号として出力する。クロックパルス発生
器５は、一定周期のクロックパルスを出力する。計数器
６は、比較器４からゲート信号が出力されている時間に
含まれるクロックパルス発生器５の出力クロックパルス
を計数し出力する。The peak hold circuit 1 holds and outputs the maximum amplitude value of the input signal. The voltage divider 2 divides the voltage of the maximum value of the input signal outputted by the peak hold circuit 1 into a certain ratio and outputs it as a reference voltage. The delay device 3 delays the input signal so as to secure the time necessary for generating the reference voltage, and outputs the delayed signal. Comparator 4 compares the magnitude of the voltage of the reference voltage output by voltage divider 2 and the input delay signal output by delay device 3, and outputs the comparison output as a gate signal when the input delay signal is larger than the reference voltage. do. The clock pulse generator 5 outputs clock pulses of a constant period. The counter 6 counts and outputs the output clock pulses of the clock pulse generator 5 that are included in the time when the gate signal is output from the comparator 4.
【００１４】図１（ｂ）は、図１（ａ）の各部主要波形
図である。図１（ｂ）に示す如く、第一の実施例ではピ
ークホールドされた入力電圧を一定の分圧比で分圧して
クロックパルスを計数するゲート信号を生成しており、
一定の分圧比は、運用目的や実績にもとづいて、あらか
じめ任意に設定される。FIG. 1(b) is a diagram showing the main waveforms of each part of FIG. 1(a). As shown in FIG. 1(b), in the first embodiment, a gate signal for counting clock pulses is generated by dividing the peak-held input voltage at a constant voltage division ratio.
A certain partial pressure ratio is arbitrarily set in advance based on operational objectives and actual results.
【００１５】図２は、本発明の第二の実施例の構成を示
すブロック図である。図２に示す第二の実施例は、図１
（ａ）の第一の実施例のピークホールド回路１および遅
延器３の前にＡ／Ｄコンバータ７を付加し、分圧器２を
除算器８に置換えて構成される。FIG. 2 is a block diagram showing the configuration of a second embodiment of the present invention. The second embodiment shown in FIG.
This embodiment is constructed by adding an A/D converter 7 in front of the peak hold circuit 1 and delay device 3 of the first embodiment shown in (a), and replacing the voltage divider 2 with a divider 8.
【００１６】入力信号はＡ／Ｄコンバータ７でディジタ
ル信号に変換された後、ピークホールド回路１でピーク
ホールドされ、除算器８で一定の比に除算されて基準電
圧となる。次に、比較器４で基準電圧と遅延器３から出
力された入力遅延信号とを比較し、入力遅延信号が大き
い場合にゲート信号を出力する。計数器６で、ゲート信
号が出力されている時間のみクロックパルス発生器５が
出力したクロックパルスを計数し、そのクロックパルス
の数からパルス幅が計測される。The input signal is converted into a digital signal by the A/D converter 7, peak held by the peak hold circuit 1, and divided by a constant ratio by the divider 8 to become a reference voltage. Next, the comparator 4 compares the reference voltage with the input delay signal output from the delay device 3, and outputs a gate signal if the input delay signal is large. The counter 6 counts the clock pulses output by the clock pulse generator 5 only during the time when the gate signal is output, and the pulse width is measured from the number of clock pulses.
【００１７】このようにして、パルス幅計測のための基
準電圧を入力信号のレベルに対応させたものとしてパル
ス幅を計測することにより、正確なパルス幅計測が可能
となる。[0017] In this way, by measuring the pulse width by making the reference voltage for pulse width measurement correspond to the level of the input signal, accurate pulse width measurement becomes possible.
【００１８】[0018]
【発明の効果】以上説明したように本発明は、パルス計
測のための基準電圧を入力信号のレベルに対応させて生
成することにより、任意の電圧の入力信号に対して正確
なパルス幅測定結果を得ることができ、入力電圧の大小
による誤差を著しく抑圧することができるという効果を
有する。As explained above, the present invention generates a reference voltage for pulse measurement in accordance with the level of the input signal, thereby obtaining accurate pulse width measurement results for input signals of arbitrary voltages. This has the effect that errors due to the magnitude of the input voltage can be significantly suppressed.
【図１】本発明の第一の実施例の構成を示すブロック図
（ａ）および主要波形図（ｂ）である。FIG. 1 is a block diagram (a) and a main waveform diagram (b) showing the configuration of a first embodiment of the present invention.
【図２】本発明の第二の実施例の構成を示すブロック図
である。FIG. 2 is a block diagram showing the configuration of a second embodiment of the present invention.
【図３】従来のパルス幅計測装置の構成を示すブロック
図（ａ）および主要波形図（ｂ）である。FIG. 3 is a block diagram (a) and a main waveform diagram (b) showing the configuration of a conventional pulse width measuring device.
１ ピークホールド回路 ２ 分圧器 ３ 遅延器 ４ 比較器 ５ クロックパルス発生器 ６ 計数器 ７ Ａ／Ｄコンバータ ８ 除算器 ９ 基準電圧発振器 1 Peak hold circuit 2 Voltage divider 3 Delay device 4 Comparator 5 Clock pulse generator 6 Counter 7 A/D converter 8 Divider 9 Reference voltage oscillator
Claims (2)
分圧比で分圧して入力信号レベルに対応した基準電圧と
なし、入力信号を前記基準電圧の形成に必要な時間を確
保して遅延せしめた入力遅延信号と前記基準電圧とを比
較して得られるゲート信号によって計数するクロックパ
ルス数にもとづいて入力信号のパルス幅を計測すること
を特徴とするパルス幅計測装置。1. A reference voltage corresponding to the input signal level is obtained by dividing the maximum amplitude value of an input signal at a predetermined constant voltage division ratio, and the input signal is delayed by securing the time necessary for forming the reference voltage. 1. A pulse width measuring device that measures the pulse width of an input signal based on the number of clock pulses counted by a gate signal obtained by comparing the delayed input signal and the reference voltage.
最大振幅値を所定の一定の比に除算して入力信号レベル
に対応した基準電圧となし、入力信号を前記基準電圧の
形成に必要な時間を確保して遅延せしめた入力遅延信号
と前記基準電圧とを比較して得られるゲート信号によっ
て計数するクロックパルス数にもとづいて入力信号のパ
ルス幅を計測することを特徴とするパルス幅計測装置。2. After digitizing the input signal, the maximum amplitude value thereof is divided by a predetermined constant ratio to obtain a reference voltage corresponding to the input signal level, and the input signal is digitized by dividing the maximum amplitude value by a predetermined constant ratio to obtain a reference voltage corresponding to the input signal level. A pulse width measuring device that measures the pulse width of an input signal based on the number of clock pulses counted by a gate signal obtained by comparing the secured and delayed input delay signal with the reference voltage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9012391A JPH04320974A (en) | 1991-04-22 | 1991-04-22 | Pulse width measurement device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9012391A JPH04320974A (en) | 1991-04-22 | 1991-04-22 | Pulse width measurement device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04320974A true JPH04320974A (en) | 1992-11-11 |
Family
ID=13989736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9012391A Pending JPH04320974A (en) | 1991-04-22 | 1991-04-22 | Pulse width measurement device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04320974A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0158132B2 (en) * | 1982-09-30 | 1989-12-08 | Intaanashonaru Bijinesu Mashiinzu Corp | |
| JPH02259475A (en) * | 1989-03-31 | 1990-10-22 | Yokogawa Electric Corp | Half-width measuring circuit |
-
1991
- 1991-04-22 JP JP9012391A patent/JPH04320974A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0158132B2 (en) * | 1982-09-30 | 1989-12-08 | Intaanashonaru Bijinesu Mashiinzu Corp | |
| JPH02259475A (en) * | 1989-03-31 | 1990-10-22 | Yokogawa Electric Corp | Half-width measuring circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970924 |