CN112397116A - 与时钟信号同步的信号生成电路及使用其的半导体装置 - Google Patents

Abstract

本申请涉及一种与时钟信号同步的信号生成电路及使用其的半导体装置。一种信号生成电路包括时钟分频器电路、导通脉冲生成电路、关断脉冲生成电路和输出信号生成电路。导通脉冲生成电路同步于第一分频时钟信号和第二分频时钟信号来将输入信号延迟并且生成偶数导通脉冲信号和奇数导通脉冲信号。关断脉冲生成电路同步于第一分频时钟信号和第二分频时钟信号来将偶数导通脉冲信号和奇数导通脉冲信号延迟并且生成多个延迟信号。输出信号生成电路基于同步于第一分频时钟信号被延迟的延迟信号来生成第一预输出信号，基于同步于第二分频时钟信号被延迟的延迟信号来生成第二预输出信号，并且基于第一预输出信号和第二预输出信号来生成输出信号。

Description

与时钟信号同步的信号生成电路及使用其的半导体装置

相关申请的交叉引用

本申请要求于2019年8月16日向韩国知识产权局提交的申请号为10-2019-0100225的韩国专利申请的优先权，其整体内容通过引用合并于此。

技术领域

各实施方式总体上涉及集成电路技术，并且更具体地，涉及能够与时钟信号同步运行的半导体装置。

背景技术

电子设备可以包括许多电子部件。例如，计算机***可以包括大量的由半导体组成的半导体装置。构成计算机***的半导体装置可以在传送和接收时钟和数据时彼此通信。半导体装置可以与时钟信号同步地运行。半导体装置可以基于从外部设备传输来的信号而内部地生成各种信号。各种信号可以通过半导体装置的内部电路而被延迟和生成。延迟可以包括同步延迟和异步延迟。例如，诸如DRAM(动态随机存取存储器)的存储装置可以针对数据和与数据相关联的时钟信号而通过使用同步延迟来生成内部信号，并且针对除数据之外的控制信号(诸如命令信号和地址信号)而通过使用异步延迟来生成内部信号。然而，当接收或输出数据时，半导体装置需要执行使通过异步延迟生成的内部信号与时钟信号再次同步的操作。这种操作可被称为跨域。随着计算机***或半导体***的运算速度的加快，时钟信号的频率持续升高。为了确保内部处理信号所需的裕度，半导体装置通过对具有高频率的时钟信号进行分频来生成具有低频率的分频时钟信号，并且使用分频时钟信号。

发明内容

在一个实施方式中，一种信号生成电路可以包括时钟分频器电路、导通脉冲生成电路、关断脉冲生成电路和输出信号生成电路。时钟分频器电路可以被配置成基于时钟信号来生成第一分频时钟信号、第二分频时钟信号、第三分频时钟信号和第四分频时钟信号。导通脉冲生成电路可以被配置成基于第一延迟信息，通过同步于第一分频时钟信号和第二分频时钟信号将输入信号延迟来生成偶数导通脉冲信号和奇数导通脉冲信号。关断脉冲生成电路可以被配置成基于第二延迟信息，通过将偶数导通脉冲信号交替地同步于第二分频时钟信号和第一分频时钟信号而依次延迟来生成多个延迟信号中的偶数延迟信号，并且基于第二延迟信息，通过将奇数导通脉冲信号交替地同步于第一分频时钟信号和第二分频时钟信号而依次延迟来生成多个延迟信号中的奇数延迟信号。输出信号生成电路可以被配置成基于在多个延迟信号之中的、同步于第二分频时钟信号被延迟的延迟信号和偶数导通脉冲信号来生成第一预输出信号，基于在多个延迟信号之中的、同步于第一分频时钟信号被延迟的延迟信号和奇数导通脉冲信号来生成第二预输出信号，以及通过使第一预输出信号与第四分频时钟信号同步并且使第二预输出信号与第三分频时钟信号同步来生成输出信号。

在一个实施方式中，一种信号生成电路可以包括时钟分频器电路、导通脉冲生成电路、关断脉冲生成电路和输出信号生成电路。时钟分频器电路可以被配置成基于时钟信号来生成第一分频时钟信号、第二分频时钟信号、第三分频时钟信号和第四分频时钟信号。导通脉冲生成电路可以被配置成基于第一延迟信息，通过同步于第一分频时钟信号和第二分频时钟信号来将输入信号延迟来生成偶数导通脉冲信号和奇数导通脉冲信号。关断脉冲生成电路可以被配置成基于第二延迟信息，通过将偶数导通脉冲信号交替地同步于第三分频时钟信号和第四分频时钟信号而延迟来生成多个延迟信号中的偶数延迟信号，并且基于第二延迟信息，通过将奇数导通脉冲信号交替地同步于第四分频时钟信号和第三分频时钟信号而延迟来生成多个延迟信号中的奇数延迟信号。输出信号生成电路可以被配置成基于同步于第三分频时钟信号被延迟的延迟信号来生成第一预输出信号，基于同步于第四分频时钟信号被延迟的延迟信号来生成第二预输出信号，并且通过基于第三分频时钟信号对第一预输出信号重定时以及基于第四分频时钟信号对第二预输出信号重定时来生成输出信号。

附图说明

图1是示出根据实施方式的信号生成电路的配置的示图。

图2是示出图1中所示的导通脉冲生成电路的配置的示图。

图3是示出图1中所示的关断脉冲生成电路的配置的示图。

图4是示出图1中所示的输出信号生成电路的配置的示图。

图5是示出根据实施方式的对称NAND门的配置的示图。

图6A和图6B是示出根据本实施方式的信号生成电路的操作的时序图。

图7是示出根据实施方式的信号生成电路的配置的示图。

图8是示出图7中所示的关断脉冲生成电路的配置的示图。

图9是示出图7中所示的输出信号生成电路的配置的示图。

图10是示出根据实施方式的半导体装置的配置的示图。

具体实施方式

各实施方式涉及信号生成电路，其能够同步于两个或更多个时钟信号来使输入信号延迟，并且通过根据同步的时钟信号的类型而对被延迟的信号求和来生成具有预定脉冲宽度的输出信号。

图1是示出根据实施方式的信号生成电路100的配置的示图。参考图1，信号生成电路100可以接收输入信号IN，并且生成输出信号OUT，所述输出信号OUT在随机的时间点被使能并且具有在随机时间期间被使能的脉冲。例如，信号生成电路100可以从输入信号IN被输入起经过第一时间之后将输出信号OUT使能，并且生成在第二时间期间被使能的输出信号OUT。第一时间可以基于第一延迟信息LT1来确定，而第二时间可以基于第二延迟信息LT2来确定。信号生成电路100可以使输入信号IN延迟根据第一延迟信息LT1确定的时间，并且基于被延迟的信号来将输出信号OUT使能。信号生成电路100可以在根据第二延迟信息LT2确定的时间期间保持输出信号OUT的使能区间。信号生成电路100可以生成在从输入信号IN被输入起经过根据第一延迟信息确定的时间之后被使能的输出信号OUT，并且具有在根据第二延迟信息确定的时间期间被使能的脉冲宽度。根据第一延迟信息LT1和第二延迟信息LT2确定的时间可以对应于时钟信号CLK的周期的倍数。当时钟信号CLK的频率高时，信号生成电路100可以对时钟信号CLK进行分频，并且基于分频时钟信号生成输出信号OUT。

信号生成电路100可以包括时钟分频器电路110、导通脉冲生成电路120、关断脉冲生成电路130和输出信号生成电路140。时钟分频器电路110可以接收时钟信号CLK，并且生成多个分频时钟信号。时钟分频器电路110可以通过对时钟信号CLK的频率进行m分频来生成多个分频时钟信号。这里，m可以是大于或等于2的整数。多个分频时钟信号可以包括第一分频时钟信号ICLK、第二分频时钟信号ICLKB、第三分频时钟信号QCLK和第四分频时钟信号QCLKB。第一至第四分频时钟信号ICLK、ICLKB、QCLK和QCLKB之间可以具有90度的相位差。例如，时钟分频器电路110可以通过对时钟信号CLK的频率进行2分频来生成第一至第四分频时钟信号ICLK、ICLKB、QCLK和QCLKB。第一分频时钟信号ICLK可以具有比第三分频时钟信号QCLK领先90度的相位。第三分频时钟信号QCLK可以具有比第二分频时钟信号ICLKB领先90度的相位。第二分频时钟信号ICLKB可以具有比第四分频时钟信号QCLKB领先90度的相位。第二分频时钟信号ICLKB可以是第一分频时钟信号ICLK的互补时钟信号，并且第四分频时钟信号QCLKB可以是第二分频时钟信号ICLKB的互补时钟信号。

导通脉冲生成电路120可以接收输入信号IN、第一延迟信息LT1、第一分频时钟信号ICLK和第二分频时钟信号ICLKB。基于第一延迟信息LT1，导通脉冲生成电路120可以通过同步于第一分频时钟信号ICLK和第二分频时钟信号ICLKB将输入信号IN延迟来生成偶数导通脉冲信号ONA和奇数导通脉冲信号ONB。导通脉冲生成电路120可以通过同步于第一分频时钟信号ICLK和第二分频时钟信号ICLKB而将输入信号IN延迟根据第一延迟信息LT1确定的时间来生成偶数导通脉冲信号ONA和奇数导通脉冲信号ONB。输入信号IN可以与时钟信号CLK同步地被输入，并且具有与时钟信号CLK的一个周期对应的脉冲宽度。由于第一分频时钟信号ICLK和第二分频时钟信号ICLKB是通过对时钟信号CLK进行分频而生成的，因此与时钟信号CLK同步输入的输入信号可以与第一分频时钟信号ICLK和第二分频时钟信号ICLKB中的任意一个同步。因此，导通脉冲生成电路120可以基于第一分频时钟信号ICLK和第二分频时钟信号ICLKB中的一个而对输入信号IN进行采样。导通脉冲生成电路120可以通过将被采样的信号延迟根据第一延迟信息LT1确定的时间来生成偶数导通脉冲信号ONA和奇数导通脉冲信号ONB中的一个。

根据第一延迟信息LT1确定的时间可以对应于时钟信号CLK的倍数。根据第一延迟信息LT1确定的时间可以对应于时钟信号CLK的周期的偶数倍或奇数倍。当输入信号IN同步于第一分频时钟信号ICLK被输入并且根据第一延迟信息LT1确定的时间对应于时钟信号CLK的周期的偶数倍时，导通脉冲生成电路120可以通过将输入信号IN延迟根据第一延迟信息LT1确定的时间来生成偶数导通脉冲信号ONA。当输入信号IN同步于第一分频时钟信号ICLK被输入并且根据第一延迟信息LT1确定的时间对应于时钟信号CLK的周期的奇数倍时，导通脉冲生成电路120可以通过将输入信号IN延迟根据第一延迟信息LT1确定的时间来生成奇数导通脉冲信号ONB。当输入信号IN同步于第二分频时钟信号ICLKB被输入并且根据第一延迟信息LT1确定的时间对应于时钟信号CLK的周期的偶数倍时，导通脉冲生成电路120可以通过将输入信号IN延迟根据第一延迟信息LT1确定的时间来生成奇数导通脉冲信号ONB。当输入信号IN同步于第二分频时钟信号ICLKB被输入并且根据第一延迟信息LT1确定的时间对应于时钟信号CLK的周期的奇数倍时，导通脉冲生成电路120可以通过将输入信号IN延迟根据第一延迟信息LT1确定的时间来生成偶数导通脉冲信号ONA。

关断脉冲生成电路130可以接收偶数导通脉冲信号ONA、奇数导通脉冲信号ONB、第二延迟信息LT2、第一分频时钟信号ICLK和第二分频时钟信号ICLKB。基于第二延迟信息LT2，关断脉冲生成电路130可以通过同步于第一分频时钟信号ICLK和第二分频时钟信号ICLKB将偶数导通脉冲信号ONA和奇数导通脉冲信号ONB延迟来生成多个延迟信号。基于第二延迟信息LT2，关断脉冲生成电路130可以通过将偶数导通脉冲信号ONA交替地同步于第一分频时钟信号ICLK和第二分频时钟信号ICLKB而依次延迟来生成多个偶数延迟信号DA。多个偶数延迟信号DA可以依次具有与时钟信号CLK的一个周期对应的相位差。偶数导通脉冲信号ONA和基于第二延迟信息LT2最终生成的偶数延迟信号DA之间的相位差可以对应于根据第二延迟信息LT2确定的时间。

基于第二延迟信息LT2，关断脉冲生成电路130可以通过将奇数导通脉冲信号ONB交替地同步于第二分频时钟信号ICLKB和第一分频时钟信号ICLK而依次延迟来生成多个奇数延迟信号DB。多个奇数延迟信号DB可以依次具有与时钟信号CLK的一个周期对应的相位差。奇数导通脉冲信号ONB和基于第二延迟信息LT2最终生成的奇数延迟信号DB之间的相位差可以对应于根据第二延迟信息LT2确定的时间。

输出信号生成电路140可以接收多个偶数延迟信号DA、偶数导通脉冲信号ONA、多个奇数延迟信号DB、奇数导通脉冲信号ONB、第三分频时钟信号QCLK和第四分频时钟信号QCLKB，并且生成输出信号OUT。输出信号生成电路140可以基于在多个偶数延迟信号DA和多个奇数延迟信号DB之中的、同步于第二分频时钟信号ICLKB被延迟的延迟信号和偶数导通脉冲信号ONA来生成第一预输出信号。输出信号生成电路140可以通过对同步于第二分频时钟信号ICLKB被延迟的延迟信号和偶数导通脉冲信号ONA的脉冲进行求和来生成第一预输出信号。输出信号生成电路140可以基于在多个偶数延迟信号DA和多个奇数延迟信号DB之中的、同步于第一分频时钟信号ICLK被延迟的延迟信号和奇数导通脉冲信号ONB来生成第二预输出信号。输出信号生成电路140可以通过对同步于第一分频时钟信号ICLK被延迟的延迟信号和奇数导通脉冲信号ONB的脉冲进行求和来生成第二预输出信号。输出信号生成电路140可以通过改变第一预输出信号的时钟域和第二预输出信号的时钟域来生成输出信号OUT。输出信号生成电路140可以通过将第一预输出信号的时钟域和第二预输出信号的时钟域从第一分频时钟信号ICLK和第二分频时钟信号ICLKB改变至第三分频时钟信号QCLK和第四分频时钟信号QCLKB来生成输出信号OUT。输出信号生成电路140可以基于通过使第一预输出信号与第四分频时钟信号QCLKB同步而生成的信号以及通过使第二预输出信号与第三分频时钟信号QCLK同步而生成的信号来生成输出信号OUT。下面将描述第一预输出信号和第二预输出信号。

图2是示出图1中所示的导通脉冲生成电路120的配置的示图。参考图2，导通脉冲生成电路120可以包括偶数移位电路210、奇数移位电路220和切换电路230。偶数移位电路210可以接收输入信号IN、第一分频时钟信号ICLK和第一延迟信息LT1。偶数移位电路210可以通过同步于第一分频时钟信号ICLK而将输入信号IN延迟根据第一延迟信息LT1确定的时间的至少一部分来生成偶数同步信号SEV。偶数移位电路210可以以时钟信号CLK的两个周期和/或第一分频时钟信号ICLK的一个周期为单位而将输入信号IN延迟。例如，当与第一延迟信息LT1对应的时间是时钟信号CLK的偶数倍时，偶数移位电路210可以通过将输入信号IN延迟与第一延迟信息LT1对应的时间来生成偶数同步信号SEV。当与第一延迟信息LT1对应的时间是时钟信号CLK的奇数倍时，偶数移位电路210可以通过将输入信号IN延迟比与第一延迟信息LT1对应的时间短时钟信号CLK的一个周期的时间来生成偶数同步信号SEV。偶数移位电路210可以包括多个锁存器电路，其被配置成依次同步于第一分频时钟信号ICLK的上升沿而锁存输入信号IN。偶数移位电路210可以输出其电平与输入信号IN的电平相反的偶数同步信号SEV。

奇数移位电路220可以接收输入信号IN、第二分频时钟信号ICLKB和第一延迟信息LT1。奇数移位电路220可以通过同步于第二分频时钟信号ICLKB而将输入信号IN延迟根据第一延迟信息LT1确定的时间的至少一部分来生成奇数同步信号SOD。奇数移位电路220可以以时钟信号CLK的两个周期和/或第一分频时钟信号ICLK的一个周期为单位而将输入信号IN延迟。例如，当与第一延迟信息LT1对应的时间是时钟信号CLK的偶数倍时，奇数移位电路220可以通过将输入信号IN延迟与第一延迟信息LT1对应的时间来生成奇数同步信号SOD。当与第一延迟信息LT1对应的时间是时钟信号CLK的奇数倍时，奇数移位电路220可以通过将输入信号IN延迟比与第一延迟信息LT1对应的时间短时钟信号CLK的一个周期的时间来生成奇数同步信号SOD。奇数移位电路220可以包括多个锁存器电路，其被配置成依次同步于第二分频时钟信号ICLKB的上升沿而锁存输入信号IN。奇数移位电路220可以输出其电平与输入信号IN的电平相反的奇数同步信号SOD。

切换电路230可以接收偶数同步信号SEV、奇数同步信号SOD、第一分频时钟信号ICLK和第二分频时钟信号ICLKB，并且输出偶数导通脉冲信号ONA和奇数导通脉冲信号ONB。切换电路230可以基于第一延迟信息LT1的至少一部分来输出偶数同步信号SEV作为奇数导通脉冲信号ONB，并且输出通过额外地将偶数同步信号SEV延迟而获得的延迟信号作为偶数导通脉冲信号ONA。切换电路230可以通过同步于第二分频时钟信号ICLKB而额外地将偶数同步信号SEV延迟来生成偶数导通脉冲信号ONA。额外的延迟时间可以对应于与第一延迟信息LT1对应的时间之中的、未被偶数移位电路210延迟的时间。当与第一延迟信息LT1对应的时间是时钟信号CLK的偶数倍时，切换电路230可以输出偶数同步信号SEV作为奇数导通脉冲信号ONB。当与第一延迟信息LT1对应的时间是时钟信号CLK的奇数倍时，切换电路230可以通过同步于第二分频时钟信号ICLKB而将偶数同步信号SEV延迟与时钟信号CLK的一个周期对应的时间来生成偶数导通脉冲信号ONA。

切换电路230可以基于第一延迟信息LT1的至少一部分而输出奇数同步信号SOD作为偶数导通脉冲信号ONA，并且输出通过额外地将奇数同步信号SOD延迟而获得的延迟信号作为奇数导通脉冲信号ONB。切换电路230可以通过同步于第一分频时钟信号ICLK而额外地将奇数同步信号SOD延迟来生成奇数导通脉冲信号ONB。额外的延迟时间可以对应于与第一延迟信息LT1对应的时间之中的、未被奇数移位电路220延迟的时间。当与第一延迟信息LT1对应的时间是时钟信号CLK的偶数倍时，切换电路230可以输出奇数同步信号SOD作为偶数导通脉冲信号ONA。当与第一延迟信息LT1对应的时间是时钟信号CLK的奇数倍时，切换电路230可以通过同步于第一分频时钟信号ICLK而将奇数同步信号SOD延迟与时钟信号CLK的一个周期对应的时间来生成奇数导通脉冲信号ONB。

第一延迟信息LT1的至少一部分可以包括关于与第一延迟信息LT1对应的时间是时钟信号CLK的奇数倍还是偶数倍的信息。第一延迟信息LT1的至少一部分可以是奇数控制信号LTO。当与第一延迟信息LT1对应的时间是时钟信号CLK的奇数倍时，奇数控制信号LTO可以被使能。当与第一延迟信息LT1对应的时间是时钟信号CLK的偶数倍时，奇数控制信号LTO可以被禁止。当奇数控制信号LTO被使能时，切换电路230可以通过额外地将偶数同步信号SEV延迟来生成偶数导通脉冲信号ONA或者通过额外地将奇数同步信号SOD延迟来生成奇数导通脉冲信号ONB。当奇数控制信号LTO被禁止时，切换电路230可以输出奇数同步信号SOD作为偶数导通脉冲信号ONA或者输出偶数同步信号SEV作为奇数导通脉冲信号ONB。

切换电路230可以包括第一锁存器电路231、第二锁存器电路232、第一门控电路233、第二门控电路234、第三门控电路235和第四门控电路236。第一锁存器电路231可以接收偶数同步信号SEV、第二分频时钟信号ICLKB和奇数控制信号LTO。当奇数控制信号LTO被使能时，第一锁存器电路231可以同步于第二分频时钟信号ICLKB的上升沿而将偶数同步信号SEV反相和锁存。偶数同步信号SEV可以是同步于第一分频时钟信号ICLK的上升沿而由偶数移位电路210延迟的信号。由于第一锁存器电路231同步于第二分频时钟信号ICLKB的上升沿而锁存偶数同步信号SEV，因此第一锁存器电路231可以额外地将偶数同步信号SEV延迟时钟信号CLK的一个周期。当奇数控制信号LTO被禁止时，第一锁存器电路231可以被去激活。第二锁存器电路232可以接收奇数同步信号SOD、第一分频时钟信号ICLK和奇数控制信号LTO。当奇数控制信号LTO被使能时，第二锁存器电路232可以同步于第一分频时钟信号ICLK的上升沿而将奇数同步信号SOD反相和锁存。奇数同步信号SOD可以是同步于第二分频时钟信号ICLKB的上升沿而由奇数移位电路220延迟的信号。由于第二锁存器电路232同步于第一分频时钟信号ICLK的上升沿来锁存奇数同步信号SOD，因此第二锁存器电路232可以额外地将奇数同步信号SOD延迟时钟信号CLK的一个周期。当奇数控制信号LTO被禁止时，第二锁存器电路232可以被去激活。

第一门控电路233可以接收奇数控制信号的互补信号LTOB和奇数同步信号SOD。第一门控电路233可以将奇数同步信号SOD门控为奇数控制信号的互补信号LTOB。当奇数控制信号的互补信号LTOB被禁止时，第一门控电路233可以生成钳位在逻辑高电平处的输出。当奇数控制信号的互补信号LTOB被使能时，第一门控电路233可以将奇数同步信号SOD反相并输出。第一门控电路233可以包括NAND门。第二门控电路234可以接收奇数控制信号的互补信号LTOB和偶数同步信号SEV。第二门控电路234可以将偶数同步信号SEV门控为奇数控制信号的互补信号LTOB。当奇数控制信号的互补信号LTOB被禁止时，第二门控电路234可以生成钳位在逻辑高电平处的输出。当奇数控制信号的互补信号LTOB被使能时，第二门控电路234可以将偶数同步信号SEV反相并输出。第二门控电路234可以包括NAND门。

第三门控电路235可以接收第一锁存器电路231的输出和第一门控电路233的输出。第三门控电路235可以通过门控第一锁存器电路231的输出和第一门控电路233的输出来输出偶数导通脉冲信号ONA。当第一门控电路233的输出被钳位在逻辑高电平处时，第三门控电路235可以将第一锁存器电路231的输出反相，并且输出被反相的信号作为偶数导通脉冲信号ONA。当第一锁存器电路231被去激活使得第一锁存器电路231的输出被钳位在逻辑高电平处时，第三门控电路235可以将第一门控电路233的输出反相，并且输出被反相的信号作为偶数导通脉冲信号ONA。第三门控电路235可以包括NAND门。第四门控电路236可以接收第二锁存器电路232的输出和第二门控电路234的输出。第四门控电路236可以通过门控第二锁存器电路232的输出和第二门控电路234的输出来输出奇数导通脉冲信号ONB。当第二门控电路234的输出被钳位在逻辑高电平处时，第四门控电路236可以将第二锁存器电路232的输出反相，并且输出被反相的信号作为奇数导通脉冲信号ONB。当第二锁存器电路232被去激活使得第二锁存器电路232的输出被钳位在逻辑高电平处时，第四门控电路236可以将第二门控电路234的输出反相，并且输出被反相的信号作为奇数导通脉冲信号ONB。第四门控电路236可以包括NAND门。

图3是示出图1中所示的关断脉冲生成电路130的配置的示图。参考图3，关断脉冲生成电路130可以包括第一触发器310、多个偶数锁存器电路311至314、第二触发器320和多个奇数锁存器电路321至324。第一触发器310可以接收偶数导通脉冲信号ONA和第二分频时钟信号ICLKB，并且输出第一取反延迟信号(delay bar signal)D1B。第一触发器310可以通过同步于第二分频时钟信号ICLKB而将偶数导通脉冲信号ONA反相并延迟来生成第一取反延迟信号D1B。由于偶数导通脉冲信号ONA同步于第二分频时钟信号ICLKB而由导通脉冲生成电路120输出，因此第一取反延迟信号D1B可以具有比偶数导通脉冲信号ONA滞后第二分频时钟信号ICLKB的一个周期的相位。

多个偶数锁存器电路311至314可以接收第一取反延迟信号D1B、延迟控制信号C1<1:4>、第一分频时钟信号ICLK和第二分频时钟信号ICLKB，并且生成取反输出延迟信号。基于延迟控制信号C1<1:4>，多个偶数锁存器电路311至314可以通过将第一取反延迟信号D1B交替地同步于第一分频时钟信号ICLK和第二分频时钟信号ICLKB而延迟来生成取反输出延迟信号。延迟控制信号C1<1:4>可以基于第二延迟信息LT2生成。延迟控制信号C1<1:4>中包含的比特位数可以对应于多个偶数锁存器电路中包括的锁存器电路的数目。延迟控制信号C1<1:4>可以是例如四比特位信号。多个偶数锁存器电路可以包括第一偶数锁存器电路311、第二偶数锁存器电路312、第三偶数锁存器电路313和第四偶数锁存器电路314。当延迟控制信号的第一比特位C1<1>处于逻辑高电平时，第一偶数锁存器电路311可以同步于第一分频时钟信号ICLK的上升沿来锁存第一取反延迟信号D1B，并且输出被锁存的信号作为第二延迟信号D2。当延迟控制信号的第二比特位C1<2>处于逻辑高电平时，第二偶数锁存器电路312可以同步于第二分频时钟信号ICLKB的上升沿来锁存第二延迟信号D2，并且输出被锁存的信号作为第三取反延迟信号D3B。当延迟控制信号的第三比特位C1<3>处于逻辑高电平时，第三偶数锁存器电路313可以同步于第一分频时钟信号ICLK的上升沿来锁存第三取反延迟信号D3B，并且输出被锁存的信号作为第四延迟信号D4。当延迟控制信号的第四比特位C1<4>处于逻辑高电平时，第四偶数锁存器电路314可以同步于第二分频时钟信号ICLKB的上升沿来锁存第四延迟信号D4，并且输出被锁存的信号作为第五取反延迟信号D5B。第一取反延迟信号D1B、第二延迟信号D2、第三取反延迟信号D3B、第四延迟信号D4和第五取反延迟信号D5B可以对应于多个偶数延迟信号DA。第一取反延迟信号D1B、第二延迟信号D2、第三取反延迟信号D3B、第四延迟信号D4和第五取反延迟信号D5B之中的、根据延迟控制信号C1<1:4>最终生成的信号可以对应于取反输出延迟信号。

第二触发器320可以接收奇数导通脉冲信号ONB和第一分频时钟信号ICLK，并且输出第一延迟信号D1。第二触发器320可以通过同步于第一分频时钟信号ICLK而将奇数导通脉冲信号ONB反相并延迟来生成第一延迟信号D1。由于奇数导通脉冲信号ONB同步于第一分频时钟信号ICLK而由导通脉冲生成电路120输出，因此第一延迟信号D1可以具有比奇数导通脉冲信号ONB滞后第一分频时钟信号ICLK的一个周期的相位。

多个奇数锁存器电路321至324可以接收第一延迟信号D1、延迟控制信号C1<1:4>、第二分频时钟信号ICLKB和第一分频时钟信号ICLK，并且生成输出延迟信号。基于延迟控制信号C1<1:4>，多个奇数锁存器电路321至324可以通过将第一延迟信号D1交替地同步于第二分频时钟信号ICLKB和第一分频时钟信号ICLK而延迟来生成输出延迟信号。多个奇数锁存器电路可以包括第一奇数锁存器电路321、第二奇数锁存器电路322、第三奇数锁存器电路323和第四奇数锁存器电路324。当延迟控制信号的第一比特位C1<1>处于逻辑高电平时，第一奇数锁存器电路321可以同步于第二分频时钟信号ICLKB的上升沿来锁存第一延迟信号D1，并且输出被锁存的信号作为第二取反延迟信号D2B。当延迟控制信号的第二比特位C1<2>处于逻辑高电平时，第二奇数锁存器电路322可以同步于第一分频时钟信号ICLK的上升沿来锁存第二取反延迟信号D2B，并且输出被锁存的信号作为第三延迟信号D3。当延迟控制信号的第三比特位C1<3>处于逻辑高电平时，第三奇数锁存器电路323可以同步于第二分频时钟信号ICLKB的上升沿来锁存第三延迟信号D3，并且输出被锁存的信号作为第四取反延迟信号D4B。当延迟控制信号的第四比特位C1<4>处于逻辑高电平时，第四奇数锁存器电路324可以同步于第一分频时钟信号ICLK的上升沿来锁存第四取反延迟信号D4B，并且输出被锁存的信号作为第五延迟信号D5。第一延迟信号D1、第二取反延迟信号D2B、第三延迟信号D3、第四取反延迟信号D4B和第五延迟信号D5可以对应于多个奇数延迟信号DB。第一延迟信号D1、第二取反延迟信号D2B、第三延迟信号D3、第四取反延迟信号D4B和第五延迟信号D5之中的、根据延迟控制信号C1<1:4>而最终生成的信号可以对应于输出延迟信号。

图4是示出图1中所示的输出信号生成电路140的配置的示图。在图4中，输出信号生成电路140可以包括信号求和电路410和时钟域变换电路450。信号求和电路410可以接收偶数导通脉冲信号ONA、奇数导通脉冲信号ONB以及通过关断脉冲生成电路130生成的多个延迟信号。信号求和电路410可以通过对偶数导通脉冲信号ONA和经由关断脉冲生成电路130生成的多个延迟信号之中的、同步于第二分频时钟信号ICLKB被延迟的延迟信号进行求和来生成第一预输出信号OUTPA。信号求和电路410可以通过对奇数导通脉冲信号ONB和经由关断脉冲生成电路130生成的多个延迟信号之中的、同步于第一分频时钟信号ICLK被延迟的延迟信号进行求和来生成第二预输出信号OUTPB。

时钟域变换电路450可以接收第一预输出信号OUTPA和第二预输出信号OUTPB，并且通过变换第一预输出信号OUTPA的时钟域和第二预输出信号OUTPB的时钟域来生成输出信号OUT。由于第一预输出信号OUTPA和第二预输出信号OUTPB是分别通过对同步于第一分频时钟信号ICLK和第二分频时钟信号ICLKB生成的信号进行求和而获得的信号，因此第一预输出信号OUTPA的时钟域和第二预输出信号OUTPB的时钟域可以是第一分频时钟信号ICLK和第二分频时钟信号ICLKB。时钟域变换电路450可以接收第三分频时钟信号QCLK和第四分频时钟信号QCLKB，并且通过变换第一预输出信号OUTPA的时钟域和第二预输出信号OUTPB的时钟域来生成将第三分频时钟信号QCLK和第四分频时钟信号QCLKB作为时钟域的输出信号OUT。时钟域变换电路450可以同步于第四分频时钟信号QCLKB来锁存第一预输出信号OUTPA。时钟域变换电路450可以同步于第三分频时钟信号QCLK来锁存第二预输出信号OUTPB。时钟域变换电路450可以通过对同步于第三分频时钟信号QCLK和第四分频时钟信号QCLKB锁存的信号进行求和来生成输出信号OUT。

信号求和电路410可以包括第一NAND门411、第二NAND门412、第三NAND门413、第四NAND门414、第一反相器421、第二反相器422、第三反相器423、第四反相器424、第五反相器425、第六反相器426以及第五NAND门415和第六NAND门416。结合图3参考图4，第一NAND门411可以从第一触发器310和多个偶数锁存器电路311至314接收被延迟的延迟信号之中的、同步于第二分频时钟信号ICLKB被延迟的延迟信号。第一NAND门411可以接收第一取反延迟信号D1B、第三取反延迟信号D3B和第五取反延迟信号D5B。第二NAND门412可以从第一触发器310和多个偶数锁存器电路311至314接收被延迟的延迟信号之中的、同步于第一分频时钟信号ICLK被延迟的延迟信号。第二NAND门412可以接收第二延迟信号D2和第四延迟信号D4。第三NAND门413可以从第二触发器320和多个奇数锁存器电路321至324接收被延迟的延迟信号之中的、同步于第二分频时钟信号ICLKB被延迟的延迟信号。第三NAND门413可以接收第二取反延迟信号D2B和第四取反延迟信号D4B。第四NAND门414可以从第二触发器320和多个奇数锁存器电路321至324接收被延迟的延迟信号之中的、同步于第一分频时钟信号ICLK被延迟的延迟信号。第四NAND门414可以接收第一延迟信号D、第三延迟信号D3和第五延迟信号D5。第一至第五延迟信号D1、D2、D3、D4和D5以及第一至第五取反延迟信号D1B、D2B、D3B、D4B和D5B中的每个可以具有被使能为低电平的脉冲。第一NAND门411可以通过对第一取反延迟信号D1B的脉冲宽度、第三取反延迟信号D3B的脉冲宽度和第五取反延迟信号D5B的脉冲宽度进行求和来生成具有被使能为高电平的脉冲的第一求和信号S1。第二NAND门412可以通过对第二延迟信号D2的脉冲宽度和第四延迟信号D4的脉冲宽度进行求和来生成具有被使能为高电平的脉冲的第二求和信号S2。第三NAND门413可以通过对第二取反延迟信号D2B的脉冲宽度和第四取反延迟信号D4B的脉冲宽度进行求和来生成具有被使能为高电平的脉冲的第三求和信号S3。第四NAND门414可以通过对第一延迟信号D的脉冲宽度、第三延迟信号D3的脉冲宽度和第五延迟信号D5的脉冲宽度进行求和来生成具有被使能为高电平的脉冲的第四求和信号S4。

第一反相器421可以将第一求和信号S1反相并且输出被反相的第一求和信号IS1。第二反相器422可以将第二求和信号S1反相并且输出被反相的第二求和信号IS2。第三反相器423可以将第三求和信号S3反相并且输出被反相的第三求和信号IS3。第四反相器424可以将第四求和信号S4反相并且输出被反相的第四求和信号IS4。第五反相器425可以将偶数导通脉冲信号ONA反相并且输出被反相的偶数导通脉冲信号IONA。第六反相器426可以将奇数导通脉冲信号ONB反相并且输出被反相的奇数导通脉冲信号IONB。

第五NAND门415可以接收被反相的偶数导通脉冲信号IONA、被反相的第一求和信号IS1和被反相的第三求和信号IS3。第五NAND门415可以对被反相的偶数导通脉冲信号IONA的脉冲宽度、被反相的第一求和信号IS1的脉冲宽度以及被反相的第三求和信号IS3的脉冲宽度进行求和，并且输出第一预输出信号OUTPA。第一预输出信号OUTPA可以具有从偶数导通脉冲信号ONA被使能的时间点到第一取反延迟信号D1B至第五取反延迟信号D5B之中的、根据第二延迟信息LT2和/或延迟控制信号C1<1:4>最终生成的取反延迟信号被禁止的时间点保持的脉冲宽度。第六NAND门416可以接收被反相的奇数导通脉冲信号IONB、被反相的第二求和信号IS2和被反相的第四求和信号IS4。第六NAND门416可以对被反相的奇数导通脉冲信号IONB的脉冲宽度、被反相的第二求和信号IS2的脉冲宽度以及被反相的第四求和信号IS4的脉冲宽度进行求和，并且输出第二预输出信号OUTPB。第二预输出信号OUTPB可以具有从奇数导通脉冲信号ONB被使能的时间点到第一延迟信号D1至第五延迟信号D5之中的、根据第二延迟信息LT2和/或延迟控制信号C1<1:4>最终生成的延迟信号被禁止的时间点保持的脉冲宽度。

时钟域变换电路450可以包括第一锁存器电路451、第二锁存器电路452、第七NAND门461、第七反相器462和第八反相器463。第一锁存器电路451可以接收第一预输出信号OUTPA和第四分频时钟信号QCLKB。第一锁存器电路451可以同步于第四分频时钟信号QCLKB的上升沿来将第一预输出信号OUTPA反相并锁存，并且输出锁存信号LATQB。第二锁存器电路452可以接收第二预输出信号OUTPB和第三分频时钟信号QCLK。第二锁存器电路452可以同步于第三分频时钟信号QCLK的上升沿来将第二预输出信号OUTPB反相并锁存，并且输出锁存信号LATQ。第七NAND门461可以从第一锁存器电路451和第二锁存器电路452接收锁存信号LATQB和LATQ。第七反相器462可以接收第七NAND门461的输出，将第七NAND门461的输出反相并且输出被反相的信号。第八反相器463可以接收第七反相器462的输出，将第七反相器462的输出反相并且输出被反相的信号作为输出信号OUT。在本实施方式中，第七NAND门461可以是对称NAND门。第七NAND门461可以被配置成对称NAND门以在相同的延迟条件下生成输出信号OUT而与锁存信号LATQB和LATQ的脉冲宽度无关。

图5是示出根据实施方式的对称NAND门500的配置的示图。在图5中，对称NAND门500可以被应用为图4中所示的第七NAND门461。对称NAND门500可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6。第一晶体管T1和第二晶体管T2可以是P沟道MOS晶体管，并且第三晶体管T3至第六晶体管T6可以是N沟道MOS晶体管。第一晶体管T1可以耦接在第一供电电压端子V1与输出节点ON之间，并且通过其栅极接收第一输入信号IN1。输出信号NOUT可以通过输出节点ON输出。第一供电电压VDD可以通过第一供电电压端子V1被提供给对称NAND门500。第二晶体管T2可以耦接在第一供电电压端子V1与输出节点ON之间，并且通过其栅极接收第二输入信号IN2。第三晶体管T3可以具有耦接到输出节点ON的一个端子，并且通过其栅极接收第一输入信号IN1。第四晶体管T4可以具有耦接到输出节点ON的一个端子，并且通过其栅极接收第二输入信号IN2。第五晶体管T5可以耦接在第三晶体管T3的另一端子与第二供电电压端子V2之间，并且通过其栅极接收第二输入信号IN2。第二供电电压VSS可以通过第二供电电压端子V2被提供给对称NAND门500。第二供电电压VSS可以具有比第一供电电压VDD低的电压电平。第一供电电压VDD可以具有充分高的电压电平，使得输出信号NOUT可以被确定为逻辑高电平。第二供电电压VSS可以具有充分低的电压电平，使得输出信号NOUT可以被确定为逻辑低电平。第六晶体管T6可以耦接在第四晶体管T4的另一端子与第二供电电压端子V2之间，并且通过其栅极接收第一输入信号IN1。当对称NAND门500被应用为图4中所示的第七NAND门461时，第一输入信号IN1可以对应于同步于第四分频时钟信号QCLKB被锁存的信号LATQB，并且第二输入信号IN2可以对应于同步于第三分频时钟信号QCLK被锁存的信号LATQ。输出信号NOUT可以对应于第七NAND门461的输出。

当第一输入信号IN1和第二输入信号IN2均处于逻辑低电平时，第一晶体管T1和第二晶体管T2可以被导通，而第三晶体管T3至第六晶体管T6可以被关断。输出节点ON可以经由第一晶体管T1和第二晶体管T2被驱动为第一供电电压VDD，并且具有逻辑高电平的输出信号NOUT可以通过输出节点ON生成。当第一输入信号IN1处于逻辑高电平而第二输入信号IN2处于逻辑低电平时，第二晶体管T2、第三晶体管T3和第六晶体管T6可以被导通，而第一晶体管T1、第四晶体管T4和第五晶体管T5可以被关断。输出节点ON可以经由第二晶体管T2被驱动为第一供电电压VDD，并且具有逻辑高电平的输出信号NOUT可以通过输出节点ON生成。当第一输入信号IN1处于逻辑低电平而第二输入信号IN2处于逻辑高电平时，第一晶体管T1、第四晶体管T4和第五晶体管T5可以被导通，而第二晶体管T2、第三晶体管T3和第六晶体管T6可以被关断。输出节点ON可以经由第一晶体管T1被驱动为第一供电电压VDD，并且具有逻辑高电平的输出信号NOUT可以通过输出节点ON生成。当第一输入信号IN1和第二输入信号IN2均处于逻辑高电平时，第一晶体管T1和第二晶体管T2可以被关断，而第三晶体管T3至第六晶体管T6可以被导通。输出节点ON可以经由第三晶体管T3至第六晶体管T6被驱动为第二供电电压VSS，并且具有逻辑低电平的输出信号NOUT可以通过输出节点ON生成。图5将对称NAND门500示出为具有2个输入1个输出结构的NAND门，但是对称NAND门500也可被修改为接收三个或更多个输入信号并且执行NAND运算。

图6A和6B是示出根据实施方式的信号生成电路100的操作的时序图。参考图1至图5以及图6A和图6B，将如下描述根据本实施方式的信号生成电路100的操作。图6A示出了其中第一延迟信息LT1为8并且第二延迟信息LT2为6的情况。当第一延迟信息LT1为8时，可以指示根据第一延迟信息LT1确定的时间对应于时钟信号CLK的8个周期。当第二延迟信息LT2为6时，可以指示根据第二延迟信息LT2确定的时间对应于时钟信号CLK的6个周期。当第二延迟信息为6时，延迟控制信号的第一比特位C1<1>和第二比特位C1<2>可以被使能为逻辑高电平。输入信号IN可以在时钟信号的一个周期期间被使能为逻辑低电平，并且同步于第一分频时钟信号ICLK的上升沿被输入到导通脉冲生成电路120。由于根据第一延迟信息LT1确定的时间是时钟信号CLK的偶数倍，因此偶数移位电路210可以通过同步于第一分频时钟信号ICLK而使输入信号IN延迟与第一延迟信息LT1对应的时间来生成偶数同步信号SEV。偶数移位电路210可以在第一分频时钟信号ICLK的上升沿处依次将输入信号IN延迟4次，并且偶数同步信号SEV的脉冲宽度可以对应于第一分频时钟信号ICLK的一个周期。奇数控制信号LTO可以保持在禁止状态，切换电路230的第一锁存器电路231可以被去激活，并且切换电路230的第一门控电路233可以将偶数同步信号SEV输出到第四门控电路236。第四门控电路236可以通过将第一门控电路233的输出反相来生成奇数导通脉冲信号ONB。由于输入信号IN通过偶数移位电路210、第一门控电路233和第四门控电路236被反相，因此奇数导通脉冲信号ONB可以包括被使能为逻辑高电平的脉冲。奇数导通脉冲信号ONB可以在从输入信号IN被使能起经过与第一延迟信息LT1对应的时钟信号CLK的8个周期和/或第一分频时钟信号ICLK的4个周期之后被使能。

由于延迟控制信号的第一比特位C1<1>和第二比特位C1<2>处于逻辑高电平，因此关断脉冲生成电路130的第二触发器320可以同步于第一分频时钟信号ICLK来将奇数导通脉冲信号ONB反相并延迟，并且输出第一延迟信号D1，并且第一奇数锁存器电路321和第二奇数锁存器电路322可以通过将第一延迟信号D1同步于第二分频时钟信号ICLKB的上升沿和第一分频时钟信号ICLK的上升沿而依次延迟来分别生成第二取反延迟信号D2B和第三延迟信号D3。

信号求和电路410的第三NAND门413可以输出第二取反延迟信号D2B作为第三求和信号S3，并且第四NAND门414可以对第一延迟信号D1的脉冲宽度和第三延迟信号D3的脉冲宽度进行求和并且输出第四求和信号S4。第五NAND门415可以将被反相的第三求和信号IS3反相，并且输出被反相的信号作为第一预输出信号OUTPA。第六NAND门416可以对被反相的奇数导通脉冲信号IONB和被反相的第四求和信号IS4进行求和，并且输出第二预输出信号OUTPB。时钟域变换电路450的第一锁存器电路451可以同步于第四分频时钟信号QCLKB的上升沿(即，第三分频时钟信号QCLK的下降沿)来将第一预输出信号OUTPA反相并锁存，并且输出锁存信号LATQB。第二锁存器电路452可以同步于第三分频时钟信号QCLK的上升沿来将第二预输出信号OUTPB反相并锁存，并且输出锁存信号LATQ。输出锁存信号LATQ和LATQB的脉冲宽度可以通过第七NAND门461进行求和，并且第七NAND门461的输出可以通过第七反相器462和第八反相器463而被依次反相。因此，可以生成输出信号OUT，所述输出信号OUT具有在与时钟信号CLK的6个周期和/或第三分频时钟信号ICLK的3个周期对应的时间期间被使能至逻辑低电平的脉冲。

图6B示出了其中第一延迟信息LT1为9并且第二延迟信息LT2为8的情况。当第一延迟信息LT1为9时，可以指示根据第一延迟信息LT1确定的时间对应于时钟信号CLK的9个周期。当第二延迟信息LT2为8时，可以指示根据第二延迟信息LT2确定的时间对应于时钟信号CLK的8个周期。当第二延迟信息为8时，延迟控制信号的第一比特位至第四比特位C1<1:4>均可被使能为逻辑高电平。输入信号IN可以同步于第二分频时钟信号ICLKQ的上升沿(即，第一分频时钟信号ICLK的下降沿)而被输入到导通脉冲生成电路120。由于根据第一延迟信息LT1确定的时间为时钟信号CLK的周期的奇数倍，因此奇数移位电路220可以通过同步于第二分频时钟信号ICLK来将输入信号IN延迟作为与第一延迟信息LT1对应的时间的一部分的、与时钟信号CLK的8个周期对应的时间来生成奇数同步信号SOD。奇数移位电路220可以在第二分频时钟信号ICLKB的上升沿处依次将输入信号IN延迟4次，并且奇数同步信号SOD的脉冲宽度可以对应于第二分频时钟信号ICLKB的一个周期。奇数控制信号LTO可以被使能，并且切换电路230的第二锁存器电路232可以被激活。第二锁存器电路232还可以同步于第一分频时钟信号ICLK的上升沿来将奇数同步信号SOD延迟时钟信号CLK的一个周期。第四门控电路236可以通过将第二锁存器电路232的输出反相来生成奇数导通脉冲信号ONB。由于输入信号IN通过奇数移位电路220、第二锁存器电路232和第四门控电路236被反相，因此奇数导通脉冲信号ONB可以包括被使能为逻辑高电平的脉冲。奇数导通脉冲信号ONB可以在从输入信号IN被使能开始经过与第一延迟信息LT1对应的时钟信号CLK的9个周期之后被使能。

由于延迟控制信号的第一比特位至第四比特位C1<1:4>均处于逻辑高电平，因此关断脉冲生成电路130的第二触发器320可以同步于第一分频时钟信号ICLK来将奇数导通脉冲信号ONB反相并延迟，并且输出第一延迟信号D1，以及第一奇数锁存器电路321可以同步于第二分频时钟信号ICLKB的上升沿来将第一延迟信号D1延迟并且输出第二取反延迟信号D2B。第二奇数锁存器电路322可以同步于第一分频时钟信号ICLK的上升沿来将第二取反延迟信号D2B延迟，并且输出第三延迟信号D3。第三奇数锁存器电路323可以同步于第二分频时钟信号ICLKB的上升沿来将第三延迟信号D3延迟并且输出第四取反延迟信号D4B。第四奇数锁存器电路324可以同步于第一分频时钟信号ICLK的上升沿来将第四取反延迟信号D4B延迟，并且输出第五延迟信号D5。

信号求和电路410的第三NAND门413可以对第二取反延迟信号D2B的脉冲宽度和第四取反延迟信号D4B的脉冲宽度进行求和，并且输出第三求和信号S3，以及第四NAND门414可以对第一延迟信号D1的脉冲宽度、第三延迟信号D3的脉冲宽度和第五延迟信号D5的脉冲宽度进行求和，并且输出第四求和信号S4。第五NAND门415可以将被反相的第三求和信号IS3反相，并且输出被反相的信号作为第一预输出信号OUTPA。第六NAND门416可以对被反相的奇数导通脉冲信号IONB的脉冲宽度和被反相的第四求和信号IS4的脉冲宽度进行求和，并且输出第二预输出信号OUTPB。时钟域变换电路450的第一锁存器电路451可以同步于第四分频时钟信号QCLKB的上升沿(即，第三分频时钟信号QCLK的下降沿)来将第一预输出信号OUTPA反相并锁存，并且输出锁存信号LATQB。第二锁存器电路452可以同步于第三分频时钟信号QCLK的上升沿来将第二预输出信号OUTPB反相并锁存，并且输出锁存信号LATQ。锁存信号LATQ和LATQB的脉冲宽度可以通过第七NAND门461进行求和，并且第七NAND门461的输出可以通过第七反相器462和第八反相器463而被依次反相。因此，可以生成输出信号OUT，所述输出信号OUT具有在与时钟信号CLK的8个周期和/或第三分频时钟信号ICLK的4个周期对应的时间期间被使能至逻辑低电平的脉冲。

图7是示出根据实施方式的信号生成电路700的配置的示图。参考图7，信号生成电路700可以包括时钟分频器电路710、导通脉冲生成电路720、关断脉冲生成电路730和输出信号生成电路740。时钟分频器电路710可以接收时钟信号CLK，并且生成第一分频时钟信号ICLK、第二分频时钟信号ICLKB、第三分频时钟信号QCLK和第四分频时钟信号QCLKB。导通脉冲生成电路720可以接收输入信号IN、第一分频时钟信号ICLK、第二分频时钟信号ICLKB和第一延迟信息LT1，并且生成偶数导通脉冲信号ONA和奇数导通脉冲信号ONB。时钟分频器电路710和导通脉冲生成电路720可以具有与图1中的时钟分频器电路110和导通脉冲生成电路120相同的配置，并且执行与时钟分频器电路110和导通脉冲生成电路120相同的功能。这里将省略相同部件的重复描述。

关断脉冲生成电路730可以接收偶数导通脉冲信号ONA、奇数导通脉冲信号ONB、第二延迟信息LT2、第三分频时钟信号QCLK和第四分频时钟信号QCLKB。基于第二延迟信息LT2，关断脉冲生成电路730可以通过同步于第三分频时钟信号QCLK和第四分频时钟信号QCLKB将偶数导通脉冲信号ONA和奇数导通脉冲信号ONB延迟来生成多个延迟信号。基于第二延迟信息LT2，关断脉冲生成电路730可以通过将偶数导通脉冲信号ONA交替地同步于第三分频时钟信号QCLK和第四分频时钟信号QCLKB而依次延迟来生成多个偶数延迟信号DA。多个偶数延迟信号DA可以依次具有与时钟信号CLK的一个周期对应的相位差。基于第二延迟信息LT2，关断脉冲生成电路730可以通过将奇数导通脉冲信号ONB交替地同步于第四分频时钟信号QCLKB和第三分频时钟信号QCLK而依次延迟来生成多个奇数延迟信号DB。多个奇数延迟信号DB可以依次具有与时钟信号CLK的一个周期对应的相位差。关断脉冲生成电路730可以执行时钟域变换操作。由于偶数导通脉冲信号ONA和奇数导通脉冲信号ONB是同步于第一分频时钟信号ICLK和第二分频时钟信号ICLKB而由导通脉冲生成电路720生成的，因此偶数导通脉冲信号ONA的时钟域和奇数导通脉冲信号ONB的时钟域可以是第一分频时钟信号ICLK和第二分频时钟信号ICLKB。关断脉冲生成电路730可以通过变换偶数导通脉冲信号ONA的时钟域和奇数导通脉冲信号ONB的时钟域来生成多个偶数延迟信号DA和多个奇数延迟信号DB。由于多个偶数延迟信号DA和多个奇数延迟信号DB同步于第三分频时钟信号QCLK和第四分频时钟信号QCLKB被延迟，因此多个偶数延迟信号DA的时钟域和多个奇数延迟信号DB的时钟域可以变换为第三分频时钟信号QCLK和第四分频时钟信号QCLKB。

输出信号生成电路740可以接收多个偶数延迟信号DA、多个奇数延迟信号DB、第三分频时钟信号QCLK和第四分频时钟信号QCLKB，并且生成输出信号OUT。输出信号生成电路740可以基于多个偶数延迟信号DA和多个奇数延迟信号DB之中的、同步于第三分频时钟信号QCLK被延迟的延迟信号来生成第一预输出信号。输出信号生成电路740可以通过对同步于第三分频时钟信号QCLK被延迟的延迟信号的脉冲宽度进行求和来生成第一预输出信号。输出信号生成电路740可以基于多个偶数延迟信号DA和多个奇数延迟信号DB之中的、同步于第四分频时钟信号QCLKB被延迟的延迟信号来生成第二预输出信号。输出信号生成电路740可以通过对同步于第四分频时钟信号QCLKB被延迟的延迟信号的脉冲宽度进行求和来生成第二预输出信号。输出信号生成电路740可以通过分别基于第三分频时钟信号QCLK和第四分频时钟信号QCLKB而对第一预输出信号和第二预输出信号重定时来生成输出信号OUT。输出信号生成电路740可以基于第三分频时钟信号QCLK来对第一预输出信号重定时。输出信号生成电路740可以基于第四分频时钟信号QCLKB来对第二预输出信号重定时。输出信号生成电路740可以通过对重定时的信号进行求和来生成输出信号OUT。

图8是示出图7中所示的关断脉冲生成电路730的配置的示图。参考图8，关断脉冲生成电路730可以包括多个偶数锁存器电路和多个奇数锁存器电路。多个偶数锁存器电路可以接收偶数导通脉冲信号ONA、延迟控制信号C2<1:4>、第三分频时钟信号QCLK和第四分频时钟信号QCLKB，并且生成输出延迟信号。延迟控制信号C2<1:4>可以基于第二延迟信息LT2生成。延迟控制信号C2<1:4>中包含的比特位数可以对应于多个偶数锁存器电路或多个奇数锁存器电路中包括的锁存器电路的数目。例如，延迟控制信号C2<1:4>的比特位数可以比多个偶数锁存器电路或多个奇数锁存器电路中包括的锁存器电路的数目少1。图8示出了多个偶数锁存器电路和多个奇数锁存器电路分别包括5个锁存器电路。然而，多个偶数锁存器电路和多个奇数锁存器电路可以包括比5个锁存器电路少或者比5个锁存器电路多的锁存器电路。延迟控制信号C2<1:4>的比特位数可以小于4或大于4。

基于延迟控制信号C2<1:4>，多个偶数锁存器电路可以通过将偶数导通脉冲信号ONA交替地同步于第三分频时钟信号QCLK和第四分频时钟信号QCLKB而延迟来生成输出延迟信号。在图8中，多个偶数锁存器电路可以包括第一偶数锁存器电路811至第五偶数锁存器电路815。第一偶数锁存器电路811可以同步于第三分频时钟信号QCLK的上升沿来锁存偶数导通脉冲信号ONA，并且输出被锁存的信号作为第一延迟信号D1。当延迟控制信号的第一比特位C2<1>处于逻辑高电平时，第二偶数锁存器电路812可以同步于第四分频时钟信号QCLKB的上升沿来锁存第一延迟信号D1，并且输出被锁存的信号作为第二取反延迟信号D2B。当延迟控制信号的第二比特位C2<2>处于逻辑高电平时，第三偶数锁存器电路813可以同步于第三分频时钟信号QCLK的上升沿来锁存第二取反延迟信号D2B，并且输出被锁存的信号作为第三延迟信号D3。当延迟控制信号的第三比特位C2<3>处于逻辑高电平时，第四偶数锁存器电路814可以同步于第四分频时钟信号QCLKB的上升沿来锁存第三延迟信号D3，并且输出被锁存的信号作为第四取反延迟信号D4B。当延迟控制信号的第四比特位C2<4>处于逻辑高电平时，第五偶数锁存器电路815可以同步于第三分频时钟信号QCLK的上升沿来锁存第四取反延迟信号D4B，并且输出被锁存的信号作为第五延迟信号D5。第一延迟信号D1、第二取反延迟信号D2B、第三延迟信号D3、第四取反延迟信号D4B和第五延迟信号D5可以对应于多个偶数延迟信号。在第一延迟信号D1、第二取反延迟信号D2B、第三延迟信号D3、第四取反延迟信号D4B和第五延迟信号D5之中的、基于延迟控制信号C2<1:4>最终生成的信号可以对应于输出延迟信号。

多个奇数锁存器电路可以接收奇数导通脉冲信号ONB、延迟控制信号C2<1:4>、第四分频时钟信号QCLKB和第三分频时钟信号QCLK，并且生成取反输出延迟信号。基于延迟控制信号C2<1:4>，多个奇数锁存器电路可以通过将奇数导通脉冲信号ONB交替地同步于第四分频时钟信号QCLKB和第三分频时钟信号QCLK来而延迟来生成取反输出延迟信号。多个奇数锁存器电路可以包括第一奇数锁存器电路821至第五奇数锁存器电路825。第一奇数锁存器电路821可以同步于第四分频时钟信号QCLKB的上升沿来锁存奇数导通脉冲信号ONB，并且输出被锁存的信号作为第一取反延迟信号D1B。当延迟控制信号的第一比特位C2<1>处于逻辑高电平时，第二奇数锁存器电路822可以同步于第三分频时钟信号QCLK的上升沿来锁存第一取反延迟信号D1B，并且输出被锁存的信号作为第二延迟信号D2。当延迟控制信号的第二比特位C2<2>处于逻辑高电平时，第三奇数锁存器电路823可以同步于第四分频时钟信号QCLKB的上升沿来锁存第二延迟信号D2，并且输出被锁存的信号作为第三取反延迟信号D3B。当延迟控制信号的第三比特位C2<3>处于逻辑高电平时，第四奇数锁存器电路824可以同步于第三分频时钟信号QCLK的上升沿来锁存第三取反延迟信号D3B，并且输出被锁存的信号作为第四延迟信号D4。当延迟控制信号的第四比特位C2<4>处于逻辑高电平时，第五奇数锁存器电路825可以同步于第四分频时钟信号QCLKB的上升沿来锁存第四延迟信号D4，并且输出被锁存的信号作为第五取反延迟信号D5B。第一取反延迟信号D1B、第二延迟信号D2、第三取反延迟信号D3B、第四延迟信号D4和第五取反延迟信号D5B可以对应于多个奇数延迟信号。在第一取反延迟信号D1B、第二延迟信号D2、第三取反延迟信号D3B、第四反相信号D4和第五取反延迟信号D5B之中的、基于延迟控制信号C2<1:4>最终生成的信号可以对应于取反输出延迟信号。

图9是示出图7中所示的输出信号生成电路740的配置的示图。在图9中，输出信号生成电路740可以包括信号求和电路910和重定时电路920。信号求和电路910可以通过对经由关断脉冲生成电路730生成的多个偶数延迟信号和多个奇数延迟信号之中的、同步于第三分频时钟信号QCLK被延迟的延迟信号进行求和来生成第一预输出信号OUTPA。信号求和电路910可以通过对经由关断脉冲生成电路730生成的多个偶数延迟信号和多个奇数延迟信号之中的、同步于第四分频时钟信号QCLKB被延迟的延迟信号进行求和来生成第二预输出信号OUTPB。结合图8参考图9，信号求和电路910可以通过对第一延迟信号D1的脉冲宽度、第二取反延迟信号D2B的脉冲宽度、第三延迟信号D3的脉冲宽度、第四取反延迟信号D4B的脉冲宽度和第五延迟信号D5的脉冲宽度进行求和来生成第一预输出信号OUTPA。信号求和电路910可以通过对第一取反延迟信号D1B的脉冲宽度、第二延迟信号D2的脉冲宽度、第三取反延迟信号D3B的脉冲宽度、第四延迟信号D4的脉冲宽度和第五取反延迟信号D5B的脉冲宽度进行求和来生成第二预输出信号OUTPB。

信号求和电路910可以包括第一OR门911和第二OR门912。第一OR门911可以接收第一延迟信号D1、第二延迟信号D2、第三延迟信号D3、第四延迟信号D4和第五延迟信号D5，并且输出第一预输出信号OUTPA。第二OR门912可以接收第一取反延迟信号D1B、第二取反延迟信号D2B、第三取反延迟信号D3B、第四取反延迟信号D4B和第五取反延迟信号D5B，并且输出第二预输出信号OUTPB。

重定时电路920可以基于第三分频时钟信号QCLK来对第一预输出信号OUTPA重定时，并且基于第四分频时钟信号QCLKB来对第二预输出信号OUTPB重定时。重定时电路920可以通过对重定时信号进行求和来生成输出信号OUT。重定时电路920可以包括第一重定时器921、第二重定时器922和门控电路923。第一重定时器921可以基于第三分频时钟信号QCLK、第一延迟时钟信号QCLKD1和第二延迟时钟信号QCLKD2来对第一预输出信号OUTPA重定时。第一延迟时钟信号QCLKD1和第二延迟时钟信号QCLKD2可以通过将第三分频时钟信号QCLK延迟而生成。第一延迟时钟信号QCLKD1可以具有比第三分频时钟信号QCLK滞后的相位，并且第二延迟时钟信号QCLKD2可以具有比第一延迟时钟信号QCLKD1滞后的相位。在第三分频时钟信号QCLK与第一延迟时钟信号QCLKD1之间的相位差可以基本上等于在第一延迟时钟信号QCLKD1与第二延迟时钟信号QCLKD2之间的相位差。第一重定时器921可以依次同步于第二延迟时钟信号QCLKD2、第一延迟时钟信号QCLKD1和第三分频时钟信号QCLK来将第一预输出信号OUTPA延迟。

第二重定时器922可以基于第四分频时钟信号QCLKB、第三延迟时钟信号QCLKBD1和第四延迟时钟信号QCLKBD2来对第二预输出信号OUTPB重定时。第三延迟时钟信号QCLKBD1和第四延迟时钟信号QCLKBD2可以通过将第四分频时钟信号QCLKB延迟而生成。第三延迟时钟信号QCLKBD1可以具有比第四分频时钟信号QCLKB滞后的相位，并且第四延迟时钟信号QCLKBD2可以具有比第三延迟时钟信号QCLKBD1滞后的相位。在第四分频时钟信号QCLKB与第三延迟时钟信号QCLKBD1之间的相位差可以基本上等于在第三延迟时钟信号QCLKBD1与第四延迟时钟信号QCLKBD2之间的相位差。第二重定时器922可以依次同步于第四延迟时钟信号QCLKBD2、第三延迟时钟信号QCLKBD1和第四分频时钟信号QCLKB来将第二预输出信号OUTPB延迟。

门控电路923可以接收第一重定时器921的输出和第二重定时器922的输出。门控电路923可以通过对第一重定时器921的输出和第二重定时器922的输出进行门控来生成输出信号OUT。门控电路923可以通过对第一重定时器921的输出和第二重定时器922的输出进行求和来生成输出信号OUT。门控电路923可以对第一重定时器921的输出的脉冲宽度和第二重定时器922的输出的脉冲宽度进行求和。

信号生成电路700可以在关断脉冲生成电路730中执行时钟域变换，并且输出信号生成电路740可以通过对其时钟域被完全变换的信号进行求和来生成输出信号OUT。输出信号生成电路740可以通过由对关断脉冲生成电路730生成的延迟信号之中的、同步于第三分频时钟信号QCLK被延迟的延迟信号进行求和来生成第一预输出信号OUTPA，并且基于第三分频时钟信号QCLK来对第一预输出信号OUTPA重定时。因此，在对第一预输出信号OUTPA重定时时，输出信号生成电路740可以具有与第三分频时钟信号QCLK的一个周期和/或时钟信号CLK的两个周期对应的裕度，并且执行具有充分裕度的重定时操作，从而生成具有更高精度的输出信号OUT。输出信号生成电路740可以通过对由关断脉冲生成电路730生成的延迟信号之中的、同步于第四分频时钟信号QCLKB被延迟的延迟信号进行求和来生成第二预输出信号OUTPB，并且基于第四分频时钟信号QCLKB来对第二预输出信号OUTPB重定时。因此，在对第二预输出信号OUTPB重定时时，输出信号生成电路740可以具有与第四分频时钟信号QCLKB的一个周期和/或时钟信号CLK的两个周期对应的裕度，并且执行具有充分裕度的重定时操作，从而生成具有更高精度的输出信号OUT。

第一重定时器921可以包括第一触发器931、第二触发器932和第三触发器933。第一触发器931可以同步于第二延迟时钟信号QCLKD2输出第一预输出信号OUTPA。第二触发器932可以同步于第一延迟时钟信号QCLKD1输出第一触发器931的输出。第三触发器933可以同步于第三分频时钟信号QCLK输出第二触发器932的输出。第一重定时器921还可以包括延迟单元934和935，其被配置成通过将第三分频时钟信号QCLK延迟预定时间来生成第一延迟时钟信号QCLKD1和第二延迟时钟信号QCLKD2。第二重定时器922可以包括第四触发器941、第五触发器942和第六触发器943。第四触发器941可以同步于第四延迟时钟信号QCLKBD2输出第二预输出信号OUTPB。第五触发器942可以同步于第三延迟时钟信号QCLKBD1输出第四触发器941的输出。第六触发器943可以同步于第四分频时钟信号QCLKB输出第五触发器942的输出。第二重定时器922还可以包括延迟单元944和945，其被配置成通过将第四分频时钟信号QCLKB延迟预定时间来生成第三延迟时钟信号QCLKBD1和第四延迟时钟信号QCLKBD2。门控电路923可以包括第三OR门951。第三OR门951可以对第三触发器933的输出和第六触发器943的输出进行求和，并且将输出信号OUT输出。

图10是示出根据实施方式的半导体装置1000的配置的示图。在图10中，半导体装置1000可以包括时钟接收器1110、时钟延迟电路1120、时钟树1130、选通传送器1140、命令接收器1210、命令解码器1220、ODT(片上终结)信号生成电路1230、ODT树1240、数据传送器1250和模式寄存器组1310。时钟接收器1110可以接收从外部设备传送的外部时钟信号CLKE。外部时钟信号CLKE可以作为单端信号被传送，或者与互补信号CLKEB作为差分信号被传送。在实施方式中，时钟接收器1110可以通过对作为差分信号传送的外部时钟信号CLKE和CLKEB进行差分放大来生成参考时钟信号RCLK。在实施方式中，时钟接收器1110可以通过对参考电压VREF和作为单端信号传送的外部时钟信号CLKE进行差分放大来生成参考时钟信号RCLK。参考电压VREF可以具有与外部时钟信号CLKE的摆动范围的中间对应的电压电平。外部时钟信号CLKE和/或参考时钟信号RCLK可以对应于图1中所示的时钟信号CLK。

时钟延迟电路1120可以补偿经由半导体装置1000的内部电路将外部时钟信号CLKE延迟的延迟量。时钟延迟电路1120可以通过将参考时钟信号RCLK延迟来生成与外部时钟信号CLKE同步的延迟锁定时钟信号。时钟延迟电路1120可以包括延迟锁定环电路，其被配置成通过将参考时钟信号RCLK延迟来生成延迟锁定时钟信号。时钟延迟电路1120可以包括时钟分频器电路1121。时钟分频器电路1121可以通过对延迟锁定时钟信号的频率进行分频来生成多个分频时钟信号ICLK、ICLKB、QCLK和QCLKB。例如，时钟分频器电路1121可以通过对延迟锁定时钟信号的频率进行2分频来生成第一分频时钟信号ICLK、第二分频时钟信号ICLKB、第三分频时钟信号QCLK和第四分频时钟信号QCLKB。第一分频时钟信号ICLK可以具有比第三分频时钟信号QCLK领先90度的相位，并且第三分频时钟信号QCLK可以具有比第二分频时钟信号ICLKB领先90度的相位。第二分频时钟信号ICLKB可以具有比第四分频时钟信号QCLKB领先90度的相位，并且第四分频时钟信号QCLKB可以具有比第一分频时钟信号ICLK领先90度的相位。由于外部时钟信号CLKE具有相对高的频率，因此半导体装置1000可以使用通过对外部时钟信号CLKE的频率进行分频而生成的分频时钟信号ICLK、ICLKB、QCLK和QCLKB来操作，以便增大内部电路的操作定时裕度。第一分频时钟信号ICLK、第二分频时钟信号ICLKB、第三分频时钟信号QCLK和第四分频时钟信号QCLKB可以分别对应于图1中所示的第一分频时钟信号ICLK、第二分频时钟信号ICLKB、第三分频时钟信号QCLK和第四分频时钟信号QCLKB。尽管没有示出，但是时钟延迟电路1120还可以包括占空比校正电路。占空比校正电路可以对第一分频时钟信号ICLK、第二分频时钟信号ICLKB、第三分频时钟信号QCLK和第四分频时钟信号QCLKB的占空比率进行校正，使得第一分频时钟信号ICLK、第二分频时钟信号ICLKB、第三分频时钟信号QCLK和第四分频时钟信号QCLKB具有50％的占空比率。

时钟树1130可以将第一分频时钟信号ICLK、第二分频时钟信号ICLKB、第三分频时钟信号QCLK和第四分频时钟信号QCLKB延迟，并且输出被延迟的信号。经由时钟延迟电路1120生成的第一分频时钟信号ICLK、第二分频时钟信号ICLKB、第三分频时钟信号QCLK和第四分频时钟信号QCLKB可以经由时钟树1130被输出到选通传送器1140。选通传送器1140可以向外部设备输出从时钟树1130输出的信号作为数据选通信号DQS/DQSB。数据选通信号DQS/DQSB可以同步于从半导体装置1000输出的数据DQ被输出到外部设备。数据选通信号DQS可以通过总线被传送到外部设备。

命令接收器1210可以接收从外部设备传送的命令信号CMD。命令信号CMD可以包括多个信号。命令信号CMD可以包括用于控制半导体装置1000执行多种操作的各种信息。例如，命令信号CMD可以包括用于控制半导体装置1000执行终结操作的信息。终结操作可以指示设定半导体装置1000向其传送数据或数据选通信号的总线的终结电阻值的操作。例如，当执行终结操作时，数据传送器1250可以被设定为具有终结电阻值。

命令解码器1220可以基于参考时钟信号RCLK来锁存经由命令接收器1210接收到的命令信号CMD，对被锁存的信号进行解码，并且输出被解码的信号作为内部命令信号ICMD。命令解码器1220可以根据命令信号CMD中包括的信息来生成各种内部命令信号ICMD。内部命令信号ICMD可以包括终结命令信号ODTC。

ODT信号生成电路1230可以接收经由命令解码器1220生成的终结命令信号ODTC。图1和7中所示的信号生成电路100和700可以被应用为ODT信号生成电路1230。终结命令信号ODTC可以对应于图1和和7中所示的输入信号IN。ODT信号生成电路1230可以对终结命令信号ODTC执行跨域操作，并且基于终结命令信号ODTC生成片上终结信号ODT。片上终结信号ODT可以对应于图1和7中所示的输出信号OUT。由于终结命令信号ODTC与参考时钟信号RCLK异步地被延迟，因此ODT信号生成电路1230可以通过使终结命令信号ODTC与第一分频时钟信号ICLK、第二分频时钟信号ICLKB、第三分频时钟信号QCLK和第四分频时钟信号QCLKB同步来生成片上终结信号ODT。ODT信号生成电路1230可以基于第一时间信息和第二时间信息来生成片上终结信号ODT。例如，ODT信号生成电路1230可以生成在从终结命令信号ODTC被使能开始经过基于第一时间信息的预定时间之后被使能的片上终结信号ODT，并且在与第二时间信息对应的时间期间保持使能状态。

模式寄存器组1310可以将第一时间信息和第二时间信息提供给ODT信号生成电路1230。模式寄存器组1310可以包括与半导体装置1000的各种操作相关的各种操作设定信息。第一时间信息可以包括例如列地址选通延时CL和/或列地址选通写入延时CWL。ODT信号生成电路1230可以接收列地址选通延时CL和/或列地址选通写入延时CWL，根据列地址选通延时CL和/或列地址选通写入延时CWL判定移位延时，并且基于移位延时来将终结命令信号ODTC延迟。移位延时可以具有比列地址选通延时CL和/或列地址选通写入延时CWL小的值。移位延时可以对应用于图1和7中所示的第一延迟信息LT1。第二时间信息可以包括BL4信号、BL8信号、2PRE信号和CRC(循环冗余检验)信号中的一个或更多个。BL4信号可以指示突发长度为4，并且包括用于设定其中连续输出4个数据的操作的信息。BL8信号可以指示突发长度为8，并且包括用于设定其中连续输出8个数据的操作的信息。2PRE信号可以包括用于设定其中在外部时钟信号CLKE的两个周期期间生成用于传送数据的数据选通信号的前导码(pre-amble)的操作。CRC信号可以包括用于设定其中在与突发长度对应的时间期间输出数据之后继续输出CRC信息的操作的信息。BL4信号、BL8信号、2PRE信号和CRC信号可以对应于图1和7中所示的第二延迟信息LT2。例如，BL4信号可以对应于延迟控制信号的第一比特位C1<1>或C2<1>，BL8信号可以对应于延迟控制信号的第二比特位C1<2>或C2<2>，2PRE信号可以对应于延迟控制信号的第三比特位C1<3>或C2<3>，并且CRC信号可以对应于延迟控制信号的第四比特位C1<4>或C2<4>。ODT信号生成电路1230可以在从终结命令信号ODTC被输入起经过与移位延时对应的时间之后将片上终结信号ODT使能，并且可以在基于BL4信号、BL8信号、2PRE信号和CRC信号中的一个或更多个确定的时间期间保持片上终结信号ODT的脉冲。

ODT树1240可以通过使片上终结信号ODT延迟来生成片上终结使能信号ODTEN。片上终结信号ODT可以经由ODT树1240被输入到数据传送器1250。在接收到片上终结使能信号ODTEN时，数据传送器1250可以被设定为具有终结电阻值。在数据传送器1250基于片上终结使能信号ODTEN被设定为具有终结电阻值之后，数据传送器1250可以基于半导体装置1000的内部数据DATA来将数据DQ输出到外部设备。终结电阻值可以具有与总线的接收端子(即，外部设备)的阻抗匹配的电阻值。

尽管通过设计可以容易地减少包括时钟延迟电路1120和时钟树1130的时钟路径的延迟量，但是由于ODT信号生成电路1230需要将片上终结命令信号ODTC转换为与时钟信号同步的信号，因此难以减少包括命令解码器1220和ODT信号生成电路1230的命令路径的延迟量。因此，在分频时钟信号ICLK、QCLK、ICLKB和QCLKB到达选通传送器1140的时间与片上终结命令信号ODTC到达数据传送器1250的时间之间可能发生失配。此外，ODT信号生成电路1230需要生成为了导体装置1000的操作可靠性而以恒定定时被使能并且具有预定脉冲宽度的片上终结使能信号ODTEN。因此，ODT信号生成电路1230可以包括图1和7中所示的信号生成电路100和700。

尽管上文描述了各实施方式，但是本领域技术人员将理解，所描述的实施方式仅是示例。因此，本文中所描述的信号生成电路不应受限于所描述的实施方式。

Claims (17)

1.一种信号生成电路，包括：

时钟分频器电路，被配置成基于时钟信号来生成第一分频时钟信号、第二分频时钟信号、第三分频时钟信号和第四分频时钟信号；

导通脉冲生成电路，被配置成基于第一延迟信息，同步于所述第一分频时钟信号和所述第二分频时钟信号来将输入信号延迟，以生成偶数导通脉冲信号和奇数导通脉冲信号；

关断脉冲生成电路，被配置成基于第二延迟信息，将所述偶数导通脉冲信号交替地同步于所述第二分频时钟信号和所述第一分频时钟信号而依次延迟以生成多个偶数延迟信号，并且基于所述第二延迟信息，将所述奇数导通脉冲信号交替地同步于所述第一分频时钟信号和所述第二分频时钟信号而依次延迟以生成多个奇数延迟信号；以及

输出信号生成电路，被配置成基于在所述多个偶数延迟信号和所述多个奇数延迟信号之中的、同步于所述第二分频时钟信号被延迟的延迟信号和所述偶数导通脉冲信号来生成第一预输出信号，基于在所述多个偶数延迟信号和所述多个奇数延迟信号之中的、同步于所述第一分频时钟信号被延迟的延迟信号和所述奇数导通脉冲信号来生成第二预输出信号，以及使所述第一预输出信号与所述第四分频时钟信号同步并且使所述第二预输出信号与所述第三分频时钟信号同步以生成输出信号。

2.根据权利要求1所述的信号生成电路，其中，所述时钟分频器电路通过对所述时钟信号的频率进行m分频来生成所述第一分频时钟信号、所述第二分频时钟信号、所述第三分频时钟信号和所述第四分频时钟信号，并且所述第一分频时钟信号、所述第二分频时钟信号、所述第三分频时钟信号和所述第四分频时钟信号之间具有相同的相位差，其中m是等于或大于2的整数。

3.根据权利要求1所述的信号生成电路，其中，所述导通脉冲生成电路包括：

偶数移位电路，被配置成将所述输入信号延迟根据所述第一延迟信息确定的时间的至少一部分以生成偶数同步信号；

奇数移位电路，被配置成将所述输入信号延迟根据所述第一延迟信息确定的时间的所述至少一部分以生成奇数同步信号；以及

切换电路，被配置成基于所述第一延迟信息的至少一部分来输出所述偶数同步信号作为所述奇数导通脉冲信号或者通过额外地将所述偶数同步信号延迟来生成所述偶数导通脉冲信号，并且基于所述第一延迟信息的至少一部分来输出所述奇数同步信号作为所述偶数导通脉冲信号或者通过额外地将所述奇数同步信号延迟来生成所述奇数导通脉冲信号。

4.根据权利要求3所述的信号生成电路，其中，所述切换电路包括：

第一锁存器电路，被配置成基于奇数控制信号而同步于所述第二分频时钟信号锁存所述偶数同步信号；

第二锁存器电路，被配置成基于所述奇数控制信号而同步于所述第一分频时钟信号锁存所述奇数同步信号；

第一门控电路，被配置成将所述奇数同步信号门控为所述奇数控制信号的互补信号；

第二门控电路，被配置成将所述偶数同步信号门控为所述奇数控制信号的互补信号；

第三门控电路，被配置成门控所述第一锁存器电路的输出和所述第一门控电路的输出并且输出所述偶数导通脉冲信号；以及

第四门控电路，被配置成门控所述第二锁存器电路的输出和所述第二门控电路的输出并且输出所述奇数导通脉冲信号。

5.根据权利要求1所述的信号生成电路，其中，所述关断脉冲生成电路包括：

第一触发器，被配置成同步于所述第二分频时钟信号来将所述偶数导通脉冲信号反相和延迟；

多个偶数锁存器电路，被配置成基于所述第二延迟信息，将所述第一触发器的输出交替地同步于所述第一分频时钟信号和所述第二分频时钟信号而依次延迟，并且输出所述多个延迟信号中的一部分；

第二触发器，被配置成同步于所述第一分频时钟信号来将所述奇数导通脉冲信号反相和延迟；以及

多个奇数锁存器电路，被配置成基于所述第二延迟信息，将所述第二触发器的输出交替地同步于所述第二分频时钟信号和所述第一分频时钟信号而依次延迟，并且输出所述多个延迟信号中的其他部分。

6.根据权利要求1所述的信号生成电路，其中，所述输出信号生成电路包括：

信号求和电路，被配置成通过对同步于所述第二分频时钟信号被延迟的延迟信号和所述偶数导通脉冲信号进行求和来生成所述第一预输出信号，并且通过对同步于所述第一分频时钟信号被延迟的延迟信号和所述奇数导通脉冲信号进行求和来生成所述第二预输出信号；以及

时钟域变换电路，被配置成同步于所述第四分频时钟信号来锁存所述第一预输出信号，同步于所述第三分频时钟信号来锁存所述第二预输出信号，以及通过对被锁存的信号进行求和来生成所述输出信号。

7.根据权利要求6所述的信号生成电路，其中，所述时钟域变换电路包括被配置成对被锁存的信号执行NAND门控的对称NAND门。

8.根据权利要求7所述的信号生成电路，其中，所述对称NAND门包括：

第一晶体管，其耦接在第一供电电压端子与输出节点之间，并且被配置成经由其栅极接收同步于所述第四分频时钟信号被锁存的信号；

第二晶体管，其耦接在所述第一供电电压端子与所述输出节点之间，并且被配置成经由其栅极接收同步于所述第三分频时钟信号被锁存的信号；

第三晶体管，其一个端子耦接到所述输出节点，并且被配置成经由其栅极接收同步于所述第四分频时钟信号被锁存的信号；

第四晶体管，其一个端子耦接到所述输出节点，并且被配置成经由其栅极接收同步于所述第三分频时钟信号被锁存的信号；

第五晶体管，其耦接在第二供电电压端子与所述第三晶体管的另一端子之间，并且被配置成经由其栅极接收同步于所述第三分频时钟信号被锁存的信号；以及

第六晶体管，其耦接在所述第二供电电压端子与所述第四晶体管的另一端子之间，并且被配置成经由其栅极接收同步于所述第四分频时钟信号被锁存的信号。

9.一种信号生成电路，包括：

时钟分频器电路，被配置成基于时钟信号来生成第一分频时钟信号、第二分频时钟信号、第三分频时钟信号和第四分频时钟信号；

导通脉冲生成电路，被配置成基于第一延迟信息，同步于所述第一分频时钟信号和所述第二分频时钟信号来将输入信号延迟，以生成偶数导通脉冲信号和奇数导通脉冲信号；

关断脉冲生成电路，被配置成基于第二延迟信息，将所述偶数导通脉冲信号交替地同步于所述第三分频时钟信号和所述第四分频时钟信号而延迟以生成多个偶数延迟信号，并且基于所述第二延迟信息，将所述奇数导通脉冲信号交替地同步于所述第四分频时钟信号和所述第三分频时钟信号而延迟以生成多个奇数延迟信号；以及

输出信号生成电路，被配置成基于同步于所述第三分频时钟信号被延迟的偶数延迟信号和奇数延迟信号来生成第一预输出信号，基于同步于所述第四分频时钟信号被延迟的偶数延迟信号和奇数延迟信号来生成第二预输出信号，并且通过基于所述第三分频时钟信号对所述第一预输出信号重定时以及基于所述第四分频时钟信号对所述第二预输出信号重定时来生成输出信号。

10.根据权利要求9所述的信号生成电路，其中，所述时钟分频器电路通过对所述时钟信号的频率进行m分频来生成所述第一分频时钟信号、所述第二分频时钟信号、所述第三分频时钟信号和所述第四分频时钟信号，并且所述第一分频时钟信号、所述第二分频时钟信号、所述第三分频时钟信号和所述第四分频时钟信号之间具有相同的相位差，其中m是等于或大于2的整数。

11.根据权利要求9所述的信号生成电路，其中，所述导通脉冲生成电路包括：

偶数移位电路，被配置成将所述输入信号延迟根据所述第一延迟信息确定的时间的至少一部分以生成偶数同步信号；

奇数移位电路，被配置成将所述输入信号延迟根据所述第一延迟信息确定的时间的所述至少一部分以生成奇数同步信号；以及

切换电路，被配置成基于所述第一延迟信息的至少一部分来输出所述偶数同步信号作为所述奇数导通脉冲信号或者通过额外地将所述偶数同步信号延迟来生成所述偶数导通脉冲信号，并且基于所述第一延迟信息的至少一部分来输出所述奇数同步信号作为所述偶数导通脉冲信号或者通过额外地将所述奇数同步信号延迟来生成所述奇数导通脉冲信号。

12.根据权利要求11所述的信号生成电路，其中，所述切换电路包括：

第一锁存器电路，被配置成基于奇数控制信号而同步于所述第二分频时钟信号锁存所述偶数同步信号；

第二锁存器电路，被配置成基于所述奇数控制信号而同步于所述第一分频时钟信号锁存所述奇数同步信号；

第一门控电路，被配置成将所述奇数同步信号门控为所述奇数控制信号的互补信号；

第二门控电路，被配置成将所述偶数同步信号门控为所述奇数控制信号的互补信号；

第三门控电路，被配置成门控所述第一锁存器电路的输出和所述第一门控电路的输出并且输出所述偶数导通脉冲信号；以及

第四门控电路，被配置成门控所述第二锁存器电路的输出和所述第二门控电路的输出并且输出所述奇数导通脉冲信号。

13.根据权利要求11所述的信号生成电路，其中，所述关断脉冲生成电路包括：

第一锁存器，被配置成同步于所述第三分频时钟信号来锁存所述偶数导通脉冲信号；

多个偶数锁存器电路，被配置成基于所述第二延迟信息，通过将所述第一锁存器的输出交替地同步于所述第四分频时钟信号和所述第三分频时钟信号而依次锁存来生成多个延迟信号；

第二锁存器，被配置成同步于所述第四分频时钟信号来锁存所述奇数导通脉冲信号；以及

多个奇数锁存器电路，被配置成基于所述第二延迟信息，将所述第二锁存器的输出交替地同步于所述第三分频时钟信号和所述第四分频时钟信号而依次锁存。

14.根据权利要求11所述的信号生成电路，其中，所述输出信号生成电路包括：

信号求和电路，被配置成通过对同步于所述第三分频时钟信号被延迟的延迟信号进行求和来生成所述第一预输出信号，并且通过对同步于所述第四分频时钟信号被延迟的延迟信号进行求和来生成所述第二预输出信号；以及

重定时电路，被配置成通过基于所述第三分频时钟信号而对所述第一预输出信号重定时以及基于所述第四分频时钟信号而对所述第二预输出信号重定时来生成所述输出信号。

15.根据权利要求14所述的信号生成电路，其中，所述重定时电路包括：

第一重定时器，被配置成基于所述第三分频时钟信号、第一延迟时钟信号和第二延迟时钟信号来对所述第一预输出信号重定时；

第二重定时器，被配置成基于所述第四分频时钟信号、第三延迟时钟信号和第四延迟时钟信号来对所述第二预输出信号重定时；以及

门控电路，被配置成门控所述第一重定时器的输出和所述第二重定时器的输出并且输出所述输出信号。

16.根据权利要求15所述的信号生成电路，其中，所述第一重定时器包括：

第一触发器，被配置成同步于所述第二延迟时钟信号来重定时所述第一预输出信号；

第二触发器，被配置成同步于所述第一延迟时钟信号来重定时从所述第一触发器输出的信号；以及

第三触发器，被配置成同步于所述第三分频时钟信号来重定时从所述第二触发器输出的信号，并且将被重定时的信号输出到所述门控电路，

其中，所述第一延迟时钟信号具有比所述第三分频时钟信号滞后的相位，并且所述第二延迟时钟信号具有比所述第一延迟时钟信号滞后的相位。

17.根据权利要求15所述的信号生成电路，其中，所述第二重定时器包括：

第一触发器，被配置成同步于所述第四延迟时钟信号来重定时所述第二预输出信号；

第二触发器，被配置成同步于所述第三延迟时钟信号来重定时从所述第一触发器输出的信号；以及

第三触发器，被配置成同步于所述第四分频时钟信号来重定时从所述第二触发器输出的信号，并且将被重定时的信号输出到所述门控电路，

其中，所述第三延迟时钟信号具有比所述第四分频时钟信号滞后的相位，并且所述第四延迟时钟信号具有比所述第三延迟时钟信号滞后的相位。

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