JP2007035098A - シフトレジスタ、撮像装置、表示装置 - Google Patents
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Abstract
【課題】 本発明は、安定した出力信号を供給可能なシフトレジスタを実現すること並びに当該シフトレジスタを適用した撮像装置及び表示装置を提供することを目的とする。
【解決手段】 複数の段から構成され、出力信号を順次シフトすることにより、各段から所定レベルの出力信号を順次出力するシフトレジスタであって、各段は、電流路の一端と制御端子とに所定の第1の定電圧を供給され、第1の定電圧と電流路の他端の電圧との差が所定値以上である場合にオン状態となる第1のトランジスタと、第1の定電圧を電流路の一端に供給され、電流路の他端の電圧と第1のトランジスタの電流路の他端の電圧との差が所定値以上である場合にオン状態となる第2のトランジスタと、電流路の一端に第2のトランジスタの他端が接続され、電流路の他端に第1の定電圧よりも低い所定の第2の定電圧が供給され、前段の出力信号に応じてオン状態となる第3のトランジスタとを備える。
【選択図】図1
【解決手段】 複数の段から構成され、出力信号を順次シフトすることにより、各段から所定レベルの出力信号を順次出力するシフトレジスタであって、各段は、電流路の一端と制御端子とに所定の第1の定電圧を供給され、第1の定電圧と電流路の他端の電圧との差が所定値以上である場合にオン状態となる第1のトランジスタと、第1の定電圧を電流路の一端に供給され、電流路の他端の電圧と第1のトランジスタの電流路の他端の電圧との差が所定値以上である場合にオン状態となる第2のトランジスタと、電流路の一端に第2のトランジスタの他端が接続され、電流路の他端に第1の定電圧よりも低い所定の第2の定電圧が供給され、前段の出力信号に応じてオン状態となる第3のトランジスタとを備える。
【選択図】図1
Description
本発明は、シフトレジスタ及びシフトレジスタを備える撮像装置及び表示装置に関する。
撮像装置や表示装置において、画素配列を順次選択して走査するための駆動信号を前段から後段に順次シフトする手段として、シフトレジスタが用いられている。しかし、従来のシフトレジスタでは駆動信号が後段にシフトしていくにつれて減衰し、撮像素子及び表示素子の全体を均一に駆動できないという問題点があった。特に、画素の高精細化に伴い、シフトレジスタの段数が増える傾向にある現在では、後段で出力信号が大きく減衰してしまう。そこで、この後段での減衰を回避するため、シフトレジスタの各段にバッファを設け、出力信号を適正な電圧値まで回復させることが考えられるが、各段にバッファを設けると、シフトレジスタの回路規模が大型化する。また、後段での減衰を回避するために、外部から供給される第1、第2の信号レベルを各段からの出力信号のレベルとして出力するようにしたシフトレジスタも提案されている(例えば、特許文献1を参照)。
特開2001−52494号公報
しかしながら、従来の手法では、シフトレジスタの回路の十分安定した動作が得られない。
本発明は、上記実状に鑑みて為されたものであり、安定した出力信号を供給可能なシフトレジスタを実現することを目的とする。また、本発明は、当該シフトレジスタを適用した撮像装置及び表示装置を提供することを他の目的とする。
上記目的を達成するため、本発明の第1の観点に係るシフトレジスタは、複数の段から構成され、出力信号を順次シフトすることによって、各段から所定レベルの出力信号を順次出力するシフトレジスタであって、前記各段は、電流路の一端と制御端子とに所定の第1の定電圧を供給され、前記第1の定電圧と電流路の他端の電圧との差が所定値以上である場合にオン状態となる第1のトランジスタと、前記第1の定電圧を電流路の一端に供給され、電流路の他端の電圧と前記第1のトランジスタの電流路の他端の電圧との差が所定値以上である場合にオン状態となる第2のトランジスタと、電流路の一端に前記第2のトランジスタの他端が接続され、電流路の他端に前記第1の定電圧よりも低い所定の第2の定電圧が供給され、前段の出力信号に応じてオン状態となる第3のトランジスタと、を備える、ことを特徴とする。
シフトレジスタは、制御端子に供給される所定レベルの信号が印加された場合にオン状態となり、オン状態となっているときに前段から出力され電流路の一端に供給された出力信号を電流路の他端に出力する第4のトランジスタと、前記第4のトランジスタの電流路の他端に接続されたノードに一方の極が接続され、他方の極が接地され、前記第4のトランジスタがオン状態となっているときに前段からの出力信号を充電又は放電される第1の容量と、を更に備え、前記第3のトランジスタは、前記第1の容量に充電された電圧が所定レベルである場合にオン状態となってもよい。
シフトレジスタは、前記第2のトランジスタの他端と前記第3のトランジスタの一端とに接続されたノードに一方の極が接続され、他方の極が接地され、前記第3のトランジスタがオン状態となっているときに放電され、前記第3のトランジスタがオフ状態となっているときに前記第2のトランジスタを流れる電流により充電される第2の容量と、電流路の一端が出力端子に接続され、電流路の他端に前記第2の定電圧が供給され、前記第2の容量に充電された電圧が所定レベルである場合にオン状態となる第5のトランジスタと、電流路の一端にクロック信号が供給され、電流路の他端が出力端子に接続され、前段の出力信号に応じてオン状態となって出力端子に前記クロック信号を出力させる第6のトランジスタと、を更に備えてもよい。
本発明の第2の観点に係る撮像装置は、上述の特徴のうち少なくともいずれか一つを備えるシフトレジスタと、前記シフトレジスタの各段から出力される出力信号によって駆動される撮像素子と、から構成される、ことを特徴とする。
本発明の第3の観点に係る表示装置は、上述の特徴のうち少なくともいずれか一つを備えるシフトレジスタと、前記シフトレジスタの各段から出力される出力信号によって駆動される表示素子と、から構成される、ことを特徴とする。
本発明によれば、安定した出力信号を供給可能なシフトレジスタを実現することができる。
以下、本発明に係るシフトレジスタを、撮像装置に適用した場合を例に、図面を参照して説明する。
本実施の形態に係るシフトレジスタを備える撮像装置1は、図1に示すように、光学的にセンシングすることにより画像を撮像(取得)する撮像素子2と、撮像装置1全体を制御するコントローラ3と、コントローラ3からの制御信号に従って撮像素子2を駆動するためのドレインドライバ4と、トップゲートドライバ5と、ボトムゲートドライバ6と、を備えて構成される。
撮像素子2は、透明基板上にマトリクス状に配置された複数のダブルゲートトランジスタ21を備えている。図2(a)及び(b)に示すように、各ダブルゲートトランジスタ21は、ボトムゲート電極211と、ボトムゲート絶縁膜212と、半導体層213と、ブロック絶縁膜214a、214bと、不純物層215a、215b、216と、ソース電極217a、217bと、ドレイン電極218と、トップゲート絶縁膜219と、トップゲート電極220と、保護絶縁膜221とが、透明基板222上に形成されたものである。
ボトムゲート電極211は、透明基板222上に形成されている。透明基板222は、可視光に対して透過性を有するとともに絶縁性を有する。ボトムゲート電極211及び透明基板222を被覆するようにして、ボトムゲート絶縁膜212がボトムゲート電極211及び透明基板222上に設けられている。ボトムゲート電極211に対向するようにして、半導体層213がボトムゲート絶縁膜212上に設けられている。この半導体層213はアモルファスシリコン等からなり、この半導体層213に対して可視光が入射されると、半導体層213には電子−正孔対が発生するようになっている。
半導体層213には、ブロック絶縁膜214a、214bが、互いに離れて並列に配設されている。不純物層215aは半導体層213のチャネル長方向の一端部に設けられており、他端部に不純物層215bが設けられている。ブロック絶縁膜214aとブロック絶縁膜214bとの間において、不純物層216が半導体層213の中央上に設けられており、この不純物層216は不純物層215a、215bから離れている。そして、不純物層215a、215b、216及びブロック絶縁膜214a、214bによって、半導体層213は覆われるようになっている。平面視して、不純物層215aの一部はブロック絶縁膜214a上の一部に重なっており、不純物層215bはブロック絶縁膜214b上の一部に重なっている。また、不純物層215a,215b,216は、n型の不純物イオンがドープされたアモルファスシリコンからなる。
不純物層215a上にソース電極217aが設けられており、不純物層215b上にソース電極217bが設けられており、不純物層216上にドレイン電極218が設けられている。平面視して、ソース電極217aはブロック絶縁膜214a上の一部に重なっており、ソース電極217bはブロック絶縁膜214b上の一部に重なっており、ドレイン電極218はブロック絶縁膜214a、214b上の一部に重なっている。また、ソース電極217a、217b、ドレイン電極218は互いに離れている。トップゲート絶縁膜219は、ボトムゲート絶縁膜212、ブロック絶縁膜214a,214b、ソース電極217a,217b及びドレイン電極218を覆うように形成されている。トップゲート絶縁膜219上には、半導体層213に対向配置されたトップゲート電極220が設けられている。トップゲート絶縁膜219及びトップゲート電極220上に、保護絶縁膜221が設けられている。
以上の各ダブルゲートトランジスタ21は、次のような第1及び第2のダブルフォトセンサが透明基板222上に並列に配置されてなる構成となっている。即ち、第一のダブルフォトセンサは、半導体層213、ソース電極217a、ドレイン電極218、トップゲート絶縁膜219及びトップゲート電極220で構成される上部MOSトランジスタと、半導体層213、ソース電極217a、ドレイン電極218、ボトムゲート絶縁膜212及びボトムゲート電極211で構成される下部MOSトランジスタとを備えており、上部MOSトランジスタと下部MOSトランジスタは半導体層213を共通のチャネル領域としている。一方、第二のダブルフォトセンサは、半導体層213、ソース電極217b、ドレイン電極218、トップゲート絶縁膜219及びトップゲート電極220で構成される上部MOSトランジスタと、半導体層213、ソース電極217b、ドレイン電極218、ボトムゲート絶縁膜212、ボトムゲート電極211で構成される下部MOSトランジスタとを備えており、上部MOSトランジスタと下部MOSトランジスタは半導体層213を共通のチャネル領域としている。
そして、図2(a)に示すように、トップゲート電極220はトップゲートライン(以下、TGLという)に接続され、ボトムゲート電極211はボトムゲートライン(以下、BGLという)に接続され、ドレイン電極218はドレインライン(以下、DLという)に接続され、ソース電極217a,217bは接地されている。
また、ブロック絶縁膜214a、214b、トップゲート絶縁膜219及び保護絶縁膜221は、窒化シリコン等の透光性及び絶縁性を有するものである。また、トップゲート電極220及びTGLは、ITO(Indium-Tin-Oxide)等の透光性及び導電性を有するものである。一方、ソース電極217a、217b、ドレイン電極218、ボトムゲート電極211及びBGLは、クロム、クロム合金、アルミ、アルミ合金等から選択されたものであり、可視光の透過を遮断するとともに導電性を有するものである。
コントローラ3は、液晶表示装置1全体の動作を制御する。コントローラ3は、ドレインドライバ4、トップゲートドライバ5およびボトムゲートドライバ6と、信号またはデータを入出力可能に接続されている。
ドレインドライバ4は、表示装置11の各DLに接続されている。ドレインドライバ4は、表示装置11のDLに接続されたコントローラ3からの制御信号DD1に従って所定時間内に全てのDLに定電圧(+10V)を印加し、電荷をプリチャージさせる。プリチャージ後、ドレインドライバ4は所定の時間内にダブルゲートトランジスタ21の電位を検出し、データ信号DATAとしてコントローラ3に供給する。
トップゲートドライバ5は、表示装置11の各TGLに接続されている。トップゲートドライバ5は、コントローラ3から供給される制御信号、クロック信号等に従って、適宜各TGLに+25V(リセット電圧)か−15V(キャリア蓄積電圧)かを駆動信号として選択的に印加する。トップゲートドライバ5は、コントローラ3から供給された信号に従って+25Vまたは−15Vの信号を各TGLに順次出力するシフトレジスタから構成される。
ボトムゲートドライバ6は、表示装置11の各BGLに接続されている。ボトムゲートドライバ6は、コントローラ3から供給される制御信号、クロック信号等に従って、適宜各BGLに+10V(チャネル形成用電圧)か0V(チャネル非形成用電圧)かを駆動信号として選択的に印加する。ボトムゲートドライバ6は、コントローラ3から供給された信号に従って+10Vまたは0Vを、駆動信号として各BGLに順次出力するシフトレジスタから構成される。
次に、トップゲートドライバ5とボトムゲートドライバ6の構成について説明する。トップゲートドライバ5とボトムゲートドライバ6とは、図3にブロック図で示すように構成されている。すなわち、撮像素子2に配設されたダブルゲートトランジスタ21の行数(TGLの数)をnとすると、トップゲートドライバ5及びボトムゲートドライバ6は、RS1(1)〜RS1(n)のn段のシフトレジスタから構成される。
k段目のシフトレジスタRS(k)(ただし、kは1からnの整数)は、入力端子IN、出力端子OUT、制御信号端子#、定電圧入力端子DD及びSS、クロック信号入力端子CLKを有している。
定電圧入力端子SSは、コントローラ3から定電圧Vssが供給される端子である。シフトレジスタがトップゲートドライバ5である場合、定電圧Vssの電圧レベルは−15V、ボトムゲートドライバ6である場合、定電圧Vssの電圧レベルは0Vである。
定電圧入力端子DDは、所定の定電圧Vddが供給される端子である。シフトレジスタがトップゲートドライバ5である場合、定電圧Vddの電圧レベルは+25V、ボトムゲートドライバ6である場合、定電圧Vddの電圧レベルは+10Vである。
入力端子INは、前段RS(k−1)から出力された出力信号out(k−1)が入力される端子であり、前段RS(k−1)の出力信号端子OUTに接続されている。また、1段目のRS(1)の入力信号端子INは、コントローラ3からのスタート信号が入力される端子である。
シフトレジスタがトップゲートドライバ5である場合、コントローラ3から供給されるスタート信号のハイレベルは+25Vであり、ローレベルは−15Vである。一方、シフトレジスタがボトムゲートドライバ6である場合、スタート信号のハイレベルは+10Vであり、ローレベルは0Vである。
シフトレジスタがトップゲートドライバ5である場合、コントローラ3から供給されるスタート信号のハイレベルは+25Vであり、ローレベルは−15Vである。一方、シフトレジスタがボトムゲートドライバ6である場合、スタート信号のハイレベルは+10Vであり、ローレベルは0Vである。
クロック信号入力端子CLKは、奇数段目(kが奇数)のRS(k)でコントローラ3からクロック信号CK1、偶数段目(kが偶数)のRS(k)でコントローラ3からクロック信号CK2が供給される端子である。クロック信号CK1、CK2は、後述するように、それぞれシフトレジスタの出力信号をシフトしていくタイムスロットのうち所定時間、タイムスロット毎に交互にハイレベルとなる。
なお、シフトレジスタがトップゲートドライバ5である場合、クロック信号のハイレベルは+25Vであり、ローレベルは−15Vである。一方、シフトレジスタがボトムゲートドライバ6である場合、クロック信号のハイレベルは+10Vであり、ローレベルは0Vである。
なお、シフトレジスタがトップゲートドライバ5である場合、クロック信号のハイレベルは+25Vであり、ローレベルは−15Vである。一方、シフトレジスタがボトムゲートドライバ6である場合、クロック信号のハイレベルは+10Vであり、ローレベルは0Vである。
制御信号端子♯は、奇数段目(kが奇数)のRS(k)でコントローラ3から制御信号♯1、偶数段目(kが偶数)のRS(k)でコントローラ3から制御信号♯2(偶数番目の場合)が供給される端子である。
出力信号端子OUTは、それぞれ表示装置11の各TGL(トップゲートドライバ5の場合)又は各BGL(ボトムゲートドライバの場合)に接続され、出力信号out(k)がそれぞれのラインから出力される端子である。
シフトレジスタの各段は、図4に示すように、基本構成として6つのTFTを備えている。各段のTFT110のゲート電極は制御信号端子#に、ドレイン電極は入力信号端子INに、ソース電極はTFT115およびTFT113のゲート電極に、それぞれ接続されている。また、TFT115のドレイン電極はTFT112のソース電極に、ソース電極は定電圧入力端子SSに接続されている。TFT113のドレイン電極はクロック信号入力端子CLKに、ソース電極はTFT114のドレイン電極と出力信号端子OUTに接続されている。
TFT110のソース電極とTFT115、TFT113のゲート電極との間の配線及びこれと関係するTFT110、TFT115、TFT113の寄生容量によって、容量Aが形成される。また、TFT115のドレイン電極が接続されているノードには、当該ノードと接地電位との間にTFT115のON/OFFによって、電荷を放出/蓄積する容量Bが形成される。
各段のTFT110のゲート電極には、コントローラ3からの制御信号#1または#2が供給される。TFT110のドレイン電極には、前段RS(k−1)からの出力信号out(k−1)が供給される。TFT110はハイレベルの信号#1または#2が供給されたときONし、出力信号out(k−1)によりドレイン電極とソース電極との間に電流が流れる。この電流が、TFT110を介して容量Aを充電(チャージ)する。
各段のTFT115は、容量Aが充電されていないときOFF状態となり、TFT112とTFT111とからなる負荷を介して供給された基準電圧VddをTFT114のゲート電極に供給する。また、TFT115は、容量Aが充電されているときにON状態になり、ドレイン電極とソース電極間に電流を流す。
各段のTFT113は、容量Aが充電されているときにON状態になる。このとき、クロック信号入力端子CLKに入力されたクロック信号(CK1又はCK2)によりTFT113のゲート電極とソース電極と寄生容量がチャージされる。ゲート飽和電圧まで達するとTFT113のソース−ドレイン電流が飽和し、出力信号out(k)はクロック信号とほぼ同電位になる。また、TFT113は、容量Aが充電されていないときOFF状態になり、ドレイン電極に供給されたクロック信号を遮断してソース電極側に伝えなくする。
各段TFT114のソース電極には、定電圧Vssが供給される。TFT114は、容量Aが充電されていないときOFF状態になり、ドレイン電極側(すなわち、TFT113のソース電極)から出力された信号レベルを出力信号out(k)として出力させる。一方、TFT114は、容量Aが充電されているときON状態になり、ソース電極に供給された定電圧Vssのレベルをドレイン電極から出力信号out(k)として出力させる。
また、TFT111のゲート電極とドレイン電極とは、基準電圧入力端子DDに接続されている。TFT112のドレイン電極は基準電圧入力端子DDに接続され、ゲート電極はTFT111のソース電極に接続されている。このような接続関係を有するTFT112とTFT111とで、TFT115のドレイン電極に電圧信号を供給する際の負荷を形成している。
通常の場合、負荷として、ゲート電極とドレイン電極に同一の電圧信号が供給された、1つのTFT112が用いられる。しかしこのように1つのTFTで構成した負荷では、TFTの有する寄生容量や閾値電圧等に起因して、ソース電極から出力される電圧レベルが充分上がらないという問題が生じる。しかし、本実施の形態のシフトレジスタでは2つのTFT112、TFT111を用いたことにより、ブートストラップ効果のため、TFT112のソース電極から出力される電圧のレベルを基準電圧入力端子DDから供給された基準電圧Vddと同じレベルに上昇させることが可能である。
TFT111とTFT112とから構成される負荷の作用について、より詳細に説明する。
この説明における初期状態として、TFT115がON状態であったときに容量Bは放電され、TFT115のドレイン電極が接続されたノード(以下ノードXと呼ぶ)の電位Vxは、ほぼVssとなっている。
このとき、負荷を構成するTFT111とTFT112は、ともにON状態となっている。すなわち、TFT111は基準電圧Vddをゲート電極に印加されてON状態となり、ソース電極の電位は基準電圧Vddよりも閾値電圧Vthだけ低い電位となる。また、TFT112のゲート電極は、基準電圧Vddよりも閾値電圧Vthだけ低い電位Vdd−Vthとなり、TFT112はON状態となる。
この説明における初期状態として、TFT115がON状態であったときに容量Bは放電され、TFT115のドレイン電極が接続されたノード(以下ノードXと呼ぶ)の電位Vxは、ほぼVssとなっている。
このとき、負荷を構成するTFT111とTFT112は、ともにON状態となっている。すなわち、TFT111は基準電圧Vddをゲート電極に印加されてON状態となり、ソース電極の電位は基準電圧Vddよりも閾値電圧Vthだけ低い電位となる。また、TFT112のゲート電極は、基準電圧Vddよりも閾値電圧Vthだけ低い電位Vdd−Vthとなり、TFT112はON状態となる。
ここで、容量Aに充電されていた電荷が放電されると、TFT115はON状態からOFF状態へと変化する。TFT115がOFF状態となっても、負荷を構成するTFT111とTFT112は、ともにON状態を保ち、TFT112のドレイン−ソース間電流によって、容量Bが充電される。これにより、TFT115のドレイン電極が接続されたノードの電位が徐々に高くなる。
その後、ノードXの電位Vxが上昇を続け、TFT112のゲート電圧は、やがてVdd−Vthを超える。これに伴いTFT111はOFF状態に変化する。すなわち、TFT112のゲート端子はフローティング状態となる。ゲート端子がフローティング状態となったTFT112のゲート電圧は、TFT112のゲート−ソース間容量に蓄積された電荷により、TFT112がON状態を保つ電位となるように、Vxとともに上昇する。やがて、VxがほぼVddに達すると、Vxの上昇が止まる。
その後、ノードXの電位Vxが上昇を続け、TFT112のゲート電圧は、やがてVdd−Vthを超える。これに伴いTFT111はOFF状態に変化する。すなわち、TFT112のゲート端子はフローティング状態となる。ゲート端子がフローティング状態となったTFT112のゲート電圧は、TFT112のゲート−ソース間容量に蓄積された電荷により、TFT112がON状態を保つ電位となるように、Vxとともに上昇する。やがて、VxがほぼVddに達すると、Vxの上昇が止まる。
以上説明したような動作により、Vxが、ほぼ基準電圧Vddまで上昇するため、TFT114は、確実にON状態となり、このときOUT端子から出力される電圧は、ほぼVssとなる。従って、各段RS(k)が上記の回路により構成されるシフトレジスタは、出力信号の減衰を抑制することができる。
以下では、このようにして構成される撮像装置1の動作について、図面を参照して説明する。はじめに、トップゲートドライバ5及びボトムゲートドライバ6を構成するシフトレジスタの動作について、図5に示すタイムチャートを参照して説明する。なお、以下の説明は、シフトレジスタがトップゲートドライバ5に適用される場合の動作についてのものであるが、ボトムゲートドライバ6に適用される場合も同様の動作をする。
図5(a)、(b)、(c)、(d)は、それぞれコントローラ3がトップゲートドライバ5に供給する制御信号とクロック信号の時間変化を示している。より具体的には、図5(a)は、シフトレジスタの奇数段目に供給される制御信号#1の時間変化を示している。また、図5(b)は、シフトレジスタの奇数段目に供給されるクロック信号CK1の時間変化を示している。また、図5(c)は、シフトレジスタの偶数段目に供給される制御信号#2の時間変化を示している。また、図5(d)は、シフトレジスタの偶数段目に供給されるクロック信号CK2の時間変化を示している。
図5(e)は、シフトレジスタのk−1段目RS(k−1)の出力信号の時間変化を示している。この信号は、撮像素子2のk−1行目のダブルゲートトランジスタ21を駆動するとともに、シフトレジスタのk段目RS(k)への入力信号となる。
シフトレジスタのk段目RS(k)及びk+1段目RS(k+1)は、上記の図5(a)乃至(e)の各信号に基づき、以下のように動作する。
時刻t1において、制御信号#1がハイレベルになると、k段目RS(k)のTFT110はON状態となる。これにより、k段目の容量Aが形成されたノード(以下ノードA(k)と呼ぶ)は入力端子INと導通状態となり、図5(f)に示すように、入力信号in(k)=out(k−1)に応答してハイレベルとなる。
その後、時刻t2において、制御信号#1がローレベルになりTFT110はOFF状態となるが、容量Aにハイレベルの電圧が充電されているため、ノードA(k)はハイレベルを保つ。ノードA(k)がハイレベルとなっているため、TFT113とTFT115がON状態、TFT114はOFF状態となる。
次に、時刻t3において、クロック信号CK1がハイレベルになると、k段目RS(k)において、図5(g)に示すように、ON状態となっているTFT113を介して、クロック信号CK1のハイレベルが出力信号out(k)として出力される。
次に、時刻t4において、制御信号#2がハイレベルになると、k+1段目RS(k+1)のTFT110はON状態となる。これにより、k+1段目RS(k+1)の容量Aが形成されたノード(以下ノードA(k+1)と呼ぶ)は入力端子INと導通状態となり、図5(h)に示すように、入力信号out(k)に応答してハイレベルとなる。
その後、時刻t5において、制御信号#2がローレベルになりTFT110はOFF状態となるが、容量Aにハイレベルの電圧が充電されているため、ノードA(k+1)はハイレベルを保つ。ノードA(k+1)がハイレベルとなっているため、TFT113とTFT115がON状態、TFT114はOFF状態となる。
次に、時刻t6において、クロック信号CK2がハイレベルになると、k+1段目RS(k+1)において、図5(i)に示すように、ON状態となっているTFT113を介して、クロック信号CK1のハイレベルが出力信号out(k+1)として出力される。
また、同じタイミングで、クロック信号CK1がローレベルとなり、図5(g)に示すように、k段目RS(k)の出力信号out(k)がローレベルに遷移する。
すなわち、時刻t6において、ハイレベルを出力する段がk段目RS(k)からk+1段目RS(k+1)にシフトする。そして、時刻t3からt6の期間が、撮像素子2におけるk行目のダブルゲートトランジスタ21を駆動する水平周期となる。
また、同じタイミングで、クロック信号CK1がローレベルとなり、図5(g)に示すように、k段目RS(k)の出力信号out(k)がローレベルに遷移する。
すなわち、時刻t6において、ハイレベルを出力する段がk段目RS(k)からk+1段目RS(k+1)にシフトする。そして、時刻t3からt6の期間が、撮像素子2におけるk行目のダブルゲートトランジスタ21を駆動する水平周期となる。
次に、時刻t7において、制御信号#1がハイレベルになると、k段目RS(k)のTFT110はON状態となる。これにより、ノードA(k)は入力端子INと導通状態となり、図5(f)に示すように、入力信号in(k)=out(k−1)に応答してローレベルを保つ。
その後、時刻t8において、制御信号#1がローレベルになり、k段目RS(k)のTFT110はOFF状態となるが、容量Aにローレベルの電圧が充電されているため、ノードA(k)はローレベルを保つ。ノードA(k)がローレベルとなっているため、TFT113とTFT115がOFF状態、TFT114はON状態となる。
なお、このとき、上述のTFT111及びTFT112による負荷の作用により、TFT114のゲート電極にはVddが供給され、TFT114は確実にON状態となる。
なお、このとき、上述のTFT111及びTFT112による負荷の作用により、TFT114のゲート電極にはVddが供給され、TFT114は確実にON状態となる。
次に、時刻t9において、クロック信号CK1がハイレベルになるが、k段目RS(k)において、TFT113はOFF状態となっているためクロック信号CK1を出力端子OUTに伝えず、図5(g)に示すように、TFT114を介して供給されるローレベル(Vss)が出力信号out(k)として出力される。
また、同じタイミングで、クロック信号CK2がローレベルとなり、図5(i)に示すように、k段目RS(k+1)の出力信号out(k+1)がローレベルに遷移する。
また、同じタイミングで、クロック信号CK2がローレベルとなり、図5(i)に示すように、k段目RS(k+1)の出力信号out(k+1)がローレベルに遷移する。
このような動作を繰り返して、トップゲートドライバ5を構成するシフトレジスタは、撮像素子2に配置されたダブルゲートトランジスタ21のトップゲートライン(TGL)に順次ハイレベルを供給する。
次に、撮像素子2を駆動して画像を撮影するための、撮像装置1の全体の動作について、図6を参照して説明する。なお、以下の説明において、1Tの期間は、1水平周期と同じ長さである。また、理解を容易にするために、撮像素子2に配置されているダブルゲートトランジスタ21のうち、上から3行(3水平ライン)分の動作についてのみ考えるものとする。
まず、タイミングT1からT2までの1Tの期間において、図6(a)に示すように、トップゲートドライバ5は、一行目のTGLに+25Vを印加し、二、三行目(他の全行)のTGLに−15Vを印加する。即ち、トップゲートドライバ5の段RS(1)の出力信号端子OUTからハイレベルの出力信号が出力され、段RS(2),RS(3)の出力信号端子OUTからローレベルの出力信号が出力される。一方、ボトムゲートドライバ6は、すべてのBGLに0Vを印加する。即ち、ボトムゲートドライバ6のRS(1)〜RS(3)の出力信号端子OUTからローレベルの出力信号が出力される。この期間において、一行目のダブルゲートトランジスタ21がリセット状態となり、二、三行目のダブルゲートトランジスタ21が前の垂直期間での読み出し状態を終了した状態(フォトセンスに影響しない状態)となる。
次に、タイミングT2からT3までの1Tの期間において、図6(b)に示すように、ハイレベルの出力信号がトップゲートドライバ5の段RS(2)にシフトして、トップゲートドライバ5は、二行目のTGLに+25Vを印加し、他のTGLに−15Vを印加する。一方、ボトムゲートドライバ6は、すべてのBGLに0Vを印加する。この期間において、一行目のダブルゲートトランジスタ21がフォトセンス状態となり、二行目のダブルゲートトランジスタ21がリセット状態となり、三行目のダブルゲートトランジスタ21が前の垂直期間での読み出し状態を終了した状態(フォトセンスに影響しない状態)となる。
次に、タイミングT3からT4までの1Tの期間において、図6(c)に示すように、ハイレベルの出力信号がトップゲートドライバ5の段RS(3)にシフトして、トップゲートドライバ5は、三行目のTGLに+25Vを印加し、他のTGLに−15Vを印加する。一方、ボトムゲートドライバ6は、すべてのBGLに0Vを印加する。この期間において、一、二行目のダブルゲートトランジスタがフォトセンス状態となり、三行目のダブルゲートトランジスタ21がリセット状態となる。
次に、タイミングT4からT4.5までの0.5Tの期間において、図6(d)に示すように、トップゲートドライバ5は、すべてのTGLに−15Vを印加する。一方、ボトムゲートドライバ6は、すべてのBGLに0Vを印加する。また、ドレインドライバ4は、すべてのDLに+10Vを印加する。この期間において、すべての行のダブルゲートトランジスタ21がフォトセンス状態となる。
次に、タイミングT4.5からT5までの0.5Tの期間において、図6(e)に示すように、トップゲートドライバ5は、すべてのTGLに−15Vを印加する。一方、ボトムゲートドライバ6は、一行目のBGLに+10Vを印加し、他のBGLに0Vを印加する。即ち、ボトムゲートドライバ6の段RS(1)の出力信号端子OUTからハイレベルの出力信号が出力され、段RS(2),RS(3)の出力信号端子OUTからローレベルの出力信号が出力される。この期間において、一行目のダブルゲートトランジスタ21が読み出し状態となり、二、三行目のダブルゲートトランジスタ21がフォトセンス状態のままとなる。
ここで、一行目のダブルゲートトランジスタ21では、フォトセンス状態となっていたタイミングT2からT4.5までの期間で十分な光が半導体層213に照射されていると、ソース−ドレイン間にチャネルが形成されるため、対応するDL上の電荷がディスチャージされる。一方、タイミングT2からT4.5までの期間で十分な光が半導体層213に照射されていないと、ソース−ドレイン間のチャネルがピンチオフされるため、対応するDL上の電荷はディスチャージされない。ドレインドライバ4は、タイミングT4.5からT5までの期間で各DL上の電位を読み出し、一行目のダブルゲートトランジスタ21が検出した画像データDATAとしてコントローラ3に供給する。
次に、タイミングT5からT5.5までの0.5Tの期間において、図6(f)に示すように、トップゲートドライバ5は、すべてのTGLに−15Vを印加する。一方、ボトムゲートドライバ6は、すべてのBGLに0Vを印加する。また、ドレインドライバ4は、すべてのDLに+10Vを印加する。この期間において、一行目のダブルゲートトランジスタ21が読み出しを終了した状態となり、二、三行目のダブルゲートトランジスタ21がフォトセンス状態となる。なお、タイミングT5からT5.5の間では、ボトムゲートドライバ6の段RS(1)のハイレベルの出力信号が段RS(2)に入力されるが、段RS(2)に入力されるクロック信号がハイレベルになっていないため、段RS(2)から出力信号が出力されていないから、二行目のBGLに0Vが印加されている。
次に、タイミングT5.5からT6までの0.5Tの期間において、図6(g)に示すように、トップゲートドライバ5は、すべてのTGLに−15Vを印加する。一方、ハイレベルの出力信号がボトムゲートドライバ6の段RS(2)にシフトして、ボトムゲートドライバ6は、二行目のBGLに+10Vを印加し、他のBGLに0Vを印加する。この期間において、一行目のダブルゲートトランジスタ21が読み出しを終了した状態となり、二行目のダブルゲートトランジスタ21が読み出し状態となり、三行目のダブルゲートトランジスタ21がフォトセンス状態となる。
ここで、二行目のダブルゲートトランジスタ21では、フォトセンス状態となっていたタイミングT3からT5.5までの期間で十分な光が半導体層213に照射されていると、ソース−ドレイン間にチャネルが形成されるため、対応するDL上の電荷がディスチャージされる。一方、タイミングT3からT5.5までの期間で十分な光が半導体層213に照射されていないと、ソース−ドレイン間のチャネルがピンチオフされるため、対応するDL上の電荷はディスチャージされない。ドレインドライバ4は、タイミングT5.5からT6までの期間で各DL上の電位を読み出し、二行目のダブルゲートトランジスタ21が検出した画像データDATAとしてコントローラ3に供給する。
次に、タイミングT6からT6.5までの0.5Tの期間において、図6(h)に示すように、トップゲートドライバ5は、すべてのTGLに−15Vを印加する。一方、ボトムゲートドライバ6は、すべてのBGLに0Vを印加する。また、ドレインドライバ4は、すべてのDLに+10Vを印加する。この期間において、一、二行目のダブルゲートトランジスタ21が読み出しを終了した状態となり、三行目のダブルゲートトランジスタ21がフォトセンス状態となる。
次に、タイミングT6.5からT7までの0.5Tの期間において、図6(i)に示すように、トップゲートドライバ5は、すべてのTGLに−15Vを印加する。一方、ハイレベルの出力信号がボトムゲートドライバ6の段RS(3)にシフトして、ボトムゲートドライバ6は、三行目のBGLに+10Vを印加し、他のBGLに0Vを印加する。この期間において、一、二行目のダブルゲートトランジスタ21が読み出しを終了した状態となり、三行目のダブルゲートトランジスタ21が読み出し状態となる。
ここで、三行目のダブルゲートトランジスタ21では、フォトセンス状態となっていたタイミングT4からT6.5までの期間で十分な光が半導体層213に照射されていると、ソース−ドレイン間にチャネルが形成されるため、対応するDL上の電荷がディスチャージされる。一方、タイミングT4からT6.5までの期間で十分な光が半導体層213に照射されていないと、ソース−ドレイン間のチャネルがピンチオフされるため、対応するDL上の電荷はディスチャージされない。ドレインドライバ4は、タイミングT6.5からT7までの期間で各DL上の電位を読み出し、三行目のダブルゲートトランジスタ21が検出した画像データDATAとしてコントローラ3に供給する。
こうしてドレインドライバ4から行毎に供給される画像データDATAに対して、コントローラ3が所定の処理を行うことで、撮像対象物の画像データが生成される。
以上、説明したような構成により、本発明のシフトレジスタが実現される。この構成によれば、負荷から出力し、TFT115の電流路の一端に供給される信号レベルを、負荷に供給された基準電圧Vddまで十分に上昇させることが可能となる。このため、TFT114を確実にONさせることができ、シフトレジスタの出力信号の減衰を抑制することができる。
尚、本発明は上記実施の形態で示した例に限定されるものではなく、様々な変形および応用が可能である。
例えば、シフトレジスタは、液晶表示装置等の表示素子を駆動するためのドライバに適用されてもよい。より具体的には、このような液晶表示装置51は、図7に示すような、液晶表示素子52と、液晶表示素子52を駆動するためのゲートドライバ53及びドレインドライバ54と、液晶表示装置51の全体を制御するコントローラ55と、から構成される。
液晶表示素子52は、アレイ基板と、アレイ基板上にマトリックス状に配置された画素電極と、各画素電極に対応してガラス基板状にマトリックス状に配置されたTFT61と、アレイ基板と対向して配置される対向基板と、アレイ基板と対向基板との間に封入された液晶層と、対向基板のアレイ基板に対向する面に設けられた共通電極等とを備える。各TFTのゲート電極は、ゲートライン(以下、GLと呼ぶ)に接続されており、ドレイン電極はドレインライン(以下DLと呼ぶ)に接続されており、ソース電極は画素電極に接続されている。対向基板に設けられた共通電極には基準電圧Vcomが印加される。そして、各画素電極と共通電極との間に、画素容量Cが形成される。各画素容量Cに充電された電荷により生じる電界に応じて、各画素における液晶分子の配向が変化し、液晶の透過率が変化する。これによって、液晶表示素子52は、液晶層を透過する光の量を変化させて画像を表示する。
ゲートドライバ53は、上述の撮像装置1においてトップゲートドライバ5及びボトムゲートドライバ6として用いられたものと同一のシフトレジスタが適用される。ゲートドライバ53は、コントローラ55による制御に従い、GLに所定の電圧を順次印加する。
ドレインドライバ54は、コントローラ55による制御に従い、画素の階調を定義する階調信号を順次DLに供給する。
ドレインドライバ54は、コントローラ55による制御に従い、画素の階調を定義する階調信号を順次DLに供給する。
このように構成される液晶表示装置51において、液晶表示素子52に画像を表示する場合、ゲートドライバ53は、画像データを各込むべき行のGLに対応した段からハイレベルの信号を出力し、当該行のTFT61をオン状態とする。当該行のTFT61がオン状態となっているタイミングにおいて、ドレインドライバ54は、画像データに応じた階調信号をDLに出力し、オン状態のTFT61を介して画素容量Cを充電する。以上で説明した動作を、画面を構成する全ての行について繰り返すことにより、各画素の透過率が変化して、液晶表示素子52上に所望の画像が表示される。
また、上記実施の形態ではトランジスタとして電界効果トランジスタ(TFT)を用いたが、本発明は他のトランジスタを用いて実現されるものであってもよい。
1・・・撮像装置、2・・・撮像素子、3・・・コントローラ、4・・・ドレインドライバ、5・・・トップゲートドライバ、6・・・ボトムゲートドライバ、21・・・ダブルゲートトランジスタ。
Claims (5)
- 複数の段から構成され、出力信号を順次シフトすることによって、各段から所定レベルの出力信号を順次出力するシフトレジスタであって、
前記各段は、
電流路の一端と制御端子とに所定の第1の定電圧を供給され、前記第1の定電圧と電流路の他端の電圧との差が所定値以上である場合にオン状態となる第1のトランジスタと、
前記第1の定電圧を電流路の一端に供給され、電流路の他端の電圧と前記第1のトランジスタの電流路の他端の電圧との差が所定値以上である場合にオン状態となる第2のトランジスタと、
電流路の一端に前記第2のトランジスタの他端が接続され、電流路の他端に前記第1の定電圧よりも低い所定の第2の定電圧が供給され、前段の出力信号に応じてオン状態となる第3のトランジスタと、を備える、
ことを特徴とするシフトレジスタ。 - 制御端子に供給される所定レベルの信号が印加された場合にオン状態となり、オン状態となっているときに前段から出力され電流路の一端に供給された出力信号を電流路の他端に出力する第4のトランジスタと、
前記第4のトランジスタの電流路の他端に接続されたノードに一方の極が接続され、他方の極が接地され、前記第4のトランジスタがオン状態となっているときに前段からの出力信号を充電又は放電される第1の容量と、を更に備え、
前記第3のトランジスタは、前記第1の容量に充電された電圧が所定レベルである場合にオン状態となる、
ことを特徴とする請求項1に記載のシフトレジスタ。 - 前記第2のトランジスタの他端と前記第3のトランジスタの一端とに接続されたノードに一方の極が接続され、他方の極が接地され、前記第3のトランジスタがオン状態となっているときに放電され、前記第3のトランジスタがオフ状態となっているときに前記第2のトランジスタを流れる電流により充電される第2の容量と、
電流路の一端が出力端子に接続され、電流路の他端に前記第2の定電圧が供給され、前記第2の容量に充電された電圧が所定レベルである場合にオン状態となる第5のトランジスタと、
電流路の一端にクロック信号が供給され、電流路の他端が出力端子に接続され、前段の出力信号に応じてオン状態となって出力端子に前記クロック信号を出力させる第6のトランジスタと、を更に備える、
ことを特徴とする請求項1又は2に記載のシフトレジスタ。 - 請求項1から3のいずれか1項に記載のシフトレジスタと、前記シフトレジスタの各段から出力される出力信号によって駆動される撮像素子と、から構成される、
ことを特徴とする撮像装置。 - 請求項1から3のいずれか1項に記載のシフトレジスタと、前記シフトレジスタの各段から出力される出力信号によって駆動される表示素子と、から構成される、
ことを特徴とする表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005212875A JP2007035098A (ja) | 2005-07-22 | 2005-07-22 | シフトレジスタ、撮像装置、表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005212875A JP2007035098A (ja) | 2005-07-22 | 2005-07-22 | シフトレジスタ、撮像装置、表示装置 |
Publications (1)
Publication Number | Publication Date |
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JP2007035098A true JP2007035098A (ja) | 2007-02-08 |
Family
ID=37794189
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005212875A Pending JP2007035098A (ja) | 2005-07-22 | 2005-07-22 | シフトレジスタ、撮像装置、表示装置 |
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Country | Link |
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JP (1) | JP2007035098A (ja) |
-
2005
- 2005-07-22 JP JP2005212875A patent/JP2007035098A/ja active Pending
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