JP2006120308A - シフトレジスタ及び電子装置 - Google Patents

Abstract

【課題】 シフトレジスタを誤動作を防ぐ正常に動作させる。
【解決手段】 シフトレジスタはＴＦＴ２１〜２５、３１、３４を備え、ＴＦＴ３４はゲート電極とドレイン電極とが基準電圧入力端子ＤＤに接続され、ＴＦＴ２３のゲート電極はＴＦＴ３４のソース電極に接続されている。ＴＦＴ２５やＴＦＴ３１をオンさせるための電荷をチャージする容量Ｂの電位は、ＴＦＴ２３が有する寄生容量の影響されてしまうが、ＴＦＴ３４を加えることによって、容量Ｂの電位をほぼ基準電圧のレベルまで上昇できるようにするものである。これにより、ＴＦＴ２５、３１が確実にオンするようになり、誤動作を防いでいる。
【選択図】 図１２

Description

本発明は、シフトレジスタ、及びこのシフトレジスタをドライバとして適用した撮像装置、表示装置などの電子装置に関する。

マトリクス状に画素が配置された撮像素子や表示素子を線順次で選択して走査するためのドライバには、前段から後段に順次シフトしていくシフトレジスタが広く用いられている。

特許文献１には、各段が、複数のトランジスタで構成され、次の段に順次シフトするシフトレジスタが示されている。

このような構成のシフトレジスタは、消費電力が小さく、高速の動作を行うことができるというものである。
特開昭５８−２９２００号公報

本発明は、誤動作を防ぐことが可能なシフトレジスタ、及びこのシフトレジスタを適用した電子装置を提供することを目的とする。

上記目的を達成するため、本発明のシフトレジスタは、
複数の段からなるシフトレジスタであって、前記シフトレジスタの所定の段は、
第１制御端子及び第１電流路を備え、前記第１制御端子に供給される信号に応じて前記第１電流路の一端に供給された所定レベルの電圧を前記第１電流路の他端に出力する第１のトランジスタと、
第２制御端子及び第２電流路を備え、前記第２制御端子と前記第２電流路の一端とに外部からの電圧が供給され、前記外部から供給された電圧を前記第２電流路の他端に出力する第２のトランジスタと、
第３制御端子及び第３電流路を備え、前記第３制御端子に入力される前記第２電流路の他端からの電圧に応じて、前記第３電流路の一端に入力される外部からの電圧を前記第３電流路の他端に出力する第３のトランジスタと、
第４制御端子及び第４電流路を備え、前記第１電流路の他端から出力された電圧によってオンし、前記第４電流路の一端に入力される前記第３電流路の他端からの電圧を前記第４電流路の他端から放出する第４のトランジスタと、
第５制御端子及び第５電流路を備え、前記第１電流路の他端から出力された電圧によってオンし、前記第５電流路の一端に入力される電圧を出力信号として前記第５電流路の他端から出力する第５のトランジスタと、
第６制御端子及び第６電流路を備え、前記第４のトランジスタがオフしているときに前記第３のトランジスタを介して前記第６制御端子に供給される電圧によってオンし、外部から前記第６電流路の一端に供給される信号を出力信号として前記第６電流路の他端から出力する第６のトランジスタと、
を備えることを特徴とする。

上記目的を達成するため、本発明の電子装置は、
複数の段からなり、所定レベルの出力信号を各段から順次出力するシフトレジスタと、
複数の画素によって構成され、前記シフトレジスタの各段から出力された出力信号によって駆動される駆動素子とを備え、
前記シフトレジスタの所定の段は、
第１制御端子及び第１電流路を備え、前記第１制御端子に供給される信号に応じて前記第１電流路の一端に供給された所定レベルの電圧を前記第１電流路の他端に出力する第１のトランジスタと、
第２制御端子及び第２電流路を備え、前記第２制御端子と前記第２電流路の一端とに外部からの電圧が供給され、前記外部から供給された電圧を前記第２電流路の他端に出力する第２のトランジスタと、
第３制御端子及び第３電流路を備え、前記第３制御端子に入力される前記第２電流路の他端からの電圧に応じて、前記第３電流路の一端に入力される外部からの電圧を前記第３電流路の他端に出力する第３のトランジスタと、
第４制御端子及び第４電流路を備え、前記第１電流路の他端から出力された電圧によってオンし、前記第４電流路の一端に入力される前記第３電流路の他端からの電圧を前記第４電流路の他端から放出する第４のトランジスタと、
第５制御端子及び第５電流路を備え、前記第１電流路の他端から出力された電圧によってオンし、前記第５電流路の一端に入力される電圧を出力信号として前記第５電流路の他端から出力する第５のトランジスタと、
第６制御端子及び第６電流路を備え、前記第４のトランジスタがオフしているときに前記第３のトランジスタを介して前記第６制御端子に供給される電圧によってオンし、外部から前記第６電流路の一端に供給される信号を出力信号として前記第６電流路の他端から出力する第６のトランジスタと、
を備えることを特徴とする。

第２のトランジスタ及び第３のトランジスタによって第６のトランジスタを確実にオンし、誤動作を防ぐことができる。

以下、添付図面を参照して、本発明の実施の形態について説明する。
図１は、この実施の形態にかかる撮像装置の構成を示すブロック図である。図示するように、この撮像装置は、画像を撮影する撮像素子１、並びにコントローラからの制御信号に従って撮像素子１を駆動するためのトップゲートドライバ２、ボトムゲートドライバ３及びドレインドライバ４から構成されている。

撮像素子１は、マトリクス状に配置された複数のダブルゲートトランジスタ１０で構成される。ダブルゲートトランジスタ１０のトップゲート電極はトップゲートラインＴＧＬに、ボトムゲート電極はボトムゲートラインＢＧＬに、ドレイン電極はドレインラインＤＬに、ソース電極は接地されたグラウンドラインＧｒＬにそれぞれ接続されている。撮像素子１を構成するダブルゲートトランジスタ１０の詳細については後述する。

トップゲートドライバ２は、撮像素子１のトップゲートラインＴＧＬに接続され、コントローラからの制御信号Ｔｃｎｔに従って、各トップゲートラインＴＧＬに＋２５（Ｖ）または−１５（Ｖ）の信号を選択的に出力する。トップゲートドライバ２は、コントローラから供給される信号に従って、＋２５（Ｖ）の信号を各トップゲートラインＴＧＬに順次選択的に出力するシフトレジスタで構成される。トップゲートドライバ２の詳細については後述する。

ボトムゲートドライバ３は、撮像素子１のボトムゲートラインＢＧＬに接続され、コントローラからの制御信号Ｂｃｎｔに従って、各ボトムゲートラインＢＧＬに＋１０（Ｖ）または０（Ｖ）の信号を出力する。ボトムゲートドライバ３は、コントローラから供給される信号に従って、＋１０（Ｖ）の信号を各ボトムゲートラインＢＧＬに順次選択的に出力するシフトレジスタで構成される。ボトムゲートドライバ３の詳細については後述する。

ドレインドライバ４は、撮像素子１のドレインラインＤＬに接続され、コントローラからの制御信号Ｄｃｎｔに従って、後述する所定の期間において全てのドレインラインＤＬに定電圧（＋１０（Ｖ））を出力し、電荷をプリチャージさせる。ドレインドライバ４は、プリチャージの後の所定の期間においてダブルゲートトランジスタ１０の半導体層にチャネルが形成されているか否かによって変化する各ドレインラインＤＬの電位を読み出し、画像データＤＡＴＡとしてコントローラに供給する。

次に、図１に示す撮像素子１を構成するダブルゲートトランジスタ１０の構造とその駆動原理について説明する。

図２は、ダブルゲートトランジスタ１０の概略的な構造を示す断面図である。図示するように、基板１０ａ上にクロムなどからなるボトムゲート電極１０ｂが形成されている。このボトムゲート電極１０ｂを覆うように、窒化シリコンからなるボトムゲート絶縁膜１０ｃが形成されている。

ボトムゲート絶縁膜１０ｃ上のボトムゲート電極１０ｂと対向する位置には、アモルファスシリコンまたはポリシリコンからなる半導体層１０ｄが形成されている。そして、半導体層１０ｄ上のブロッキング層、ｎ型半導体層（図示せず）を介して、半導体層１０ｄからボトムゲート絶縁膜１０ｃに渡るように、クロムからなるドレイン電極１０ｅとソース電極１０ｆとが形成されている。これら半導体層１０ｄ、ドレイン電極１０ｅ及びソース電極１０ｆを覆うように、窒化シリコンからなるトップゲート絶縁膜１０ｇが形成されている。

トップゲート絶縁膜１０ｇ上の半導体層１０ｄと対向する位置には、ＩＴＯ（Indium Tin Oxide）からなるトップゲート電極１０ｈが形成されている。そして、このトップゲート電極１０ｈを覆うように、窒化シリコンからなる絶縁保護膜１０ｉが形成されている。なお、このダブルゲートトランジスタ１０において、半導体層１０ｄへの光の入射は、それぞれ透明材料で形成された絶縁保護膜１０ｉ、トップゲート電極１０ｈ及びトップゲート絶縁膜１０ｇを介してなされる。

図３（ａ）〜（ｄ）は、ダブルゲートトランジスタ１０の駆動原理を示す模式図である。

図３（ａ）に示すように、トップゲート電極（ＴＧ）に印加されている電圧が＋２５（Ｖ）で、ボトムゲート電極（ＢＧ）に印加されている電圧が０（Ｖ）であると、半導体層１０ｄ内に連続したｎチャネルが形成されず、ドレイン電極（Ｄ）１０ｅに＋１０（Ｖ）の電圧が供給されても、ソース電極（Ｓ）１０ｆとの間に電流が流れない。また、この状態では、後述するフォトセンス状態において半導体層１０ｄの上部に蓄積された正孔が、同じ極性のトップゲート電極１０ｈの電圧により反発することにより、突出される。以下、この状態をリセット状態という。

図３（ｂ）に示すように、半導体層１０ｄに光が入射されると、その光量に応じて半導体層１０ｄ内に正孔−電子対が生じる。このとき、トップゲート電極（ＴＧ）１０ｈに印加されている電圧が−１５（Ｖ）で、ボトムゲート電極（ＢＧ）１０ｂに印加されている電圧が０（Ｖ）であると、発生した正孔−電子対のうちの正孔が半導体層１０ｄ内のブロッキング層（図の上部）に蓄積される。以下、この状態をフォトセンス状態という。なお、半導体層１０ｄ内に蓄積された正孔は、リセット状態となるまで半導体層１０ｄから吐出されることはない。

図３（ｃ）に示すように、フォトセンス状態において十分な量の正孔が半導体層１０ｄ内に蓄積されず、トップゲート電極（ＴＧ）１０ｈに印加されている電圧が−１５（Ｖ）で、ボトムゲート電極（ＢＧ）１０ｂに印加されている電圧が＋１０（Ｖ）であると、半導体層１０ｄ内に空乏層が広がり、ｎチャネルがピンチオフされ、半導体層１０ｄが高抵抗となる。このため、ドレイン電極（Ｄ）１０ｅに＋１０（Ｖ）の電圧が供給されても、ソース電極（Ｓ）１０ｆとの間に電流が流れない。以下、この状態を第１の読み出し状態という。

図３（ｄ）に示すように、フォトセンス状態において十分な量の正孔が半導体層１０ｄ内に蓄積され、トップゲート電極（ＴＧ）１０ｈに印加されている電圧が−１５（Ｖ）で、ボトムゲート電極（ＢＧ）１０ｂに印加されている電圧が＋１０（Ｖ）であると、蓄積されている正孔が負電圧の印加されているトップゲート電極１０ｈに引き寄せられて保持し、トップゲート電極１０ｈの負電圧が半導体層１０ｄに及ぼす影響を緩和させる。このため、半導体層１０ｄのボトムゲート電極１０ｂ側にｎチャネルが形成され、半導体層１０ｄが低抵抗となる。このため、ドレイン電極（Ｄ）に＋１０（Ｖ）の電圧が供給されると、ソース電極（Ｓ）１０ｆとの間に電流が流れる。以下、この状態を第２の読み出し状態という。

次に、図１に示すトップゲートドライバ２及びボトムゲートドライバ３の詳細について説明する。図４は、トップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタの全体の構成を示すブロック図である。撮像素子１に配されているダブルゲートトランジスタ１０の行数（トップゲートラインＴＧＬの数）をｎとすると、いずれのドライバ２、３として適用される場合も、このシフトレジスタは、ｎ個の段ＲＳ１（１）〜ＲＳ１（ｎ）から構成される。

各段ＲＳ１（ｋ）（ｋ：１〜ｎの整数）は、入力信号端子ＩＮ、出力信号端子ＯＵＴ、制御信号端子Φ、定電圧入力端子ＳＳ、基準電圧入力端子ＤＤ、及びクロック信号入力端子ｃｌｋを有している。出力信号端子ＯＵＴは、各段ＲＳ１（ｋ）の出力信号ｏｕｔ（ｋ）を出力する端子である。出力信号ｏｕｔ（ｋ）は、それぞれ撮像素子１の各トップゲートラインＴＧＬ（トップゲートドライバ２として適用の場合）、或いは各ボトムゲートラインＢＧＬ（ボトムゲートドライバ３として適用の場合）に出力される。

入力信号端子ＩＮは、コントローラからのスタート信号Ｖｓｔ（１番目の段ＲＳ１（１）の場合）、または前の段ＲＳ（ｋ−１）（ｋ：２〜ｎの整数）から出力された出力信号ｏｕｔ（ｋ−１）（２番目以降の段の場合）が入力される端子である。

定電圧入力端子ＳＳは、コントローラからの定電圧Ｖｓｓが供給される端子である。定電圧入力端子ＳＳに供給される定電圧Ｖｓｓのレベルは、−１５（Ｖ）（トップゲートドライバ２として適用の場合）、或いは０（Ｖ）（ボトムゲートドライバ３として適用の場合）である。基準電圧入力端子ＤＤは、所定の基準電圧Ｖｄｄが供給される端子である。基準電圧入力端子ＤＤに供給される基準電圧のレベルは、＋２５（Ｖ）である。

クロック信号入力端子ｃｌｋは、コントローラからのクロック信号ＣＫ１（奇数番目の段の場合）、或いはクロック信号ＣＫ２（偶数段目の段の場合）が供給される端子である。クロック信号ＣＫ１、ＣＫ２はそれぞれ、前記シフトレジスタの出力信号をシフトしていくタイムスロットのうちの所定期間、タイムスロット毎に交互に駆動レベルとなる。トップゲートドライバ２として適用した場合は、クロック信号ＣＫ１、ＣＫ２は、ハイレベル（ｎチャネルトランジスタにおけるオン電圧レベル）が＋２５（Ｖ）、ローレベル（ｎチャネルトランジスタにおけるオフ電圧レベル）が−１５（Ｖ）である。一方、ボトムゲートドライバ３として適用した場合は、ハイレベル（ｎチャネルトランジスタにおけるオン電圧レベル）が＋１０（Ｖ）、ローレベル（ｎチャネルトランジスタにおけるオフ電圧レベル）が０（Ｖ）である。

制御信号端子Φは、コントローラからの制御信号φ１（奇数番目の段の場合）、或いは制御信号φ２（偶数番目の段の場合）が供給される端子である。制御信号φ１、φ２のハイレベルは、後述するようにこれが供給されるｎチャネルのＴＦＴのオンレベルとなる所定の値、ローレベルは、そのＴＦＴのオフレベルとなる所定の値である。

図５は、上記構成のシフトレジスタの各段ＲＳ１（１）〜ＲＳ１（ｎ）の回路構成を示す図である。図示するように、各段ＲＳ１（１）〜ＲＳ１（ｎ）は、基本構成として５つのＴＦＴ（Thin Film Transistor）２１〜２５と、付加構成として１つのＴＦＴ３１とを有している。ＴＦＴ２１〜２５、３１は、いずれもｎチャネルＭＯＳ型の電界効果トランジスタで構成されるもので、図２に示したダブルゲートトランジスタ１０のボトムゲート電極１０ｂまたはトップゲート電極１０ｈを除いた構造となっている。

ＴＦＴ２１のゲート電極（制御端子）は制御信号端子Φに、ドレイン電極（電流路の一端）は入力信号端子ＩＮに、ソース電極（電流路の他端）はＴＦＴ２２、２４のゲート電極（制御端子）に接続されている。ＴＦＴ２３のゲート電極（制御端子）とドレイン電極（電流路の一端）とは基準電圧入力端子ＤＤに接続されている。ＴＦＴ２２のドレイン電極（電流路の一端）はＴＦＴ２３のソース電極（電流路の他端）に、ソース電極（電流路の他端）は定電圧入力端子ＳＳに接続されている。ＴＦＴ２４のドレイン電極（電流路の一端）はクロック信号入力端子ｃｌｋに、ソース電極（電流路の他端）はＴＦＴ２５のドレイン電極（電流路の一端）と出力信号端子ＯＵＴとに接続されている。ＴＦＴ２５のゲート電極（制御端子）はＴＦＴ２３のソース電極（電流路の他端）に、ソース電極（電流路の他端）は定電圧入力端子ＳＳに接続されている。

ＴＦＴ２１のソース電極とＴＦＴ２２、２４のゲート電極との間の配線及びこれと関係するＴＦＴ２１、２２、２４の寄生容量とによって、電荷を蓄積するための容量Ａが形成されている。また、ＴＦＴ２３のソース電極とＴＦＴ２２のソース電極及びＴＦＴ２５のゲート電極との間には、ＴＦＴ２３を介して基準電圧入力端子ＤＤから供給される電荷を蓄積するための容量Ｂが形成されている。

各段のＴＦＴ２１のゲート電極には、コントローラからの制御信号φ１またはφ２が供給される。ＴＦＴ２１のドレイン電極には、前の段ＲＳ１（ｋ−１）からの出力信号ｏｕｔ（ｋ−１）が供給される。ＴＦＴ２１は、ハイレベル（オンレベル）の信号φ１またはφ２が供給されたときにオンし、出力信号ｏｕｔ（ｋ−１）によりドレイン電極とソース電極との間に電流が流れる。これにより、ＴＦＴ３１を介して容量Ａに電荷をチャージさせる。

ＴＦＴ２３のゲート電極とドレイン電極とには、基準電圧Ｖｄｄが供給されている。これにより、ＴＦＴ２３は、常にオン状態となっている。ＴＦＴ２３は、基準電圧Ｖｄｄを分圧する負荷としての機能を有する。

各段のＴＦＴ２２は、容量Ａに電荷がチャージされていないときにオフ状態となり、ＴＦＴ２３を介して供給された基準電圧ＶｄｄをＴＦＴ２５のゲート電極に供給させる。また、ＴＦＴ２２は、容量Ａに電荷がチャージされているときにオン状態となり、ドレイン電極とソース電極との間に貫通電流を流させる。ここで、ＴＦＴ２２、２３は、いわゆるＥＥ型の構成となっているため、ＴＦＴ２３が完全なオフ抵抗とならないことで、ＴＦＴ２３のソース電極とＴＦＴ２５のゲート電極との間に蓄積された電荷が完全にディスチャージされないことがあるが、ＴＦＴ２５の閾値電圧よりも十分に低い電圧となる。

各段のＴＦＴ２４は、容量Ａがチャージされているとき（すなわち、ＴＦＴ２５がオフ状態のとき）にオン状態となり、入力されたクロック信号ＣＫ１、ＣＫ２によりゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされる。ＴＦＴ２４のゲート電極及びドレイン電極並びにそれらの間のゲート絶縁膜による寄生容量がチャージアップされることにより、容量Ａの電位が後述するように上昇し、そして、ゲート飽和電圧にまで達するとソース−ドレイン電流が飽和する。これにより、出力信号ｏｕｔ（ｋ）は、実質的にクロック信号ＣＫ１、ＣＫ２とほぼ同電位となる。各段のＴＦＴ２４は、また、容量Ａに電荷がチャージされていないとき（すなわち、ＴＦＴ２５がオン状態のとき）にオフ状態となり、ドレイン電極に供給されたクロック信号ＣＫ１、ＣＫ２の出力を遮断する。

各段のＴＦＴ２５のドレイン電極には、定電圧Ｖｓｓが供給される。ＴＦＴ２５は、容量Ａに電荷がチャージされていないとき（すなわち、ＴＦＴ２５がオン状態のとき）にオフ状態となり、ＴＦＴ２４のソース電極から出力された信号のレベルを当該段の出力信号ｏｕｔ（ｋ）として出力させる。ＴＦＴ２５は、また、容量Ａに電荷がチャージされているとき（すなわち、ＴＦＴ２５がオフ状態のとき）にオン状態となり、ドレイン電極に供給された定電圧Ｖｓｓのレベルをソース電極から当該段の出力信号ｏｕｔ（ｋ）として出力させる。

ＴＦＴ３１は、ゲート電極が容量Ｂに接続されており、ＴＦＴ２２がオフして容量Ｂに電荷が蓄積されているときにオンする。すなわち、ＴＦＴ２２がオンしたタイミング以外は、常にオン状態となっている。ＴＦＴ３１は、ドレイン電極が容量Ａにソース電極が定電圧入力端子ＳＳに接続されており、オン状態となっているときには、容量Ａに蓄積された電荷を放出する。付加構成のＴＦＴ３１が果たす役割については、さらに詳しく後述する。

以下、この実施の形態にかかる撮像装置の動作について説明する。最初に、トップゲートドライバ２及びボトムゲートドライバ３の動作について説明する。なお、トップゲートドライバ２とボトムゲートドライバ３とは、それぞれ入出力される信号のレベルとタイミングとが異なるだけであるので、以下の説明において、ボトムゲートドライバ３の動作の説明は、トップゲートドライバ２と異なる部分のみに止めることとする。

図６は、トップゲートドライバ２として適用した場合における、この実施の形態のシフトレジスタの動作を示すタイミングチャートである。図中、ｔｑ〜ｔ（ｑ＋１）（ｑ：ｎ以下の自然数）の間となる１ｔ分の期間が１選択期間である。ここでは、１番目以外の奇数番目の段ＲＳ１（ｋ）（ｋ：３，５，・・・，ｎ−１）を例としているが、１番目の段も出力信号ｏｕｔ（ｋ−１）をコントローラからのスタート信号Ｖｓｔとすれば、他の奇数番目の段と同じである。また、偶数番目の段も、制御信号φ１を制御信号φ２に、クロック信号ＣＫ１をクロック信号ＣＫ２とすれば、奇数番目の段と同じ動作である。ただし、上述したように通常コントローラからトップゲートドライバ２の各段の定電圧入力端子ＳＳに供給される定電圧Ｖｓｓのレベルは−１５（Ｖ）であるが、定電圧Ｖｓｓのレベルが０（Ｖ）でもほぼ同じように動作する。

タイミングｔ０〜ｔ１の間、クロック信号ＣＫ２がハイレベル（２５（Ｖ））となると、前の段ＲＳ１（ｋ−１）から当該段ＲＳ１（ｋ）の入力端子ＩＮに供給される出力信号ｏｕｔ（ｋ−１）のレベルが２５（Ｖ）となる（図中、×をプロットして示す）。この間において、制御信号端子Φから入力される制御信号φ１が一定期間ハイレベルに変化すると、この一定期間だけＴＦＴ２１がオンし、入力端子ＩＮに供給された出力信号ｏｕｔ（ｋ−１）の２５（Ｖ）がＴＦＴ２１のソース電極から出力される。

これにより、容量Ａの電位（図中、●をプロットして示す）が上昇する。容量Ａの電位が上昇し、ＴＦＴ２２、２４の閾値電圧を超えると、当該段ＲＳ１（ｋ）のＴＦＴ２２、２４がオン、ＴＦＴ２５がオフする。ＴＦＴ２２がオンすると、容量Ｂに蓄積されていた電荷がこれを介してディスチャージされるため、容量Ａの電位がディスチャージされない。

次に、タイミングｔ１〜ｔ２の間において、クロック信号入力端子ｃｌｋから入力されるクロック信号ＣＫ１が２５（Ｖ）に変化する。すると、ブートストラップ効果によりＴＦＴ２４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされる。そして、この寄生容量の電位がゲート飽和電圧に達すると、ＴＦＴ２４のドレイン電極とソース電極との間に流れる電流が飽和する。これにより、当該段ＲＳ１（ｋ）の出力端子ＯＵＴから出力される出力信号ｏｕｔ（ｋ）は、クロック信号ＣＫ１のレベルとほぼ同電位の２５（Ｖ）となる（図中、太い実線で示す）。なお、このタイミングｔ１〜ｔ２の間は、ＴＦＴ２４の前述した寄生容量がチャージアップされることにより、容量Ａの電位がほぼ４５（Ｖ）程度にまで達する。

次に、タイミングｔ２になると、クロック信号ＣＫ１のレベルが−１５（Ｖ）に変化する。これにより、出力信号ｏｕｔ（ｋ）のレベルもほぼ−１５（Ｖ）となる。また、これにともないＴＦＴ２４の寄生容量へチャージされた電荷が放出され、ブートストラップ効果が減衰し容量Ａの電位が低下する。

さらに、タイミングｔ３までの間で制御信号φ１が一定期間ハイレベルになると、ＴＦＴ２１が再びオンし、段ＲＳ１（ｋ）の容量Ａに蓄積された電荷が段ＲＳ１（ｋ）のＴＦＴ３１、２１、及び前の段ＲＳ１（ｋ−１）のＴＦＴ２５（後述するように、オン状態）を介して放出され、ＴＦＴ２２の閾値電圧を下回ると、ＴＦＴ２２がオフする。これにより、容量Ｂに基準電圧入力端子ＤＤからＴＦＴ２３を介して電荷が蓄積され、ＴＦＴ２５、３１がオンする。

これにより、容量Ａに蓄積された電荷は、さらにオン状態となったＴＦＴ３１も介して放出されるようになり、図６に示すように、容量Ａの電位レベルが急速に低下する。

なお、前の段ＲＳ１（ｋ−１）の出力信号ｏｕｔ（ｋ−１）がハイレベルとならない期間においても当該段ＲＳ１（ｋ）のＴＦＴ２１のゲート電極に供給される制御信号φ１がハイレベルとなり、またＴＦＴ２４のドレイン電極に供給されるクロック信号ＣＫ１のレベルがハイレベルとなることがある。この際、ＴＦＴ２１のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜による寄生容量、或いはＴＦＴ２４のゲート電極及びドレイン電極並びにそれらの間のゲート絶縁膜による寄生容量、すなわち容量Ａに電荷がチャージされることから、容量Ａの電位は、ｔ０〜ｔ３以外の期間においても若干変動する。

しかしながら、これらの期間では、前の段ＲＳ１（ｋ−１）の出力信号ｏｕｔ（ｋ−１）がハイレベルにならないため、入力信号端子ＩＮからＴＦＴ２１を介して容量Ａにハイチャージの電荷が供給されることはなく、容量Ａの電位がＴＦＴ２２の閾値電圧を越えることはない。つまり、容量Ｂの電位はハイレベルのままであり、ＴＦＴ３１は常にオン状態である。

このため、ＴＦＴ２１のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜による寄生容量、或いはＴＦＴ２４のゲート電極及びドレイン電極並びにそれらの間のゲート絶縁膜による寄生容量に起因して容量Ａに電荷がチャージされても、オン状態となっているＴＦＴ３１を介してすぐに放出される。従って、容量Ａに蓄積される電荷の量は、ｔ０〜ｔ３以外の期間では、ごく短い期間における変動があるのみとなる。

そして、このような動作を奇数段、偶数段共に順次繰り返していくことにより、トップゲートドライバ２の各段ＲＳ１（ｋ）（ｋ：１〜ｎ）の出力信号ｏｕｔ（ｋ）がそれぞれ１選択期間１ｔずつ２５（Ｖ）に変化し、順次シフトしていく。

また、ボトムゲートドライバ３の動作は、トップゲートドライバ２の動作とほぼ同じであるが、コントローラから供給される信号ＣＫ１、ＣＫ２のハイレベルが１０（Ｖ）であるため、各段ＲＳ１（ｋ）（ｋ：１〜ｎ）の出力信号ｏｕｔ（ｋ）のハイレベルはほぼ１０（Ｖ）であり、この際の容量Ａのレベルは１８（Ｖ）程度であり、ＴＦＴ２４のソース、ドレイン電流が飽和電流に達するレベルのゲート電圧となる。また、クロック信号ＣＫ１、ＣＫ２がハイレベルとなっている期間は、１選択期間１ｔよりも短い所定の期間である。

次に、撮像素子１を駆動して画像を撮影するための全体の動作について、図７（ａ）〜（ｉ）に示す模式図を参照して説明する。なお、以下の説明において、１Ｔの期間は、１水平期間と同じ長さを有するものとする。また、説明を簡単にするため、撮像素子１に配置されているダブルゲートトランジスタ１０のうち、最初の３行のみを考えることとする。

まず、タイミングＴ１からＴ２までの１Ｔの期間において、図７（ａ）に示すように、トップゲートドライバ２は、１行目のトップゲートラインＴＧＬを選択して＋２５（Ｖ）を出力し、２、３行目（他の全行）のトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０がリセット状態となり、２、３行目のダブルゲートトランジスタ１０が前の垂直期間での読み出し状態を終了した状態（フォトセンスに影響しない状態）となる。

次に、タイミングＴ２からＴ３までの１Ｔの期間において、図７（ｂ）に示すように、トップゲートドライバ２は、２行目のトップゲートラインＴＧＬを選択して＋２５（Ｖ）を出力し、他のトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０がフォトセンス状態となり、２行目のダブルゲートトランジスタ１０がリセット状態となり、３行目のダブルゲートトランジスタ１０が前の垂直期間での読み出し状態を終了した状態（フォトセンスに影響しない状態）となる。

次に、タイミングＴ３からＴ４までの１Ｔの期間において、図７（ｃ）に示すように、トップゲートドライバ２は、３行目のトップゲートラインＴＧＬを選択して＋２５（Ｖ）を出力し、他のトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１、２行目のダブルゲートトランジスタがフォトセンス状態となり、３行目のダブルゲートトランジスタ１０がリセット状態となる。

次に、タイミングＴ４からＴ４．５までの０．５Ｔの期間において、図７（ｄ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。また、ドレインドライバ４は、すべてのドレインラインＤＬに＋１０（Ｖ）を出力する。この期間において、すべての行のダブルゲートトランジスタ１０がフォトセンス状態となる。

次に、タイミングＴ４．５からＴ５までの０．５Ｔの期間において、図７（ｅ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、１行目のボトムゲートラインＢＧＬを選択して＋１０（Ｖ）を出力し、他のボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０が第１または第２の読み出し状態となり、２、３行目のダブルゲートトランジスタ１０がフォトセンス状態のままとなる。

ここで、１行目のダブルゲートトランジスタ１０は、フォトセンス状態となっていたタイミングＴ２からＴ４．５までの期間で十分な光が半導体層に照射されていると、第２の読み出し状態となって半導体層内にｎチャネルが形成されるため、対応するドレインラインＤＬ上の電荷がディスチャージされる。一方、タイミングＴ２からＴ４．５までの期間で十分な光が半導体層に照射されていないと、第１の読み出し状態となって半導体層内のｎチャネルがピンチオフされるため、対応するドレインラインＤＬ上の電荷はディスチャージされない。ドレインドライバ４は、タイミングＴ４．５からＴ５までの期間で各ドレインラインＤＬ上の電位を読み出し、１行目のダブルゲートトランジスタ１０が検出した画像データＤＡＴＡとしてコントローラに供給する。

次に、タイミングＴ５からＴ５．５までの０．５Ｔの期間において、図７（ｆ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。また、ドレインドライバ４は、すべてのドレインラインＤＬに＋１０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、２、３行目のダブルゲートトランジスタ１０がフォトセンス状態となる。

次に、タイミングＴ５．５からＴ６までの０．５Ｔの期間において、図７（ｇ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、２行目のボトムゲートラインＢＧＬを選択して＋１０（Ｖ）を出力し、他のボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、２行目のダブルゲートトランジスタ１０が第１または第２の読み出し状態となり、３行目のダブルゲートトランジスタ１０がフォトセンス状態となる。

ここで、２行目のダブルゲートトランジスタ１０は、フォトセンス状態となっていたタイミングＴ３からＴ５．５までの期間で十分な光が半導体層に照射されていると、第２の読み出し状態となって半導体層内にｎチャネルが形成されるため、対応するドレインラインＤＬ上の電荷がディスチャージされる。一方、タイミングＴ３からＴ５．５までの期間で十分な光が半導体層に照射されていないと、第１の読み出し状態となって半導体層内のｎチャネルがピンチオフされるため、対応するドレインラインＤＬ上の電荷はディスチャージされない。ドレインドライバ４は、タイミングＴ５．５からＴ６までの期間で各ドレインラインＤＬ上の電位を読み出し、２行目のダブルゲートトランジスタ１０が検出した画像データＤＡＴＡとしてコントローラに供給する。

次に、タイミングＴ６からＴ６．５までの０．５Ｔの期間において、図７（ｈ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。また、ドレインドライバ４は、すべてのドレインラインＤＬに＋１０（Ｖ）を出力する。この期間において、１、２行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、３行目のダブルゲートトランジスタ１０がフォトセンス状態となる。

次に、タイミングＴ６．５からＴ７までの０．５Ｔの期間において、図７（ｉ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、３行目のボトムゲートラインＢＧＬを選択して＋１０（Ｖ）を出力し、他のボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１、２行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、３行目のダブルゲートトランジスタ１０が第１または第２の読み出し状態となる。

ここで、３行目のダブルゲートトランジスタ１０は、フォトセンス状態となっていたタイミングＴ４からＴ６．５までの期間で十分な光が半導体層に照射されていると、第２の読み出し状態となって半導体層内にｎチャネルが形成されるため、対応するドレインラインＤＬ上の電荷がディスチャージされる。一方、タイミングＴ４からＴ６．５までの期間で十分な光が半導体層に照射されていないと、第１の読み出し状態となって半導体層内のｎチャネルがピンチオフされるため、対応するドレインラインＤＬ上の電荷はディスチャージされない。ドレインドライバ４は、タイミングＴ６．５からＴ７までの期間で各ドレインラインＤＬ上の電位を読み出し、３行目のダブルゲートトランジスタ１０が検出した画像データＤＡＴＡとしてコントローラに供給する。

こうしてドレインドライバ４から行毎に供給された画像データＤＡＴＡに対して、コントローラが所定の処理を行うことで、撮像対象物の画像データが生成される。

以下、付加構成のＴＦＴ３１が果たす役割について詳細に説明する。ここでは、比較例を以てその役割を説明する。図８は、この比較例においてトップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタの１段分の構成を示す回路図である。これは、図５に示す回路から付加構成のＴＦＴ３１を除いたもので、容量Ａに蓄積された電荷は、ＴＦＴ２１を介してしかディスチャージされない構造となっている。シフトレジスタの全体構成としては、上記の図４に示すものと同じである。

次に、この比較例のシフトレジスタの動作を、トップゲートドライバ２として適用した場合を例として説明する。図９は、トップゲートドライバ２として適用した場合におけるこの比較例のシフトレジスタの動作を示すタイミングチャートである。ここでも、１ｔ分の期間が１選択期間であり、また、１番目以外の奇数番目の段ＲＳ１（ｋ）（ｋ：３，５，・・・，ｎ−１）を例としている。

この比較例のシフトレジスタは、ＴＦＴ２２がオフ状態となっている期間、すなわち、ｔ０〜ｔ３の期間以外の期間における動作が、上記の実施の形態のシフトレジスタにおけるものと大きく異なる。

ｔ１〜ｔ３の期間以外の期間において、ＴＦＴ２４のドレイン電極に供給される信号ＣＫ１のレベルがハイレベルになると、ＴＦＴ２４のゲート電極及びドレイン電極並びにこれらの間のゲート絶縁膜からなる寄生容量がチャージアップされることにより、容量Ａに若干の電荷が蓄積され、容量Ａの電位が上昇する。しかし、ハイレベルの制御信号φ１がＴＦＴ２１のゲート電極に供給されたとき以外は、容量Ａに蓄積された電荷が放出されることはない。

ハイレベルの制御信号φ１がＴＦＴ２１のゲート電極に供給されたときでも、前の段ＲＳ１（ｋ−１）のＴＦＴ２５はオフ状態となっているため、容量Ａに蓄積された電荷がほとんど放出されない。

このため、この比較例のシフトレジスタでは、ＴＦＴ２４のゲート電極及びドレイン電極並びにこれらの間のゲート絶縁膜からなる寄生容量に起因して容量Ａに蓄積される電荷の量、ＴＦＴ２２、２４の特性によっては、容量Ａの電位がＴＦＴ２２、２４の閾値電圧を越えてしまう可能性がある。よって、この比較例のシフトレジスタは、上記の実施の形態で示したシフトレジスタでは生じ得ない誤動作が発生してしまう可能性がある。

以上説明したように、この実施の形態にかかる撮像装置では、トップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタの各段ＲＳ１（ｋ）（ｋ：１〜ｎの整数）から信号ＣＫ１、ＣＫ２のハイレベルをほぼそのまま出力信号のレベルとして出力することができる。このため、各段ＲＳ１（ｋ）にバッファ等を設けなくても、出力信号のレベルを減衰させることなく、順次シフトしていくことができる。

また、シフトレジスタの各段ＲＳ１（ｋ）を図５に示す構造にしたことにより各段ＲＳ１（ｋ）のＴＦＴ２２がそれぞれオフしているとき、すなわち上記したｔ０〜ｔ２以外の期間で各段ＲＳ１（ｋ）からの出力信号ＯＵＴ（ｋ）のレベルを信号ＣＫ１、ＣＫ２のハイレベルとするための動作を行わないときは、当該段ＲＳ１（ｋ）のＴＦＴ３１が常にオン状態となっている。このため、当該段ＲＳ１（ｋ）のＴＦＴ２１のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜による寄生容量、或いは当該段ＲＳ１（ｋ）のＴＦＴ２４のゲート電極及びドレイン電極並びにそれらの間のゲート絶縁膜による寄生容量に起因して容量Ａに電荷がチャージされても、段ＲＳ１（ｋ）のオン状態となっているＴＦＴ３１を介してすぐに放出される。

従って、この実施の形態にかかるシフトレジスタでは、各段ＲＳ１（ｋ）において本来容量Ａに蓄積されるべきでない電荷によって容量Ａの電位が上昇して、ＴＦＴ２２、２４がオン状態になってしまうことがない。よって、この実施の形態にかかるシフトレジスタは、上記した比較例のシフトレジスタに比べて、誤動作を生じることなく長期間使用することができる。

また、トップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタは、ＴＦＴ２１〜２５、３１のみで、他の素子を用いることなく構成することができる。ここで、ＴＦＴ２１〜２５、３１は、撮像素子１を構成するダブルゲートトランジスタ１０のボトムゲート電極１０ｂまたはトップゲート電極１０ｈを除いた構造を有している。このため、撮像素子１を基板１０ａ上に形成する際に、同一の基板１０ａ上に、同一プロセスでＴＦＴ２１〜２５、３１を、すなわちトップゲートドライバ２及びボトムゲートドライバ３を形成することができる。

本発明は、上記の実施の形態に限られず、種々の変形、応用が可能である。以下、本発明に適用可能な上記の実施の形態の変形態様について説明する。

上記の実施の形態で示したシフトレジスタの各段ＲＳ１（ｋ）（ｋ：１〜ｎの整数）の構成は、適宜変更することが可能である。例えば、基本構成としてのＴＦＴ２３は、ＴＦＴ以外の抵抗素子に置き換えてもよい。また、シフトレジスタの各段ＲＳ１（ｋ）、（ｋ：１〜ｎの整数）は、ゲート電極にクロック信号ＣＫ１、ＣＫ２のレベルを反転した信号が供給され、ドレイン電極がＴＦＴ２４のソース電極に接続され、ソース電極が定電圧供給端子ＳＳに接続されたＴＦＴをさらに備えるものとしてもよい。

さらに、シフトレジスタの各段ＲＳ１（ｋ）（ｋ：１〜ｎの整数）は、フローティングを防ぐためのプルアップ用、プルダウン用のＴＦＴや抵抗素子などを適宜付加した構成としてもよい。さらに、クロック信号入力端子ｃｌｋとＴＦＴ２５のゲート電極との間に、ＴＦＴを挿入した構成とすることなどもできる。ＴＦＴ２１、３１のソース電極は、低電圧供給端子ＳＳに接続されるのではなく、接地されていてもよい。

その他にも、シフトレジスタの各段ＲＳ１（ｋ）（ｋ：１〜ｎの整数）は、付加構成として１つのＴＦＴ３１を有する構造のみならず、付加構成としてさらに多くのＴＦＴを有する構造とすることもできる。図１０１０〜図１２は、付加構成としてさらに多くのＴＦＴを有するシフトレジスタの各段ＲＳ１（ｋ）（ｋ：１〜ｎの整数）の回路構成を示す図である。

図１０に示すシフトレジスタでは、各段ＲＳ１（ｋ）は、図５に示した構成に加えて、付加構成としてのＴＦＴ３２を有する。ＴＦＴ３２は、そのゲート電極が基準電圧入力端子ＤＤに接続されており、ＴＦＴ３２のドレイン電極はＴＦＴ２１のソース電極に、ソース電極は容量Ａに接続されている。ＴＦＴ３２は該端子ＤＤから供給される基準電圧並びにソース、ドレイン電極にそれぞれ接続された容量Ｃ、Ａの電位に応じてオン状態となっている。

ＴＦＴ３２は、次のような機能を有するものである。すなわち、前段の出力信号ＯＵＴ（ｋ−１）のローレベルが−１５（Ｖ）であるとすると、図９のｔ１〜ｔ２の期間は、容量Ａの電位が４５（Ｖ）程度まで上昇し、容量Ａと入力信号端子ＩＮとの間の電圧は、６０（Ｖ）程度にまで達する。ＴＦＴ３２は、この電圧をＴＦＴ２１との間で分圧することで、ＴＦＴ２１のドレイン−ソース間に大きな電圧がかかるのを防ぎ、ＴＦＴ２１が破壊することを防ぐものである。

図１１に示すシフトレジスタでは、各段ＲＳ１（ｋ）は、図１０に示した構成に加えて、付加構成としてのＴＦＴ３３を有する。ＴＦＴ３３は、そのゲート電極が基準電圧入力端子ＤＤに接続されており、該端子ＤＤから常に基準電圧が供給されている。ＴＦＴ３３のドレイン電極は容量Ａに、ソース電極はＴＦＴ３１のドレイン電極に接続されている。図５に示した構成に、ＴＦＴ３３を加えることも可能である。

ＴＦＴ３３は、次のような機能を有するものである。すなわち、定電圧入力端子ＳＳから供給される定電圧のレベルが−１５（Ｖ）であるとすると、図９のｔ１〜ｔ２の期間は、容量Ａの電位が４５（Ｖ）程度まで上昇し、容量Ａと定電圧信号端子ＳＳとの間の電圧は、６０（Ｖ）にまで達する。ＴＦＴ３３は、この電圧をＴＦＴ３１との間で分圧することで、ＴＦＴ３１のドレイン−ソース間に大きな電圧がかかるのを防ぎ、ＴＦＴ３１が破壊することを防ぐものである。

なお、図１０、図１１にそれぞれ示したＴＦＴ３２、３３は、いずれの容量Ａに蓄積された電荷による電圧を分圧して、ＴＦＴ２１、３１のドレイン−ソース間の電圧が高くなりすぎないようにする機能を有している。従って、このような分圧の機能を有するのであれば、他のタイプの素子（例えば、抵抗素子）をＴＦＴ３２、３３の代わりに適用することもできる。

図１２に示すシフトレジスタでは、各段ＲＳ１（ｋ）は、図１１に示した構成に加えて、付加構成としてのＴＦＴ３４を有する。ＴＦＴ３４は、ゲート電極とドレイン電極とが基準電圧入力端子ＤＤに接続されている。ＴＦＴ２３のゲート電極は、基準電圧入力端子ＤＤに直接接続されているのではなく、ＴＦＴ３４のソース電極に接続されている。図５または図１０に示した構成に、ＴＦＴ３４を加えることも可能である。

図５、図１０及び図１１の構成では、容量Ｂの電位は、ＴＦＴ２３が有する寄生容量の影響により、基準電圧入力端子ＤＤから供給される基準電圧のレベルまで上昇しない。これに対して、この構成では、ＴＦＴ３４を加え、ＴＦＴ２３とＴＦＴ３４とをいわゆるブートストラップ構造とすることで、容量Ｂの電位をほぼ基準電圧のレベルまで上昇できるようにするものである。これにより、ＴＦＴ２５、３１が確実にオンするようになり、容量Ｂのレベルが十分に上昇しないことによる誤動作を防いでいる。

上記の実施の形態では、ダブルゲートトランジスタ１０をマトリクス状に配した撮像素子１を、トップゲートドライバ２及びボトムゲートドライバ３を用いて駆動する撮像装置を例として説明した。しかしながら、本発明は、これに限られず、マトリクス状などの所定の配列で画素を配した他のタイプの撮像素子或いは表示素子を、上記の実施の形態で示したシフトレジスタと同一の構成を有するドライバで駆動する撮像装置或いは表示装置にも適用することができる。

例えば、図１３に示すような液晶表示装置への適用を例として説明する。図示するように、この液晶表示装置は、液晶表示素子５と、ゲートドライバ６と、ドレインドライバ７とを有している。

液晶表示素子５は、一対の基板に液晶を封入して構成されるもので、その一方の基板には、ＴＦＴ５０がマトリクス状に形成されている。各ＴＦＴ５０のゲート電極はゲートラインＧＬに、ドレイン電極はドレインラインＤＬに、ソース電極は同様にマトリクス状に形成された画素電極に形成されている。他方の基板には、定電圧が印加されている共通電極が形成されており、この共通電極と各画素電極との間に、画素容量５１が形成される。そして、画素容量５１に蓄積された電荷によって液晶の配向状態が変化することで、液晶表示素子５は、透過させる光の量を制御して画像を表示するものである。

ゲートドライバ６は、上記の実施の形態においてトップゲートドライバ２及びボトムゲートドライバ３として適用したシフトレジスタのいずれか、或いは上記で説明した変形例のものを以て構成される。ゲートドライバ６は、コントローラからの制御信号Ｇｃｎｔに従って、ゲートラインＧＬを順次選択して所定の電圧を出力する。但し、制御信号Ｇｃｎｔとして供給される定電圧Ｖｓｓは０（Ｖ）であり、また、出力電圧は、ＴＦＴ５０の特性に従うもので、コントローラから制御信号Ｇｃｎｔとして供給される信号ＣＫ１、ＣＫ２のレベルもこれに従っている。

ドレインドライバ７は、コントローラからの制御信号Ｄｃｎｔに従って、コントローラから画像データｄａｔａを順次取り込む。１ライン分の画像データｄａｔａを蓄積すると、ドレインドライバ７は、コントローラからの制御信号Ｄｃｎｔに従ってこれをドレインラインＤＬに出力し、ゲートドライバ６によって選択されたゲートラインＧＬに接続されているＴＦＴ５０（オン状態）を介して、画素容量５１に蓄積させる。

この液晶表示装置において、液晶表示素子５上に画像を表示する場合には、まず、ゲートドライバ６は、画像データｄａｔａを書き込むべき行のゲートラインＧＬに対応した段からハイレベルの信号を出力し、当該行のＴＦＴ５０をオンさせる。当該行のＴＦＴ５０がオンしているタイミングにおいて、ドレインドライバ７は、蓄積した画像データｄａｔａに応じた電圧をドレインラインＤＬに出力し、オンしているＴＦＴ５０を介して画素容量５１に書き込む。以上の動作の繰り返しにより、画素容量５１に画像データｄａｔａが書き込まれ、これに応じて液晶の配向状態が変化して、液晶表示素子５上に画像が表示される。

この液晶表示装置では、液晶表示素子５は、一方の基板上にＴＦＴ５０がマトリクス状に形成されたものとなっている。このＴＦＴ５０の構造も、ゲートドライバ６に適用したシフトレジスタを構成するＴＦＴ２１〜２７、３１〜３３と基本的に同じである。従って、ゲートドライバ６を、液晶表示素子５を構成する一方の基板上に、同時プロセスにおいて形成することが可能となる。

さらには、上記の実施の形態における構成、或いはそれを上記したように変形した構成を有するシフトレジスタは、撮像素子または表示素子を駆動するためのドライバとしての用途以外にも適用することができる。例えば、これらのシフトレジスタは、データ処理装置などにおいて直列のデータを並列のデータに変換する場合などの用途にも適用することができる。

なお、上記の実施の形態のトップゲートドライバ２、ボトムゲートドライバ３並びにゲートドライバ６はＴＦＴ２１〜２５、３１〜３４のいずれかにより構成されているが、これらをＴＦＴ以外のトランジスタに置き換えてもよい。また、上記ＴＦＴ２１〜２５、３１〜３４はｎチャネル型であったが、全てｐチャネル型としてもよい。このとき、各信号のハイ、ローレベルはｎチャネルのときに比べ互いに反転されるように設定されていればよい。

本発明の第１の実施の形態にかかる撮像装置の構成を示すブロック図である。 図１のダブルゲートトランジスタの概略的な構造を示す断面図である。 （ａ）〜（ｄ）は、図１のダブルゲートトランジスタの駆動原理を示す模式図である。 本発明の第１の実施の形態において、トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの全体の構成を示すブロック図である。 本発明の第１の実施の形態において、トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の構成を示す回路図である。 本発明の第１の実施の形態におけるシフトレジスタを、トップゲートドライバとして適用した場合の動作を示すタイミングチャートである。 （ａ）〜（ｉ）は、本発明の第１の実施の形態にかかる撮像装置の動作を示す模式図である。 第１の比較例においてトップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の構成を示す回路図である。 第１の比較例におけるシフトレジスタを、トップゲートドライバとして適用した場合の動作を示すタイミングチャートである。 トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の他の構成を示す回路図である。 トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の他の構成を示す回路図である。 トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の他の構成を示す回路図である。 本発明の実施の形態の変形にかかる液晶表示装置の構成を示すブロック図である。

符号の説明

１・・・撮像素子、２・・・トップゲートドライバ、３・・・ボトムゲートドライバ、４・・・ドレインドライバ、５・・・液晶表示素子、６・・・ゲートドライバ、７・・・ドレインドライバ、１０・・・ダブルゲートトランジスタ、１０ａ・・・基板、１０ｂ・・・ボトムゲート電極、１０ｃ・・・ボトムゲート絶縁膜、１０ｄ・・・半導体層、１０ｅ・・・ドレイン電極、１０ｆ・・・ソース電極、１０ｇ・・・トップゲート絶縁膜、１０ｈ・・・トップゲート電極、１０ｉ・・・絶縁保護膜、２１〜２５・・・ＴＦＴ（基本構成）、３１〜３４・・・ＴＦＴ（付加構成）、５０・・・ＴＦＴ、５１・・・画素容量、ＴＧＬ・・・トップゲートライン、ＢＧＬ・・・ボトムゲートライン、ＤＬ・・・ドレインライン、ＧＬ・・・ゲートライン、ＧｒＬ・・・グラウンドライン

Claims (8)

1. 複数の段からなるシフトレジスタであって、前記シフトレジスタの所定の段は、
   第１制御端子及び第１電流路を備え、前記第１制御端子に供給される信号に応じて前記第１電流路の一端に供給された所定レベルの電圧を前記第１電流路の他端に出力する第１のトランジスタと、
   第２制御端子及び第２電流路を備え、前記第２制御端子と前記第２電流路の一端とに外部からの電圧が供給され、前記外部から供給された電圧を前記第２電流路の他端に出力する第２のトランジスタと、
   第３制御端子及び第３電流路を備え、前記第３制御端子に入力される前記第２電流路の他端からの電圧に応じて、前記第３電流路の一端に入力される外部からの電圧を前記第３電流路の他端に出力する第３のトランジスタと、
   第４制御端子及び第４電流路を備え、前記第１電流路の他端から出力された電圧によってオンし、前記第４電流路の一端に入力される前記第３電流路の他端からの電圧を前記第４電流路の他端から放出する第４のトランジスタと、
   第５制御端子及び第５電流路を備え、前記第１電流路の他端から出力された電圧によってオンし、前記第５電流路の一端に入力される電圧を出力信号として前記第５電流路の他端から出力する第５のトランジスタと、
   第６制御端子及び第６電流路を備え、前記第４のトランジスタがオフしているときに前記第３のトランジスタを介して前記第６制御端子に供給される電圧によってオンし、外部から前記第６電流路の一端に供給される信号を出力信号として前記第６電流路の他端から出力する第６のトランジスタと、
   を備えることを特徴とするシフトレジスタ。
2. 第７制御端子及び第７電流路を備え、前記第４のトランジスタがオフしているときに前記第３のトランジスタを介して前記第７制御端子に供給される電圧によってオンし、前記第５のトランジスタがオフ状態となるように前記第５制御端子に接続された容量の電荷を放出する第７のトランジスタをさらに備えることを特徴とする請求項１記載のシフトレジスタ。
3. 複数の段からなり、所定レベルの出力信号を各段から順次出力するシフトレジスタと、
   複数の画素によって構成され、前記シフトレジスタの各段から出力された出力信号によって駆動される駆動素子とを備え、
   前記シフトレジスタの所定の段は、
   第１制御端子及び第１電流路を備え、前記第１制御端子に供給される信号に応じて前記第１電流路の一端に供給された所定レベルの電圧を前記第１電流路の他端に出力する第１のトランジスタと、
   第２制御端子及び第２電流路を備え、前記第２制御端子と前記第２電流路の一端とに外部からの電圧が供給され、前記外部から供給された電圧を前記第２電流路の他端に出力する第２のトランジスタと、
   第３制御端子及び第３電流路を備え、前記第３制御端子に入力される前記第２電流路の他端からの電圧に応じて、前記第３電流路の一端に入力される外部からの電圧を前記第３電流路の他端に出力する第３のトランジスタと、
   第４制御端子及び第４電流路を備え、前記第１電流路の他端から出力された電圧によってオンし、前記第４電流路の一端に入力される前記第３電流路の他端からの電圧を前記第４電流路の他端から放出する第４のトランジスタと、
   第５制御端子及び第５電流路を備え、前記第１電流路の他端から出力された電圧によってオンし、前記第５電流路の一端に入力される電圧を出力信号として前記第５電流路の他端から出力する第５のトランジスタと、
   第６制御端子及び第６電流路を備え、前記第４のトランジスタがオフしているときに前記第３のトランジスタを介して前記第６制御端子に供給される電圧によってオンし、外部から前記第６電流路の一端に供給される信号を出力信号として前記第６電流路の他端から出力する第６のトランジスタと、
   を備えることを特徴とする電子装置。
4. 第７制御端子及び第７電流路を備え、前記第４のトランジスタがオフしているときに前記第３のトランジスタを介して前記第７制御端子に供給される電圧によってオンし、前記第５のトランジスタがオフ状態となるように前記第５制御端子に接続された容量の電荷を放出する第７のトランジスタを、前記シフトレジスタがさらに備えることを特徴とする電子装置。
5. 前記駆動素子は、撮像素子であることを特徴とする請求項３または４に記載の電子装置。
6. 前記撮像素子は、励起光によりキャリアを生成する半導体層と、前記半導体層の両端にそれぞれ接続されたドレイン電極及びソース電極と、第１ゲート絶縁膜を介して前記半導体層の一方側に設けられた第１ゲート電極と、第２ゲート絶縁膜を介して前記半導体層の他方側に設けられた第２ゲート電極とを、画素毎に備え、前記シフトレジスタは、出力信号を第１のゲート電極に出力する第１のシフトレジスタと、出力信号を第２のゲート電極に出力する第２のシフトレジスタとを含むことを特徴とする請求項５に記載の電子装置。
7. 前記駆動素子は、液晶表示素子であることを特徴とする請求項３または４に記載の電子装置。
8. 前記液晶表示素子は、制御端子に前記シフトレジスタの各段のいずれかの出力信号が供給され、電流路の一端に外部から画像データが供給される画素トランジスタを、画素毎に備えることを特徴とする請求項７に記載の電子装置。

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