JP2007033113A - 過電流検出回路 - Google Patents

Abstract

【課題】検出精度を高めることが可能な過電流検出回路を提供する。
【解決手段】過電流検出回路１０では、オン制御が行われると、ＮＭＯＳトランジスタＤＭ２，ＤＭ３において、それぞれ、電流Ｉdsに応じたセンス電流が流れることにより電圧降下が生じる。これらの電圧降下のうち、ＮＭＯＳトランジスタＤＭ３に対応する電圧（分圧）が、センス電圧Ｖdoとして比較器ＣＯＭＰ１の正側入力端子に入力され、比較の対象となる。また、ＮＭＯＳトランジスタＤＭ４においては、電流値i3による一定の電圧降下（RonDM4*i3）が生じるが、この電圧降下は、基準電圧Ｖrefoとして比較器ＣＯＭＰ１の負側入力端子に入力され、比較の基準となる。
【選択図】図１

Description

本発明は、過電流検出回路に関し、特に、検出精度を高めるための技術に関する。

従来のパワードライバー用過電流検出回路は、ドライバー用ＮＭＯＳトランジスタに流れる電流に応じたセンス電流を、互いに直列に接続されたセンス用ＮＭＯＳトランジスタおよび第一抵抗素子に流し、第一抵抗素子による電圧降下をセンス電圧として用いることにより過電流を検出している。すなわち、センス電圧と、第一抵抗素子に並列に接続された第二抵抗素子に定電流（基準電流）を流すことにより得られる比較用の基準電圧とを、比較器を用いて比較し、センス電圧が基準電圧より大きい場合に、パワードライバーにおいて過電流が発生していると判断している。従来の過電流検出回路の例は、例えば特許文献１〜２に開示されている。

特開平１０−１６３４８６号公報 特開２００２−２６７０７号公報

従来の過電流検出回路においては、センス用ＮＭＯＳトランジスタおよび第一抵抗素子ならびに第二抵抗素子を用いて過電流を検出している。しかし、ＮＭＯＳトランジスタと抵抗素子とでは構造が大きく異なるので、これらを混在させた場合、製造プロセスにおけるばらつきが、過電流を検出するための閾値電流値に大きく影響する。従って、検出精度が低下してしまうという問題点があった。

このような問題点を解決するために、第一抵抗素子および第二抵抗素子それぞれの抵抗値を、センス用ＮＭＯＳトランジスタのオン抵抗値に比べて無視できる程度に小さくする手法が考えられる。しかし、第一抵抗素子および第二抵抗素子の抵抗値を小さくすると、センス電圧および基準電圧が小さくなるので、過電流を検出するための閾値電流値に、ドライバー用ＮＭＯＳトランジスタのスイッチングノイズが大きく影響する。従って、検出精度が低下してしまうという問題点があった。

本発明は以上の問題点を解決するためになされたものであり、検出精度を高めることが可能な過電流検出回路を提供することを目的とする。

本発明に係る過電流検出回路は、ドライバー用の第一トランジスタを流れる電流に応じたセンス電流が流れる第二トランジスタと、第二トランジスタと直列に接続されセンス電流が流れることによりセンス電圧を生じる第三トランジスタと、基準電流が流れることにより基準電圧を生じる第四トランジスタと、センス電圧を基準電圧と比較することにより過電流を検出する第一比較器とを備える。

本発明に係る過電流検出回路は、ドライバー用の第一トランジスタを流れる電流に応じたセンス電流が流れる第二トランジスタと、第二トランジスタと直列に接続されセンス電流が流れることによりセンス電圧を生じる第三トランジスタと、基準電流が流れることにより基準電圧を生じる第四トランジスタと、センス電圧を基準電圧と比較することにより過電流を検出する第一比較器とを備える。従って、抵抗素子を不要とすることができるので、トランジスタと抵抗素子との混在に起因する製造ばらつきにより検出精度が低下することを防ぐことができる。

＜実施の形態１＞
図１は、実施の形態１に係るパワードライバーの構成を示す回路図である。

図１に示されるように、本実施の形態に係るパワードライバーは、ドライバー用のＮＭＯＳトランジスタＤＭ１（第一トランジスタ）のソース・ドレイン間に流れる電流Ｉdsが過電流であるかどうかを検出するための過電流検出回路１０と、ＮＭＯＳトランジスタＤＭ１のゲート・ソース間の電圧が過電圧となることを防ぐためのクランプ回路ＺＤ１とを内蔵している。なお、クランプ回路ＺＤ１は、ツェナーダイオードを複数個接続することにより構成され、数１０Ｖのクランプ電圧Ｖzd1を有している。

過電流検出回路１０は、ＮＭＯＳトランジスタＤＭ２〜ＤＭ４（第二トランジスタ〜第四トランジスタ）とＰＭＯＳトランジスタＭ３と定電流源Ｉ３，Ｉ４と比較器ＣＯＭＰ１（第一比較器）と端子Ｔoverとを有している。なお、ＮＭＯＳトランジスタＤＭ２〜ＤＭ４は、ＮＭＯＳトランジスタＤＭ１を同一構造で縮小させたものである。

ＮＭＯＳトランジスタＤＭ１においては、ソースは接地され、ドレインは接点Ｎ４において、端子ＴおよびコイルＬを介して電位Ｖsを有する電源ＶＳに接続され、ゲートは接点ＶＧ４でゲート電位を与えられている。この端子Ｔは、ＬＳＩに内蔵されるパワードライバー回路と外部素子であるコイルＬとの境界に配置されている。また、以下では、接点Ｎ４（Ｎ３）の電位すなわちＮＭＯＳトランジスタＤＭ１のドレイン電位（ドレイン電圧）を電位Ｖqと呼ぶ。なお、一般に、電流Ｉdsの過電流は、コイルＬの短絡（ショート）等により生じる。

ＮＭＯＳトランジスタＤＭ１のドレインは接点Ｎ３〜Ｎ４においてクランプ回路ＺＤ１の入力部に接続され、ＮＭＯＳトランジスタＤＭ１のゲートは接点ＶＧ４においてクランプ回路ＺＤ１の出力部に接続されている。

入力用の端子Ｔinからは、ＮＭＯＳトランジスタＤＭ１を制御するための制御信号が入力され、ＮＭＯＳトランジスタＭ１およびＰＭＯＳトランジスタＭ２それぞれのゲートに入力される。ＮＭＯＳトランジスタＭ１のドレインおよびＰＭＯＳトランジスタＭ２のドレインは接点ＶＧ１において互いに接続されている。ＮＭＯＳトランジスタＭ１のソースは、定電流源Ｉ１を介し接点Ｎ７において接地されている。ＰＭＯＳトランジスタＭ２のソースは、定電流源Ｉ２を介し接点Ｎ１において電位Ｖddを有する電源ＶＤＤに接続されている。

接点ＶＧ１〜ＶＧ４の電位は互いに等しく、端子Ｔinから入力された制御信号は、ＮＭＯＳトランジスタＭ１およびＰＭＯＳトランジスタＭ２からなるＣＭＯＳインバータにより反転されて、接点ＶＧ４においてＮＭＯＳトランジスタＤＭ１のゲートに入力される。すなわち、端子ＴinからＬレベルの制御信号が入力された場合には、ＮＭＯＳトランジスタＤＭ１のゲートは導通したＰＭＯＳトランジスタＭ２を介し定電流源Ｉ２により充電され、端子ＴinからＨレベルの制御信号が入力された場合には、ＮＭＯＳトランジスタＤＭ１のゲートは導通したＮＭＯＳトランジスタＭ１を介し定電流源Ｉ１により放電される。

端子ＴinからＬレベルの制御信号が入力されると、接点ＶＧ１〜ＶＧ４の電位はＨレベルとなるので、ＮＭＯＳトランジスタＤＭ１は導通する（オフ制御）。また、端子ＴinからＨレベルの制御信号が入力されると、接点ＶＧ１〜ＶＧ４の電位はＬレベルとなるので、ＮＭＯＳトランジスタＤＭ１は遮断する（オン制御）。

ＮＭＯＳトランジスタＤＭ１のドレインは、接点Ｎ３〜Ｎ４において、ＮＭＯＳトランジスタＤＭ２のドレインに接続されている。ＮＭＯＳトランジスタＤＭ２のソースは、接点Ｎ６において、ＮＭＯＳトランジスタＤＭ３のドレインに接続されている。ＮＭＯＳトランジスタＤＭ３のソースは、接点Ｎ７〜Ｎ９において接地されている。互いに直列に接続されたＮＭＯＳトランジスタＤＭ２〜ＤＭ３には、電流Ｉdsに応じたセンス電流が流れる。ＮＭＯＳトランジスタＤＭ２のソースおよびＮＭＯＳトランジスタＤＭ３のドレインは、接点Ｎ６において、比較器ＣＯＭＰ１の正側入力端子に接続されている。ＮＭＯＳトランジスタＤＭ２のゲートは、接点ＶＧ２においてゲート電位を与えられている。

ＮＭＯＳトランジスタＤＭ３のゲートは、ＰＭＯＳトランジスタＭ３のドレインに接続されており、ＰＭＯＳトランジスタＭ３のソースは、定電流源Ｉ４を介し接点Ｎ１〜Ｎ２において電源ＶＤＤに接続されている。ＰＭＯＳトランジスタＭ３は、ゲートが接点Ｎ７〜Ｎ８において接地されることにより常に導通している。本実施の形態においては、ＮＭＯＳトランジスタＤＭ３が常に導通するとともにＰＭＯＳトランジスタＭ３における電圧降下がＰＭＯＳトランジスタＭ２における電圧降下（導通時）と等しくなるように、定電流源Ｉ３により流される電流値およびＰＭＯＳトランジスタＭ３のオン抵抗値を予め設定する。これにより、端子ＴinからＬレベルの制御信号が入力され（オン制御）ＰＭＯＳトランジスタＭ２〜Ｍ３およびＮＭＯＳトランジスタＤＭ１〜ＤＭ３が導通した場合においてＮＭＯＳトランジスタＤＭ２，ＤＭ３に与えられるゲート電位を等しくすることを可能としている。これにより、ＮＭＯＳトランジスタＤＭ１〜ＤＭ４全てにおいて、導通時に与えられるゲート電位を等しくすることが可能となる。

ＮＭＯＳトランジスタＤＭ４のドレインは、接点Ｎ５において、比較器ＣＯＭＰ１の負側入力端子に接続されるとともに、定電流源Ｉ３を介し電源ＶＤＤに接続されている。ＮＭＯＳトランジスタＤＭ４のソースは接点Ｎ７〜Ｎ９において接地され、ＮＭＯＳトランジスタＤＭ４のゲートは、接点ＶＧ３においてゲート電位を与えられている。

次に、図１における過電流検出動作について説明する。なお、以下では、ＮＭＯＳトランジスタＤＭ１〜ＤＭ４でゲート・ソース間電圧に基づきそれぞれ生じるオン抵抗値をRonDM1〜RonDM4とし、定電流源Ｉ３により流される定電流（基準電流）の電流値をi3とする。

図１に示される過電流検出回路１０では、オン制御が行われると、ＮＭＯＳトランジスタＤＭ２，ＤＭ３において、それぞれ、電流Ｉdsに応じたセンス電流が流れることにより電圧降下が生じる。これらの電圧降下のうち、ＮＭＯＳトランジスタＤＭ３に対応する電圧（分圧）が、センス電圧Ｖdoとして比較器ＣＯＭＰ１の正側入力端子に入力され、比較の対象となる。また、ＮＭＯＳトランジスタＤＭ４においては、電流値i3による一定の電圧降下（RonDM4*i3）が生じるが、この電圧降下は、基準電圧Ｖrefoとして比較器ＣＯＭＰ１の負側入力端子に入力され、比較の基準となる。すなわち、比較器ＣＯＭＰ１は、正側入力端子に入力されるセンス電圧Ｖdoから負側入力端子に入力される基準電圧Ｖrefoを減算し、減算結果が正である場合に、過電流が発生していると判断して端子ＴoverからＨレベルの過電流検出信号を出力する。図１に示される過電流検出回路１０では、オン制御における過電流検出の閾値電流I(over)thは、以下の式（１）で表される。

I(over)th≒((RonDM4/RonDM1)*(RonDM2+RonDM3)/RonDM3)*i3・・・（１）

図１に示されるように、本実施の形態に係る過電流検出回路１０は、抵抗素子ではなくＮＭＯＳトランジスタＤＭ３，ＤＭ４を用いてセンス電圧Ｖdoおよび基準電圧下Ｖrefoを発生させている。これにより、式（１）に示されるように、電流値i3およびＮＭＯＳトランジスタＤＭ１〜ＤＭ４それぞれのオン抵抗値RonDM1〜RonDM4のみに基づき、閾値電流I(over)thが定められる。従って、抵抗素子を用いて電圧降下を発生させる過電流検出回路に比べて、ＮＭＯＳトランジスタと抵抗素子との混在に起因する製造ばらつきにより検出精度が低下することを防ぐことが可能となる。図２には、図１に示される過電流検出回路１０においてＮＭＯＳトランジスタＤＭ３，ＤＭ４に代えて抵抗素子Ｒ１，Ｒ２をそれぞれ用いた過電流検出回路が、比較用に示されている（ＮＭＯＳトランジスタＤＭ３にゲート電位を与えるためのＰＭＯＳトランジスタＭ３および定電流源Ｉ４は不要であるので省かれる）。このような過電流検出回路における閾値電流I(over)thは、以下の式（２）で表されるように、抵抗素子Ｒ１，Ｒ２にそれぞれ基づく抵抗値r1，r2を含んでおり、製造ばらつきの影響を受けやすくなる。なお、上述したように、この抵抗値r1，r2は、それぞれ、ＮＭＯＳトランジスタＤＭ２，ＤＭ３のオン抵抗値に比べて小さいものが用いられる。

I(over)th≒(RonDM2+r1)/RonDM1)*(r2/r1)*i3・・・（２）

また、図１に示される過電流検出回路１０においては、オフ制御が行われると、ＮＭＯＳトランジスタＤＭ２は遮断するので、導通したＮＭＯＳトランジスタＤＭ３にはセンス電流が流れず、センス電圧Ｖdo＝０Ｖとなる。このとき、ＮＭＯＳトランジスタＤＭ４も遮断するので、基準電圧Ｖrefo＝Ｖddとなる。

なお、図１における各電位の例としては、電位Ｖddが５Ｖ程度、電位Ｖsが１２Ｖ程度、電位Ｖqが１Ｖ（ＮＭＯＳトランジスタＤＭ１導通時）〜４０Ｖ（ＮＭＯＳトランジスタＤＭ１遮断時）となる。

次に、図３のタイミングチャートを用いて、図１のパワードライバーの動作を説明する。

まず、図３（ａ）に示されるように端子ＴinからＨレベルの制御信号が入力されると（オフ制御）、図３（ｂ）に示されるように接点ＶＧ１〜ＶＧ４の電位ＶgはＬレベルとなる。従って、図３（ｃ）に示されるようにＮＭＯＳトランジスタＤＭ１のソース・ドレイン間に電流Ｉdsが流れないので、コイルＬでは電圧が発生しない。よって、接点Ｎ４の電位ＶqすなわちＮＭＯＳトランジスタＤＭ１のドレイン電位は、電位Ｖsに等しい。また、ＮＭＯＳトランジスタＤＭ２，ＤＭ４が遮断するので、上述したように、センス電圧Ｖdo＝０Ｖ、基準電圧Ｖrefo＝Ｖddとなる。

次に、図３（ａ）に示されるように端子Ｔinから入力される制御信号をＬレベルに下げると（オン制御）、図３（ｂ）に示されるように接点ＶＧ１〜ＶＧ４の電位ＶgはＨレベルとなる。従って、図３（ｃ）に示されるようにＮＭＯＳトランジスタＤＭ１のソース・ドレイン間に電流Ｉdsが流れるので、コイルＬでは電圧が発生する。よって、接点Ｎ４の電位ＶqすなわちＮＭＯＳトランジスタＤＭ１のドレイン電位は、電位Ｖsより低くなる。また、ＮＭＯＳトランジスタＤＭ２，ＤＭ４が導通するので、センス電圧Ｖdoは０Ｖより上昇し、基準電圧ＶrefoはＶddより下降する。

次に、図３（ａ）に示されるように端子Ｔinから入力される制御信号を再びＨレベルに上げると（オフ制御）、図３（ｂ）に示されるように接点ＶＧ１〜ＶＧ４の電位ＶgはＬレベルとなる。このとき、コイルＬに蓄積された電流エネルギーにより接点Ｎ４の電位Ｖqが急上昇する。接点Ｎ４の電位Ｖqがクランプ電圧Ｖclamp＝Ｖzd１＋Ｖgsdm1（ＮＭＯＳトランジスタＤＭ１のゲート・ソース間電圧）より大きくなると、クランプ回路ＺＤ１が導通するので、接点ＶＧ４の電位すなわちＮＭＯＳトランジスタＤＭ１のゲート電位も上昇する。すなわち、図３（ｃ），（ｄ）に示されるように、オン制御からオフ制御に切り換えられた直後には、コイルＬに蓄積された電流エネルギーを放出されるまでＮＭＯＳトランジスタＤＭ１が導通し電流Ｉds（Ｉclamp）が流れた後に、ＮＭＯＳトランジスタＤＭ１が遮断する。

また、図４は、図２に示されるパワードライバーの動作を示すタイミングチャートである。図２では、図１とは異なり、制御信号のレベルに依らず常に抵抗Ｒ２を定電流が流れるので、図４では、図３とは異なり、基準電圧Ｖrefoが電位Ｖddより高い一定値をとる。なお、図２において、抵抗値r1，r2は、それぞれ、ＮＭＯＳトランジスタＤＭ２，ＤＭ３のオン抵抗値に比べて小さいので、図４におけるセンス電圧Ｖdoおよび基準電圧Ｖrefoは、それぞれ、図３に比べて小さい。

このように、本実施の形態に係る過電流検出回路１０では、ＮＭＯＳトランジスタＤＭ３，ＤＭ４を用いて、オン抵抗で電圧降下を発生させることにより、センス電圧Ｖdoおよび基準電圧Ｖrefoを生成している。従って、抵抗素子を不要とすることができるので、ＮＭＯＳトランジスタと抵抗素子との混在に起因する製造ばらつきにより検出精度が低下することを防ぐことができる。

また、本実施の形態に係る過電流検出回路１０では、ＮＭＯＳトランジスタＤＭ１がオフ制御されるときには、ＮＭＯＳトランジスタＤＭ４が遮断され電流（i3）が流れないので、図２の過電流検出回路に比べて、消費電力を低減することができる。

＜実施の形態２＞
実施の形態１においては、抵抗素子ではなくＮＭＯＳトランジスタＤＭ３を用いてセンス電圧Ｖdoを発生させることにより、ＮＭＯＳトランジスタと抵抗素子との混在に起因する製造ばらつきにより検出精度が低下することを防いでいる。しかし、ＮＭＯＳトランジスタＤＭ３に代えて抵抗素子を用いた場合であっても、この抵抗素子の抵抗値がＮＭＯＳトランジスタのオン抵抗RonDM2が無視できる程度に大きい場合には、製造ばらつきによる検出精度の低下を防ぐことができる。

図５は、実施の形態２に係るパワードライバーの構成を示す回路図である。図５は、図１において、過電流検出回路１０に代えて、過電流検出回路１０ａを内蔵させたものである。図５に示される過電流検出回路１０ａは、図１に示される過電流検出回路１０において、ＮＭＯＳトランジスタＤＭ３に代えて抵抗素子Ｒ１’をＮＭＯＳトランジスタＤＭ２と直列にＮＭＯＳトランジスタＤＭ２の一端に接続させるとともに、抵抗素子Ｒ２’をさらにＮＭＯＳトランジスタＤＭ２と直列にＮＭＯＳトランジスタＤＭ２の他端に接続させたものである（ＮＭＯＳトランジスタＤＭ３にゲート電位を与えるためのＰＭＯＳトランジスタＭ３および定電流源Ｉ４も不要であるので省かれている）。

この抵抗素子Ｒ１’〜Ｒ２’は、ＮＭＯＳトランジスタＤＭ２のオン抵抗値RonDM2の２０倍以上でオン抵抗値RonDM2が無視できる程度に大きい抵抗値r1'，r2'をそれぞれ有しているものとする。このとき、過電流検出回路１０ａにおける閾値電流I(over)thは、以下の式（３）で表される。

I(over)th≒((RonDM4/RonDM1)*(r2'+r1')/r1')*i3・・・（３）

この式（３）は、式（１）において、RonDM3に代えてr1'を用いるとともにRonDM2に代えてr2'を用いたものである。すなわち、実施の形態１においては、電位ＶqをＮＭＯＳトランジスタＤＭ２，ＤＭ３それぞれのオン抵抗で分割することによりセンス電圧Ｖdoを生成しているのに対して、本実施の形態においては、電位Ｖqを抵抗素子Ｒ１’，Ｒ２’それぞれの抵抗値r1'，r2'で分割することによりセンス電圧Ｖdoを生成している。

このように、実施の形態２に係る過電流検出回路１０ａにおいては、ＮＭＯＳトランジスタＤＭ２のオン抵抗RonDM2に比べて十分に大きい抵抗値r1'，r2'をそれぞれ有する抵抗素子Ｒ１’，Ｒ２’をそれぞれＮＭＯＳトランジスタＤＭ２に直列に接続することにより、抵抗値r1'，r2'のみを用いて（オン抵抗値RonDM2を用いることなく）電位Ｖqを分割する。従って、実施の形態１と同様に、ＮＭＯＳトランジスタと抵抗素子との混在に起因する製造ばらつきが生じないので、検出精度の低下を防ぐことができる。

＜実施の形態３＞
実施の形態１においては、ＮＭＯＳトランジスタＤＭ１のソース・ドレイン間に流れる電流Ｉdsに応じたセンス電流をＮＭＯＳトランジスタＤＭ２，ＤＭ３に流すことによりセンス電圧Ｖdoを生成し、このセンス電圧Ｖdoを基準電圧Ｖrefoと比較することにより過電流を検出している。しかし、センス電流を用いることなく、接点Ｎ４の電位ＶqすなわちＮＭＯＳトランジスタＤＭ１のドレイン電位を直接にセンス電圧Ｖdoとして比較を行ってもよい。この場合、比較器ＣＯＭＰ１としては、センス電流を用いる場合に比較して、高耐圧なものを用いる必要がある。

図６は、実施の形態３に係るパワードライバーの構成を示す回路図である。図６は、図１において、過電流検出回路１０に代えて、過電流検出回路１０ｂを内蔵させたものである。図６に示される過電流検出回路１０ｂは、図１に示される過電流検出回路１０において、ＮＭＯＳトランジスタＤＭ１のドレインを接点Ｎ３〜Ｎ４で直接に比較器ＣＯＭＰ１の負側入力端子に接続させるとともに、ＮＭＯＳトランジスタＤＭ２，ＤＭ３（およびＮＭＯＳトランジスタＤＭ３にゲート電位を与えるためのＰＭＯＳトランジスタＭ３ならびに定電流源Ｉ４）を省いたものである。

また、図６においては、ＮＭＯＳトランジスタＤＭ４のドレインは、接点Ｎ５で比較器ＣＯＭＰ１の正側入力端子に接続されている。すなわち、図６は、図１と異なり、比較器ＣＯＭＰ１の正側入力端子に基準電圧Ｖrefoが入力され、比較器ＣＯＭＰ１の負側入力端子にセンス電圧Ｖdoが入力される。比較器ＣＯＭＰ１の出力部は、一方入力部が接点Ｎ１０で端子Ｔinに接続されたＮＯＲ回路の他方入力部に接続されている。ＮＯＲ回路の出力部は、端子Ｔoverに接続されている。

図６に示される過電流検出回路１０ｂにおいて、比較器ＣＯＭＰ１は、正側入力端子に入力される基準電圧Ｖrefoから負側入力端子に入力されるセンス電圧Ｖdo（電位Ｖq）を減算し、減算結果が負である場合に、過電流が発生している可能性があると判断してＮＯＲ回路の他方入力部にＬレベル信号を入力させる。Ｌレベル信号を入力されたＮＯＲ回路は、端子Ｔinから入力される制御信号がＬレベルである場合（オン制御）にのみ、端子ＴoverからＨレベルの過電流検出信号を出力する。なお、端子Ｔinから入力される制御信号がＨレベルである場合（オフ制御）には、実施の形態１で図３（ｄ）を用いて上述したように電位Ｖqが切り換え直後に急上昇し基準電圧Ｖrefoより高くなるので比較器ＣＯＭＰ１からＬレベル信号が出力されることがあるが、ＮＯＲ回路からは常にＬレベルの過電流検出信号が出力される。すなわち、ＮＯＲ回路は、オフ制御時において端子Ｔoverから出力される過電流検出信号を常にＬレベルに保つことにより、オン制御時においてのみ選択的に比較器ＣＯＭＰ１からの出力信号を取り出し、切り換え直後における誤動作を防ぐためのものである。図６に示される過電流検出回路１０ｂでは、閾値電流I(over)thは以下の式（４）で表される。

I(over)th≒(RonDM4/RonDM1)*i3・・・（４）

このように、本実施の形態に係る過電流検出回路１０ｂでは、センス電流を用いることなく、ＮＭＯＳトランジスタＤＭ１（ドライバー用トランジスタ）のドレイン電位（電流電圧）を直接にセンス電圧Ｖdoとして、ＮＭＯＳトランジスタＤＭ４（基準電圧生成用トランジスタ）で生じる基準電圧Ｖrefoと比較する。従って、実施の形態１に比べて、高耐圧な比較器が必要であるが、センス電圧Ｖdoが大きいので検出精度をさらに高めることができるという効果を奏する。

＜実施の形態４＞
実施の形態１においては、ＮＭＯＳトランジスタＤＭ４のドレインにおいて生じる基準電圧Ｖrefoを、電流Ｉdsに応じたセンス電流に基づくセンス電圧Ｖdoと比較することにより、コイルＬの短絡等により生じる電流Ｉdsの過電流を検出している。しかし、過電流に加えて、コイルＬの劣化によるオープン不具合により生じる減電流（電流の急激な減少）を検出してもよい。減電流の場合には、電位Ｖqは大幅に低下するので、センス電流を用いることなく、実施の形態３と同様に、ＮＭＯＳトランジスタＤＭ４のドレインにおいて生じる基準電圧Ｖrefoを電位Ｖqと直接に比較する必要がある。

図７は、実施の形態４に係るパワードライバーの構成を示す回路図である。図７は、図１において、過電流検出回路１０に代えて、過電流検出回路１０ｃを内蔵させたものである。図７に示される過電流検出回路１０ｃは、図１に示される過電流検出回路１０において、減電流を検出するための比較器ＣＯＭＰ２（第二比較器）および比較器ＣＯＭＰ２からの減電流検出信号を出力するための端子Ｔunderを設けたものである。この比較器ＣＯＭＰ２は、センス電流を用いる比較器ＣＯＭＰ１に比較して、高耐圧であるものとする。比較器ＣＯＭＰ２の正側入力端子は、接点Ｎ３，Ｎ１１において、ＮＭＯＳトランジスタＤＭ１のドレインに接続されており、比較器ＣＯＭＰ２の負側入力端子は、接点Ｎ５，Ｎ１２において、ＮＭＯＳトランジスタＤＭ４のドレインに接続されている。すなわち、比較器ＣＯＭＰ２は、正側入力端子に入力される電位Ｖqから負側入力端子に入力される基準電圧Ｖrefoを減算し、減算結果が負である場合に、減電流が発生していると判断して端子ＴoverからＬレベルの減電流検出信号を出力する。これにより、電流Ｉdsにおいて、過電流に加えて減電流を検出することが可能となる。図７に示される過電流検出回路１０ｃでは、減電流検出の閾値電流I(under)thは、以下の式（５）で表される。

I(under)th≒(RonDM4/RonDM1)*i3・・・（５）

このように、本実施の形態に係る過電流検出回路１０ｃでは、基準電圧Ｖrefoを、センス電圧Ｖdoに加えて電圧Ｖqと比較することにより、過電流に加えて減電流を検出する。従って、実施の形態１に比べて、比較器ＣＯＭＰ２を追加するだけで減電流を検出できるという効果を奏する。

なお、上述においては、接点Ｎ５の電位すなわちＮＭＯＳトランジスタＤＭ４のドレイン電圧をそのまま基準電圧Ｖrefoとする場合について説明したが、これに限らず、あるいは接点Ｎ５の電位を分圧しさらに小さくしたものを基準電圧Ｖrefoとしてもよい。

実施の形態１に係る過電流検出回路の構成を示す回路図である。 過電流検出回路の構成を示す回路図である。 実施の形態１に係るパワードライバーの動作を示すタイミングチャートである。 パワードライバーの動作を示すタイミングチャートである。 実施の形態２に係る過電流検出回路の構成を示す回路図である。 実施の形態３に係る過電流検出回路の構成を示す回路図である。 実施の形態４に係る過電流検出回路の構成を示す回路図である。

符号の説明

１０ 過電流検出回路、ＣＯＭＰ１〜ＣＯＭＰ２ 比較器、ＤＭ１〜ＤＭ４，Ｍ１ ＮＭＯＳトランジスタ、Ｉ１〜Ｉ４ 定電流源、Ｌ コイル、Ｍ２〜Ｍ３ ＰＭＯＳトランジスタ、Ｎ１〜Ｎ１１ 接点、Ｒ１〜Ｒ２ 抵抗素子、Ｔ 端子、ＺＤ１ クランプ回路。

Claims (7)

1. ドライバー用の第一トランジスタを流れる電流に応じたセンス電流が流れる第二トランジスタと、
   前記第二トランジスタと直列に接続され前記センス電流が流れることによりセンス電圧を生じる第三トランジスタと、
   基準電流が流れることにより基準電圧を生じる第四トランジスタと、
   前記センス電圧を前記基準電圧と比較することにより過電流を検出する第一比較器と
   を備える過電流検出回路。
2. 請求項１に記載の過電流検出回路であって、
   前記第一および第二ならびに第四トランジスタは同一の電位により制御されており、
   前記第三トランジスタは常に導通している
   過電流検出回路。
3. 請求項１又は請求項２に記載の過電流検出回路であって、
   前記第一乃至第四トランジスタは、ＮＭＯＳトランジスタである
   過電流検出回路。
4. 請求項１乃至請求項３のいずれかに記載の過電流検出回路であって、
   前記第二トランジスタのオン抵抗の２０倍以上の抵抗値を有する第一抵抗素子を前記第三トランジスタに代えて前記第二トランジスタと直列に前記第二トランジスタの一端に接続させ、
   前記第二トランジスタのオン抵抗の２０倍以上の抵抗値を有する第二抵抗素子をさらに前記第二トランジスタと直列に前記第二トランジスタの他端に接続させた
   過電流検出回路。
5. 請求項３に記載の過電流検出回路であって、
   前記第一トランジスタのドレイン電圧を前記基準電圧と比較することにより減電流を検出する第二比較器
   をさらに備える過電流検出回路。
6. ドライバー用トランジスタの電流電圧を基準電圧と比較することにより過電流を検出する第一比較器と、
   基準電流が流れることにより前記基準電圧を生じる基準電圧生成用トランジスタと、
   前記ドライバー用トランジスタが導通している場合に選択的に前記第一比較器からの出力信号を取り出すための回路と
   を備える過電流検出回路。
7. 請求項６に記載の過電流検出回路であって、
   前記ドライバー用トランジスタおよび前記基準電圧生成用トランジスタは、ＮＭＯＳトランジスタである
   過電流検出回路。
   

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