JP2007033113A - 過電流検出回路 - Google Patents
過電流検出回路 Download PDFInfo
- Publication number
- JP2007033113A JP2007033113A JP2005213918A JP2005213918A JP2007033113A JP 2007033113 A JP2007033113 A JP 2007033113A JP 2005213918 A JP2005213918 A JP 2005213918A JP 2005213918 A JP2005213918 A JP 2005213918A JP 2007033113 A JP2007033113 A JP 2007033113A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- detection circuit
- overcurrent detection
- voltage
- nmos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Measurement Of Current Or Voltage (AREA)
- Control Of Voltage And Current In General (AREA)
- Electronic Switches (AREA)
Abstract
【課題】検出精度を高めることが可能な過電流検出回路を提供する。
【解決手段】過電流検出回路10では、オン制御が行われると、NMOSトランジスタDM2,DM3において、それぞれ、電流Idsに応じたセンス電流が流れることにより電圧降下が生じる。これらの電圧降下のうち、NMOSトランジスタDM3に対応する電圧(分圧)が、センス電圧Vdoとして比較器COMP1の正側入力端子に入力され、比較の対象となる。また、NMOSトランジスタDM4においては、電流値i3による一定の電圧降下(RonDM4*i3)が生じるが、この電圧降下は、基準電圧Vrefoとして比較器COMP1の負側入力端子に入力され、比較の基準となる。
【選択図】図1
【解決手段】過電流検出回路10では、オン制御が行われると、NMOSトランジスタDM2,DM3において、それぞれ、電流Idsに応じたセンス電流が流れることにより電圧降下が生じる。これらの電圧降下のうち、NMOSトランジスタDM3に対応する電圧(分圧)が、センス電圧Vdoとして比較器COMP1の正側入力端子に入力され、比較の対象となる。また、NMOSトランジスタDM4においては、電流値i3による一定の電圧降下(RonDM4*i3)が生じるが、この電圧降下は、基準電圧Vrefoとして比較器COMP1の負側入力端子に入力され、比較の基準となる。
【選択図】図1
Description
本発明は、過電流検出回路に関し、特に、検出精度を高めるための技術に関する。
従来のパワードライバー用過電流検出回路は、ドライバー用NMOSトランジスタに流れる電流に応じたセンス電流を、互いに直列に接続されたセンス用NMOSトランジスタおよび第一抵抗素子に流し、第一抵抗素子による電圧降下をセンス電圧として用いることにより過電流を検出している。すなわち、センス電圧と、第一抵抗素子に並列に接続された第二抵抗素子に定電流(基準電流)を流すことにより得られる比較用の基準電圧とを、比較器を用いて比較し、センス電圧が基準電圧より大きい場合に、パワードライバーにおいて過電流が発生していると判断している。従来の過電流検出回路の例は、例えば特許文献1〜2に開示されている。
従来の過電流検出回路においては、センス用NMOSトランジスタおよび第一抵抗素子ならびに第二抵抗素子を用いて過電流を検出している。しかし、NMOSトランジスタと抵抗素子とでは構造が大きく異なるので、これらを混在させた場合、製造プロセスにおけるばらつきが、過電流を検出するための閾値電流値に大きく影響する。従って、検出精度が低下してしまうという問題点があった。
このような問題点を解決するために、第一抵抗素子および第二抵抗素子それぞれの抵抗値を、センス用NMOSトランジスタのオン抵抗値に比べて無視できる程度に小さくする手法が考えられる。しかし、第一抵抗素子および第二抵抗素子の抵抗値を小さくすると、センス電圧および基準電圧が小さくなるので、過電流を検出するための閾値電流値に、ドライバー用NMOSトランジスタのスイッチングノイズが大きく影響する。従って、検出精度が低下してしまうという問題点があった。
本発明は以上の問題点を解決するためになされたものであり、検出精度を高めることが可能な過電流検出回路を提供することを目的とする。
本発明に係る過電流検出回路は、ドライバー用の第一トランジスタを流れる電流に応じたセンス電流が流れる第二トランジスタと、第二トランジスタと直列に接続されセンス電流が流れることによりセンス電圧を生じる第三トランジスタと、基準電流が流れることにより基準電圧を生じる第四トランジスタと、センス電圧を基準電圧と比較することにより過電流を検出する第一比較器とを備える。
本発明に係る過電流検出回路は、ドライバー用の第一トランジスタを流れる電流に応じたセンス電流が流れる第二トランジスタと、第二トランジスタと直列に接続されセンス電流が流れることによりセンス電圧を生じる第三トランジスタと、基準電流が流れることにより基準電圧を生じる第四トランジスタと、センス電圧を基準電圧と比較することにより過電流を検出する第一比較器とを備える。従って、抵抗素子を不要とすることができるので、トランジスタと抵抗素子との混在に起因する製造ばらつきにより検出精度が低下することを防ぐことができる。
<実施の形態1>
図1は、実施の形態1に係るパワードライバーの構成を示す回路図である。
図1は、実施の形態1に係るパワードライバーの構成を示す回路図である。
図1に示されるように、本実施の形態に係るパワードライバーは、ドライバー用のNMOSトランジスタDM1(第一トランジスタ)のソース・ドレイン間に流れる電流Idsが過電流であるかどうかを検出するための過電流検出回路10と、NMOSトランジスタDM1のゲート・ソース間の電圧が過電圧となることを防ぐためのクランプ回路ZD1とを内蔵している。なお、クランプ回路ZD1は、ツェナーダイオードを複数個接続することにより構成され、数10Vのクランプ電圧Vzd1を有している。
過電流検出回路10は、NMOSトランジスタDM2〜DM4(第二トランジスタ〜第四トランジスタ)とPMOSトランジスタM3と定電流源I3,I4と比較器COMP1(第一比較器)と端子Toverとを有している。なお、NMOSトランジスタDM2〜DM4は、NMOSトランジスタDM1を同一構造で縮小させたものである。
NMOSトランジスタDM1においては、ソースは接地され、ドレインは接点N4において、端子TおよびコイルLを介して電位Vsを有する電源VSに接続され、ゲートは接点VG4でゲート電位を与えられている。この端子Tは、LSIに内蔵されるパワードライバー回路と外部素子であるコイルLとの境界に配置されている。また、以下では、接点N4(N3)の電位すなわちNMOSトランジスタDM1のドレイン電位(ドレイン電圧)を電位Vqと呼ぶ。なお、一般に、電流Idsの過電流は、コイルLの短絡(ショート)等により生じる。
NMOSトランジスタDM1のドレインは接点N3〜N4においてクランプ回路ZD1の入力部に接続され、NMOSトランジスタDM1のゲートは接点VG4においてクランプ回路ZD1の出力部に接続されている。
入力用の端子Tinからは、NMOSトランジスタDM1を制御するための制御信号が入力され、NMOSトランジスタM1およびPMOSトランジスタM2それぞれのゲートに入力される。NMOSトランジスタM1のドレインおよびPMOSトランジスタM2のドレインは接点VG1において互いに接続されている。NMOSトランジスタM1のソースは、定電流源I1を介し接点N7において接地されている。PMOSトランジスタM2のソースは、定電流源I2を介し接点N1において電位Vddを有する電源VDDに接続されている。
接点VG1〜VG4の電位は互いに等しく、端子Tinから入力された制御信号は、NMOSトランジスタM1およびPMOSトランジスタM2からなるCMOSインバータにより反転されて、接点VG4においてNMOSトランジスタDM1のゲートに入力される。すなわち、端子TinからLレベルの制御信号が入力された場合には、NMOSトランジスタDM1のゲートは導通したPMOSトランジスタM2を介し定電流源I2により充電され、端子TinからHレベルの制御信号が入力された場合には、NMOSトランジスタDM1のゲートは導通したNMOSトランジスタM1を介し定電流源I1により放電される。
端子TinからLレベルの制御信号が入力されると、接点VG1〜VG4の電位はHレベルとなるので、NMOSトランジスタDM1は導通する(オフ制御)。また、端子TinからHレベルの制御信号が入力されると、接点VG1〜VG4の電位はLレベルとなるので、NMOSトランジスタDM1は遮断する(オン制御)。
NMOSトランジスタDM1のドレインは、接点N3〜N4において、NMOSトランジスタDM2のドレインに接続されている。NMOSトランジスタDM2のソースは、接点N6において、NMOSトランジスタDM3のドレインに接続されている。NMOSトランジスタDM3のソースは、接点N7〜N9において接地されている。互いに直列に接続されたNMOSトランジスタDM2〜DM3には、電流Idsに応じたセンス電流が流れる。NMOSトランジスタDM2のソースおよびNMOSトランジスタDM3のドレインは、接点N6において、比較器COMP1の正側入力端子に接続されている。NMOSトランジスタDM2のゲートは、接点VG2においてゲート電位を与えられている。
NMOSトランジスタDM3のゲートは、PMOSトランジスタM3のドレインに接続されており、PMOSトランジスタM3のソースは、定電流源I4を介し接点N1〜N2において電源VDDに接続されている。PMOSトランジスタM3は、ゲートが接点N7〜N8において接地されることにより常に導通している。本実施の形態においては、NMOSトランジスタDM3が常に導通するとともにPMOSトランジスタM3における電圧降下がPMOSトランジスタM2における電圧降下(導通時)と等しくなるように、定電流源I3により流される電流値およびPMOSトランジスタM3のオン抵抗値を予め設定する。これにより、端子TinからLレベルの制御信号が入力され(オン制御)PMOSトランジスタM2〜M3およびNMOSトランジスタDM1〜DM3が導通した場合においてNMOSトランジスタDM2,DM3に与えられるゲート電位を等しくすることを可能としている。これにより、NMOSトランジスタDM1〜DM4全てにおいて、導通時に与えられるゲート電位を等しくすることが可能となる。
NMOSトランジスタDM4のドレインは、接点N5において、比較器COMP1の負側入力端子に接続されるとともに、定電流源I3を介し電源VDDに接続されている。NMOSトランジスタDM4のソースは接点N7〜N9において接地され、NMOSトランジスタDM4のゲートは、接点VG3においてゲート電位を与えられている。
次に、図1における過電流検出動作について説明する。なお、以下では、NMOSトランジスタDM1〜DM4でゲート・ソース間電圧に基づきそれぞれ生じるオン抵抗値をRonDM1〜RonDM4とし、定電流源I3により流される定電流(基準電流)の電流値をi3とする。
図1に示される過電流検出回路10では、オン制御が行われると、NMOSトランジスタDM2,DM3において、それぞれ、電流Idsに応じたセンス電流が流れることにより電圧降下が生じる。これらの電圧降下のうち、NMOSトランジスタDM3に対応する電圧(分圧)が、センス電圧Vdoとして比較器COMP1の正側入力端子に入力され、比較の対象となる。また、NMOSトランジスタDM4においては、電流値i3による一定の電圧降下(RonDM4*i3)が生じるが、この電圧降下は、基準電圧Vrefoとして比較器COMP1の負側入力端子に入力され、比較の基準となる。すなわち、比較器COMP1は、正側入力端子に入力されるセンス電圧Vdoから負側入力端子に入力される基準電圧Vrefoを減算し、減算結果が正である場合に、過電流が発生していると判断して端子ToverからHレベルの過電流検出信号を出力する。図1に示される過電流検出回路10では、オン制御における過電流検出の閾値電流I(over)thは、以下の式(1)で表される。
I(over)th≒((RonDM4/RonDM1)*(RonDM2+RonDM3)/RonDM3)*i3・・・(1)
図1に示されるように、本実施の形態に係る過電流検出回路10は、抵抗素子ではなくNMOSトランジスタDM3,DM4を用いてセンス電圧Vdoおよび基準電圧下Vrefoを発生させている。これにより、式(1)に示されるように、電流値i3およびNMOSトランジスタDM1〜DM4それぞれのオン抵抗値RonDM1〜RonDM4のみに基づき、閾値電流I(over)thが定められる。従って、抵抗素子を用いて電圧降下を発生させる過電流検出回路に比べて、NMOSトランジスタと抵抗素子との混在に起因する製造ばらつきにより検出精度が低下することを防ぐことが可能となる。図2には、図1に示される過電流検出回路10においてNMOSトランジスタDM3,DM4に代えて抵抗素子R1,R2をそれぞれ用いた過電流検出回路が、比較用に示されている(NMOSトランジスタDM3にゲート電位を与えるためのPMOSトランジスタM3および定電流源I4は不要であるので省かれる)。このような過電流検出回路における閾値電流I(over)thは、以下の式(2)で表されるように、抵抗素子R1,R2にそれぞれ基づく抵抗値r1,r2を含んでおり、製造ばらつきの影響を受けやすくなる。なお、上述したように、この抵抗値r1,r2は、それぞれ、NMOSトランジスタDM2,DM3のオン抵抗値に比べて小さいものが用いられる。
I(over)th≒(RonDM2+r1)/RonDM1)*(r2/r1)*i3・・・(2)
また、図1に示される過電流検出回路10においては、オフ制御が行われると、NMOSトランジスタDM2は遮断するので、導通したNMOSトランジスタDM3にはセンス電流が流れず、センス電圧Vdo=0Vとなる。このとき、NMOSトランジスタDM4も遮断するので、基準電圧Vrefo=Vddとなる。
なお、図1における各電位の例としては、電位Vddが5V程度、電位Vsが12V程度、電位Vqが1V(NMOSトランジスタDM1導通時)〜40V(NMOSトランジスタDM1遮断時)となる。
次に、図3のタイミングチャートを用いて、図1のパワードライバーの動作を説明する。
まず、図3(a)に示されるように端子TinからHレベルの制御信号が入力されると(オフ制御)、図3(b)に示されるように接点VG1〜VG4の電位VgはLレベルとなる。従って、図3(c)に示されるようにNMOSトランジスタDM1のソース・ドレイン間に電流Idsが流れないので、コイルLでは電圧が発生しない。よって、接点N4の電位VqすなわちNMOSトランジスタDM1のドレイン電位は、電位Vsに等しい。また、NMOSトランジスタDM2,DM4が遮断するので、上述したように、センス電圧Vdo=0V、基準電圧Vrefo=Vddとなる。
次に、図3(a)に示されるように端子Tinから入力される制御信号をLレベルに下げると(オン制御)、図3(b)に示されるように接点VG1〜VG4の電位VgはHレベルとなる。従って、図3(c)に示されるようにNMOSトランジスタDM1のソース・ドレイン間に電流Idsが流れるので、コイルLでは電圧が発生する。よって、接点N4の電位VqすなわちNMOSトランジスタDM1のドレイン電位は、電位Vsより低くなる。また、NMOSトランジスタDM2,DM4が導通するので、センス電圧Vdoは0Vより上昇し、基準電圧VrefoはVddより下降する。
次に、図3(a)に示されるように端子Tinから入力される制御信号を再びHレベルに上げると(オフ制御)、図3(b)に示されるように接点VG1〜VG4の電位VgはLレベルとなる。このとき、コイルLに蓄積された電流エネルギーにより接点N4の電位Vqが急上昇する。接点N4の電位Vqがクランプ電圧Vclamp=Vzd1+Vgsdm1(NMOSトランジスタDM1のゲート・ソース間電圧)より大きくなると、クランプ回路ZD1が導通するので、接点VG4の電位すなわちNMOSトランジスタDM1のゲート電位も上昇する。すなわち、図3(c),(d)に示されるように、オン制御からオフ制御に切り換えられた直後には、コイルLに蓄積された電流エネルギーを放出されるまでNMOSトランジスタDM1が導通し電流Ids(Iclamp)が流れた後に、NMOSトランジスタDM1が遮断する。
また、図4は、図2に示されるパワードライバーの動作を示すタイミングチャートである。図2では、図1とは異なり、制御信号のレベルに依らず常に抵抗R2を定電流が流れるので、図4では、図3とは異なり、基準電圧Vrefoが電位Vddより高い一定値をとる。なお、図2において、抵抗値r1,r2は、それぞれ、NMOSトランジスタDM2,DM3のオン抵抗値に比べて小さいので、図4におけるセンス電圧Vdoおよび基準電圧Vrefoは、それぞれ、図3に比べて小さい。
このように、本実施の形態に係る過電流検出回路10では、NMOSトランジスタDM3,DM4を用いて、オン抵抗で電圧降下を発生させることにより、センス電圧Vdoおよび基準電圧Vrefoを生成している。従って、抵抗素子を不要とすることができるので、NMOSトランジスタと抵抗素子との混在に起因する製造ばらつきにより検出精度が低下することを防ぐことができる。
また、本実施の形態に係る過電流検出回路10では、NMOSトランジスタDM1がオフ制御されるときには、NMOSトランジスタDM4が遮断され電流(i3)が流れないので、図2の過電流検出回路に比べて、消費電力を低減することができる。
<実施の形態2>
実施の形態1においては、抵抗素子ではなくNMOSトランジスタDM3を用いてセンス電圧Vdoを発生させることにより、NMOSトランジスタと抵抗素子との混在に起因する製造ばらつきにより検出精度が低下することを防いでいる。しかし、NMOSトランジスタDM3に代えて抵抗素子を用いた場合であっても、この抵抗素子の抵抗値がNMOSトランジスタのオン抵抗RonDM2が無視できる程度に大きい場合には、製造ばらつきによる検出精度の低下を防ぐことができる。
実施の形態1においては、抵抗素子ではなくNMOSトランジスタDM3を用いてセンス電圧Vdoを発生させることにより、NMOSトランジスタと抵抗素子との混在に起因する製造ばらつきにより検出精度が低下することを防いでいる。しかし、NMOSトランジスタDM3に代えて抵抗素子を用いた場合であっても、この抵抗素子の抵抗値がNMOSトランジスタのオン抵抗RonDM2が無視できる程度に大きい場合には、製造ばらつきによる検出精度の低下を防ぐことができる。
図5は、実施の形態2に係るパワードライバーの構成を示す回路図である。図5は、図1において、過電流検出回路10に代えて、過電流検出回路10aを内蔵させたものである。図5に示される過電流検出回路10aは、図1に示される過電流検出回路10において、NMOSトランジスタDM3に代えて抵抗素子R1’をNMOSトランジスタDM2と直列にNMOSトランジスタDM2の一端に接続させるとともに、抵抗素子R2’をさらにNMOSトランジスタDM2と直列にNMOSトランジスタDM2の他端に接続させたものである(NMOSトランジスタDM3にゲート電位を与えるためのPMOSトランジスタM3および定電流源I4も不要であるので省かれている)。
この抵抗素子R1’〜R2’は、NMOSトランジスタDM2のオン抵抗値RonDM2の20倍以上でオン抵抗値RonDM2が無視できる程度に大きい抵抗値r1',r2'をそれぞれ有しているものとする。このとき、過電流検出回路10aにおける閾値電流I(over)thは、以下の式(3)で表される。
I(over)th≒((RonDM4/RonDM1)*(r2'+r1')/r1')*i3・・・(3)
この式(3)は、式(1)において、RonDM3に代えてr1'を用いるとともにRonDM2に代えてr2'を用いたものである。すなわち、実施の形態1においては、電位VqをNMOSトランジスタDM2,DM3それぞれのオン抵抗で分割することによりセンス電圧Vdoを生成しているのに対して、本実施の形態においては、電位Vqを抵抗素子R1’,R2’それぞれの抵抗値r1',r2'で分割することによりセンス電圧Vdoを生成している。
このように、実施の形態2に係る過電流検出回路10aにおいては、NMOSトランジスタDM2のオン抵抗RonDM2に比べて十分に大きい抵抗値r1',r2'をそれぞれ有する抵抗素子R1’,R2’をそれぞれNMOSトランジスタDM2に直列に接続することにより、抵抗値r1',r2'のみを用いて(オン抵抗値RonDM2を用いることなく)電位Vqを分割する。従って、実施の形態1と同様に、NMOSトランジスタと抵抗素子との混在に起因する製造ばらつきが生じないので、検出精度の低下を防ぐことができる。
<実施の形態3>
実施の形態1においては、NMOSトランジスタDM1のソース・ドレイン間に流れる電流Idsに応じたセンス電流をNMOSトランジスタDM2,DM3に流すことによりセンス電圧Vdoを生成し、このセンス電圧Vdoを基準電圧Vrefoと比較することにより過電流を検出している。しかし、センス電流を用いることなく、接点N4の電位VqすなわちNMOSトランジスタDM1のドレイン電位を直接にセンス電圧Vdoとして比較を行ってもよい。この場合、比較器COMP1としては、センス電流を用いる場合に比較して、高耐圧なものを用いる必要がある。
実施の形態1においては、NMOSトランジスタDM1のソース・ドレイン間に流れる電流Idsに応じたセンス電流をNMOSトランジスタDM2,DM3に流すことによりセンス電圧Vdoを生成し、このセンス電圧Vdoを基準電圧Vrefoと比較することにより過電流を検出している。しかし、センス電流を用いることなく、接点N4の電位VqすなわちNMOSトランジスタDM1のドレイン電位を直接にセンス電圧Vdoとして比較を行ってもよい。この場合、比較器COMP1としては、センス電流を用いる場合に比較して、高耐圧なものを用いる必要がある。
図6は、実施の形態3に係るパワードライバーの構成を示す回路図である。図6は、図1において、過電流検出回路10に代えて、過電流検出回路10bを内蔵させたものである。図6に示される過電流検出回路10bは、図1に示される過電流検出回路10において、NMOSトランジスタDM1のドレインを接点N3〜N4で直接に比較器COMP1の負側入力端子に接続させるとともに、NMOSトランジスタDM2,DM3(およびNMOSトランジスタDM3にゲート電位を与えるためのPMOSトランジスタM3ならびに定電流源I4)を省いたものである。
また、図6においては、NMOSトランジスタDM4のドレインは、接点N5で比較器COMP1の正側入力端子に接続されている。すなわち、図6は、図1と異なり、比較器COMP1の正側入力端子に基準電圧Vrefoが入力され、比較器COMP1の負側入力端子にセンス電圧Vdoが入力される。比較器COMP1の出力部は、一方入力部が接点N10で端子Tinに接続されたNOR回路の他方入力部に接続されている。NOR回路の出力部は、端子Toverに接続されている。
図6に示される過電流検出回路10bにおいて、比較器COMP1は、正側入力端子に入力される基準電圧Vrefoから負側入力端子に入力されるセンス電圧Vdo(電位Vq)を減算し、減算結果が負である場合に、過電流が発生している可能性があると判断してNOR回路の他方入力部にLレベル信号を入力させる。Lレベル信号を入力されたNOR回路は、端子Tinから入力される制御信号がLレベルである場合(オン制御)にのみ、端子ToverからHレベルの過電流検出信号を出力する。なお、端子Tinから入力される制御信号がHレベルである場合(オフ制御)には、実施の形態1で図3(d)を用いて上述したように電位Vqが切り換え直後に急上昇し基準電圧Vrefoより高くなるので比較器COMP1からLレベル信号が出力されることがあるが、NOR回路からは常にLレベルの過電流検出信号が出力される。すなわち、NOR回路は、オフ制御時において端子Toverから出力される過電流検出信号を常にLレベルに保つことにより、オン制御時においてのみ選択的に比較器COMP1からの出力信号を取り出し、切り換え直後における誤動作を防ぐためのものである。図6に示される過電流検出回路10bでは、閾値電流I(over)thは以下の式(4)で表される。
I(over)th≒(RonDM4/RonDM1)*i3・・・(4)
このように、本実施の形態に係る過電流検出回路10bでは、センス電流を用いることなく、NMOSトランジスタDM1(ドライバー用トランジスタ)のドレイン電位(電流電圧)を直接にセンス電圧Vdoとして、NMOSトランジスタDM4(基準電圧生成用トランジスタ)で生じる基準電圧Vrefoと比較する。従って、実施の形態1に比べて、高耐圧な比較器が必要であるが、センス電圧Vdoが大きいので検出精度をさらに高めることができるという効果を奏する。
<実施の形態4>
実施の形態1においては、NMOSトランジスタDM4のドレインにおいて生じる基準電圧Vrefoを、電流Idsに応じたセンス電流に基づくセンス電圧Vdoと比較することにより、コイルLの短絡等により生じる電流Idsの過電流を検出している。しかし、過電流に加えて、コイルLの劣化によるオープン不具合により生じる減電流(電流の急激な減少)を検出してもよい。減電流の場合には、電位Vqは大幅に低下するので、センス電流を用いることなく、実施の形態3と同様に、NMOSトランジスタDM4のドレインにおいて生じる基準電圧Vrefoを電位Vqと直接に比較する必要がある。
実施の形態1においては、NMOSトランジスタDM4のドレインにおいて生じる基準電圧Vrefoを、電流Idsに応じたセンス電流に基づくセンス電圧Vdoと比較することにより、コイルLの短絡等により生じる電流Idsの過電流を検出している。しかし、過電流に加えて、コイルLの劣化によるオープン不具合により生じる減電流(電流の急激な減少)を検出してもよい。減電流の場合には、電位Vqは大幅に低下するので、センス電流を用いることなく、実施の形態3と同様に、NMOSトランジスタDM4のドレインにおいて生じる基準電圧Vrefoを電位Vqと直接に比較する必要がある。
図7は、実施の形態4に係るパワードライバーの構成を示す回路図である。図7は、図1において、過電流検出回路10に代えて、過電流検出回路10cを内蔵させたものである。図7に示される過電流検出回路10cは、図1に示される過電流検出回路10において、減電流を検出するための比較器COMP2(第二比較器)および比較器COMP2からの減電流検出信号を出力するための端子Tunderを設けたものである。この比較器COMP2は、センス電流を用いる比較器COMP1に比較して、高耐圧であるものとする。比較器COMP2の正側入力端子は、接点N3,N11において、NMOSトランジスタDM1のドレインに接続されており、比較器COMP2の負側入力端子は、接点N5,N12において、NMOSトランジスタDM4のドレインに接続されている。すなわち、比較器COMP2は、正側入力端子に入力される電位Vqから負側入力端子に入力される基準電圧Vrefoを減算し、減算結果が負である場合に、減電流が発生していると判断して端子ToverからLレベルの減電流検出信号を出力する。これにより、電流Idsにおいて、過電流に加えて減電流を検出することが可能となる。図7に示される過電流検出回路10cでは、減電流検出の閾値電流I(under)thは、以下の式(5)で表される。
I(under)th≒(RonDM4/RonDM1)*i3・・・(5)
このように、本実施の形態に係る過電流検出回路10cでは、基準電圧Vrefoを、センス電圧Vdoに加えて電圧Vqと比較することにより、過電流に加えて減電流を検出する。従って、実施の形態1に比べて、比較器COMP2を追加するだけで減電流を検出できるという効果を奏する。
なお、上述においては、接点N5の電位すなわちNMOSトランジスタDM4のドレイン電圧をそのまま基準電圧Vrefoとする場合について説明したが、これに限らず、あるいは接点N5の電位を分圧しさらに小さくしたものを基準電圧Vrefoとしてもよい。
10 過電流検出回路、COMP1〜COMP2 比較器、DM1〜DM4,M1 NMOSトランジスタ、I1〜I4 定電流源、L コイル、M2〜M3 PMOSトランジスタ、N1〜N11 接点、R1〜R2 抵抗素子、T 端子、ZD1 クランプ回路。
Claims (7)
- ドライバー用の第一トランジスタを流れる電流に応じたセンス電流が流れる第二トランジスタと、
前記第二トランジスタと直列に接続され前記センス電流が流れることによりセンス電圧を生じる第三トランジスタと、
基準電流が流れることにより基準電圧を生じる第四トランジスタと、
前記センス電圧を前記基準電圧と比較することにより過電流を検出する第一比較器と
を備える過電流検出回路。 - 請求項1に記載の過電流検出回路であって、
前記第一および第二ならびに第四トランジスタは同一の電位により制御されており、
前記第三トランジスタは常に導通している
過電流検出回路。 - 請求項1又は請求項2に記載の過電流検出回路であって、
前記第一乃至第四トランジスタは、NMOSトランジスタである
過電流検出回路。 - 請求項1乃至請求項3のいずれかに記載の過電流検出回路であって、
前記第二トランジスタのオン抵抗の20倍以上の抵抗値を有する第一抵抗素子を前記第三トランジスタに代えて前記第二トランジスタと直列に前記第二トランジスタの一端に接続させ、
前記第二トランジスタのオン抵抗の20倍以上の抵抗値を有する第二抵抗素子をさらに前記第二トランジスタと直列に前記第二トランジスタの他端に接続させた
過電流検出回路。 - 請求項3に記載の過電流検出回路であって、
前記第一トランジスタのドレイン電圧を前記基準電圧と比較することにより減電流を検出する第二比較器
をさらに備える過電流検出回路。 - ドライバー用トランジスタの電流電圧を基準電圧と比較することにより過電流を検出する第一比較器と、
基準電流が流れることにより前記基準電圧を生じる基準電圧生成用トランジスタと、
前記ドライバー用トランジスタが導通している場合に選択的に前記第一比較器からの出力信号を取り出すための回路と
を備える過電流検出回路。 - 請求項6に記載の過電流検出回路であって、
前記ドライバー用トランジスタおよび前記基準電圧生成用トランジスタは、NMOSトランジスタである
過電流検出回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005213918A JP2007033113A (ja) | 2005-07-25 | 2005-07-25 | 過電流検出回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005213918A JP2007033113A (ja) | 2005-07-25 | 2005-07-25 | 過電流検出回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007033113A true JP2007033113A (ja) | 2007-02-08 |
Family
ID=37792575
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005213918A Pending JP2007033113A (ja) | 2005-07-25 | 2005-07-25 | 過電流検出回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007033113A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008234015A (ja) * | 2007-03-16 | 2008-10-02 | Fuji Electric Device Technology Co Ltd | 過電流検出回路、dc−dcコンバータ、及び過電流検出方法 |
JP2011259096A (ja) * | 2010-06-07 | 2011-12-22 | Rohm Co Ltd | 負荷駆動回路装置及びこれを用いた電気機器 |
JP2014165848A (ja) * | 2013-02-27 | 2014-09-08 | Hitachi Automotive Systems Ltd | 電子制御装置 |
CN116224011A (zh) * | 2023-04-25 | 2023-06-06 | 苏州锴威特半导体股份有限公司 | 一种功率管过流检测电路 |
-
2005
- 2005-07-25 JP JP2005213918A patent/JP2007033113A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008234015A (ja) * | 2007-03-16 | 2008-10-02 | Fuji Electric Device Technology Co Ltd | 過電流検出回路、dc−dcコンバータ、及び過電流検出方法 |
JP2011259096A (ja) * | 2010-06-07 | 2011-12-22 | Rohm Co Ltd | 負荷駆動回路装置及びこれを用いた電気機器 |
JP2014165848A (ja) * | 2013-02-27 | 2014-09-08 | Hitachi Automotive Systems Ltd | 電子制御装置 |
CN116224011A (zh) * | 2023-04-25 | 2023-06-06 | 苏州锴威特半导体股份有限公司 | 一种功率管过流检测电路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101974024B1 (ko) | 저전압 차단 회로, 이를 포함하는 스위치 제어 회로 및 전력 공급 장치 | |
KR100908550B1 (ko) | 파워 온 리셋 회로 | |
US9300285B2 (en) | Gate driver circuit | |
JP2010130822A (ja) | 半導体装置 | |
JP2010004093A (ja) | 出力駆動回路 | |
US10401399B2 (en) | Low-power voltage detection circuit | |
CN104142702A (zh) | 输出电路以及电压信号输出方法 | |
JP5491609B2 (ja) | パワーオンリセット装置及びパワーオンリセット方法 | |
JP2007033113A (ja) | 過電流検出回路 | |
JP4439974B2 (ja) | 電源電圧監視回路 | |
JPWO2017169057A1 (ja) | センサ装置 | |
JP4880436B2 (ja) | 半導体集積回路および電源装置 | |
CN108233701B (zh) | 一种升降压电压转换电路 | |
JP5890810B2 (ja) | スイッチ回路 | |
JP2006209328A (ja) | 定電圧装置 | |
US7598791B2 (en) | Semiconductor integrated apparatus using two or more types of power supplies | |
US9094019B2 (en) | Level switching circuit and method for controlling rail-to-rail enabling signal | |
JP2009282908A (ja) | レギュレータ | |
US9892789B1 (en) | Content addressable memory with match hit quality indication | |
JP5576248B2 (ja) | 電源スイッチ回路 | |
JP2010016435A (ja) | パワーオンリセット回路 | |
JP2007272429A (ja) | パワーオンリセット回路 | |
JP2008085931A (ja) | バッファ回路及びその制御方法 | |
JP2009534782A (ja) | メモリ回路およびメモリ素子の感知方法 | |
US20130127520A1 (en) | Tracking circuit |