JP2007272429A - パワーオンリセット回路 - Google Patents

Abstract

【課題】電源電圧が緩やかに上昇する場合にも、リセット信号を確実に出力できるようにする。
【解決手段】電源電圧ＶＤＤを抵抗Ｒ１とＲ２で分圧した電圧をＭＯＳトランジスタのゲートに印加する。ＭＯＳトランジスタＭ１のゲートに印加される電圧が閾値電圧Ｖｔｈ１未満のときには、インバータＩＮＶ１の出力は接地電位となる。電源電圧ＶＤＤを分圧した電圧がＭＯＳトランジスタＭ１の閾値電圧以上となると、インバータＩＮＶ１の出力がハイレベルに変化する。従って、電源電圧ＶＤＤが所定値未満のときにはローレベルのリセット信号を出力することができる。
【選択図】図１

Description

本発明は、電源オン時にリセット信号を出力するパワーオンリセット回路に関する。

電源オン時に回路各部をリセットするためのリセット信号を出力するリセット回路として種々のものがある。
特許文献１には、リセット信号の初期状態が、電源電圧レベルまたは接地レベルのいずれにあっても、安定したリセット信号を得られるようにすることが記載されている。そのため、充放電電圧をラッチし、そのラッチした電圧に基づいて充放電手段の出力状態を電源電圧に反転させている。

特許文献２には、電源電圧が中途半端に低下したときでも、論理回路を確実にリセットできるようにすることが記載されている。そのため、特許文献２の発明においては、電源電圧が低下したことを検出したなら、ラッチを反転させ、パワーオンリセットを初期状態に戻している。

図４は、従来のパワーオンリセット回路の一例を示す図である。このパワーオンリセット回路は、ダイオード接続されたＭＯＳトランジスタ１１のドレインを電源電圧ＶＤＤに接続し、そのソースにキャパシタＣ１１を接続し、キャパシタＣ１１の他端を接地している。ＭＯＳトランジスタＭ１１とキャパシタＣ１１の接続点にインバータＩＮＶ１１を接続し、そのインバータＩＮＶ１１の出力にインバータＩＮＶ１２を接続してパワーオンリセット信号（ＰＯＲ）を出力している。

このパワーオンリセット回路は、電源がオンされ、電源電圧ＶＤＤが０Ｖから徐徐に上昇して、ＭＯＳトランジスタＭ１１に電流が流れると、その電流によりキャパシタＣ１１が充電される。キャパシタＣ１１の充電電圧がインバータＩＮＶ１１の閾値電圧に達するまでの間、インバータＩＮＶ１２からはローレベルのパワーオンリセット信号が出力される。キャパシタＣ１１は、半導体集積回路上での面積を抑えるために小さな容量のものが使用される。

上記のパワーオンリセット回路は、電源電圧ＶＤＤが非常に緩やかに上昇する場合、電源電圧ＶＤＤがロジック回路等の動作が可能となる電圧に達する前に、キャパシタＣ１１の充電電圧がインバータＩＮＶ１１の閾値電圧以上となり、パワーオンリセット信号がハイレベルに変化してしまうことがある。すなわち、電源電圧ＶＤＤがロジック回路等の動作可能な電圧に達した段階でリセット信号を出力することができない場合があった。
特開平１０−２７６０７８号公報 特開２００２−１００９７３号公報

本発明の課題は、電源電圧が緩やかに上昇する場合にも、リセット信号を確実に出力できるようにすることである。

本発明のパワーオンリセット回路は、電源電圧を分圧する複数の抵抗からなる分圧回路と、前記分圧回路で分圧された電圧に基づいて電源電圧が所定値以上か否かを検出する回路とからなる電圧検出回路と、前記電圧検出回路の出力信号が入力するインバータと、前記インバータの入力と接地との間に接続されたトランジスタと、前記インバータの出力により充電されると共に、充電電圧を前記トランジスタのバイアス電圧として供給するキャパシタとを備える。

この発明によれば、電源電圧が緩やかに上昇する場合でもリセット信号を確実に出力することができる。
本発明のパワーオンリセット回路において、電源電圧が所定値以上か否かを検出する前記回路は、前記分圧回路で分圧された電圧がゲートに印加されるＭＯＳトランジスタからなる。

このように電源電圧を抵抗で分圧した電圧をＭＯＳトランジスタのゲートに印加することで、電源電圧の立ち上がりの傾きに依存せずに電源電圧が所定値以上となったことを検出することができる。

本発明の他のパワーオンリセット回路は、電源と接地との間に直列に接続された少なくとも１つの抵抗とダイオード接続されたトランジスタとからなる分圧回路と、前記分圧回路で分圧された電圧に基づいて電源電圧が所定値以上か否かを検出する回路とからなる電圧検出回路と、前記電圧検出回路の出力信号が入力するインバータと、前記インバータの入力と接地との間に接続されたトランジスタと、前記インバータの出力により充電されると共に、充電電圧を前記トランジスタのバイアス電圧として供給するキャパシタとを備える。

この発明によれば、電源電圧が緩やかに上昇する場合でもリセット信号を確実に出力することができる。
本発明のパワーオンリセット回路において、前記分圧回路の前記トランジスタは、ダイオード接続されたＭＯＳトランジスタからなり、電源電圧が所定値以上か否かを検出する前記回路は、ドレインが抵抗を介して電源電圧に接続され、前記分圧回路で分圧された電圧がゲートに印加され、ソースが接地されたＭＯＳトランジスタからなる。

このように分圧回路と電源電圧が所定値以上か否かを検出する回路の両方にＭＯＳトランジスタを使用することで、ＭＯＳトランジスタの閾値電圧のばらつきによるパワーオンリセット信号のリセット期間のばらつきを少なくできる。

本発明によれば、電源電圧が緩やかに上昇する場合でもリセット信号を確実に出力することができる。

以下、本発明の実施の形態について図面を参照して説明する。図１は、第１の実施の形態のパワーオンリセット回路１１の回路図である。このパワーオンリセット回路１１は、例えば、ＭＯＳ集積回路基板上に形成される。

図１において、抵抗Ｒ１とＲ２は、電源電圧ＶＤＤと接地との間に直列に接続されている。抵抗Ｒ１とＲ２の接続点は、ＮチャネルＭＯＳトランジスタＭ１のゲートに接続されている。ＭＯＳトランジスタＭ１のドレインは抵抗Ｒ３を介して電源電圧ＶＤＤに接続され、ソースは接地されている。抵抗Ｒ１とＲ２は分圧回路に対応し、抵抗Ｒ３とＭＯＳトランジスタＭ１は電源電圧ＶＤＤが所定値以上か否かを検出する回路に対応し、それらの回路全体が電圧検出回路に対応する。

電源がオフされているとき、あるいは電源電圧ＶＤＤを抵抗Ｒ１とＲ２で分圧した電圧がＭＯＳトランジスタＭ１の閾値電圧Ｖｔｈ１未満のときには、ＭＯＳトランジスタＭ１の出力電圧は電源電圧（ハイレベル）となる。

ＭＯＳトランジスタＭ１のドレインはインバータＩＮＶ１とＭＯＳトランジスタＭ２のドレインに接続されている。インバータＩＮＶ１の出力は、インバータＩＮＶ２の入力とキャパシタＣ１とＭＯＳトランジスタＭ２のゲートに接続されている。ＭＯＳトランジスタＭ２のソースとキャパシタＣ１の他端は接地されている。

インバータＩＮＶ２とＩＮＶ３は縦続接続されており、インバータＩＮＶ１の出力信号がインバータＩＮＶ２で反転され、さらにインバータＩＮＶ２の出力信号がインバータＩＮＶ３で反転されてパワーオンリセット（ＰＯＷＥＲ ＯＮ ＲＥＳＥＴ)信号として、図示しないロジック回路等に出力される。

ここで、上記のパワーオンリセット回路１１の動作を説明する。電源がオフされているときには、電源電圧ＶＤＤを抵抗Ｒ１とＲ２で分圧した電圧は0Vであり、ＭＯＳトランジスタＭ１はオフ状態となる。このとき、インバータＩＮＶ１の入力には電源電圧ＶＤＤが印加されるが、電源電圧ＶＤＤは０ＶであるのでインバータＩＮＶ１の出力も０Ｖとなる。

電源がオンされ、電源電圧ＶＤＤが上昇を開始しても、電源電圧ＶＤＤを抵抗Ｒ１とＲ２で分圧した電圧がＭＯＳトランジスタＭ１の閾値電圧Ｖｔｈ１未満のときには、ＭＯＳトランジスタＭ１はオフ状態となり、ＭＯＳトランジスタＭ１の出力電圧は電源電圧ＶＤＤとなる。ＭＯＳトランジスタＭ１の出力電圧が電源電圧ＶＤＤのとき、インバータＩＮＶ１の出力はローレベルの状態を保持する。インバータＩＮＶ１の出力がローレベルのとき、キャパシタＣ１の電圧は接地電位となり、ＭＯＳトランジスタＭ２はオフ状態となっている。

電源電圧ＶＤＤが上昇し、電源電圧ＶＤＤを抵抗Ｒ１とＲ２で分圧した電圧が、ＭＯＳトランジスタＭ１の閾値電圧Ｖｔｈ１以上となると、ＭＯＳトランジスタＭ１がオンし、ＭＯＳトランジスタＭ１の出力電圧がハイレベルからローレベルに変化する。ＭＯＳトランジスタＭ１の出力がローレベルになると、インバータＩＮＶ１の出力がハイレベルに変化する。

インバータＩＮＶ１の出力がハイレベルに変化すると、キャパシタＣ１の充電が開始され、キャパシタＣ１が電源電圧ＶＤＤに充電される。そして、そのキャパシタＣ１の充電電圧がＭＯＳトランジスタＭ２の閾値電圧Ｖｔｈ２以上になると、ＭＯＳトランジスタＭ２がオンする。ＭＯＳトランジスタＭ２がオンすると、インバータＩＮＶ１の入力がローレベルとなり、インバータＩＮＶ１の出力はハイレベルの状態が保持される。インバータＩＮＶ１の出力に接続されたキャパシタＣ１と、インバータＩＮＶ１の入力と接地との間に接続されたＭＯＳトランジスタＭ２とからなる回路は、インバータＩＮＶ１の出力がハイレベルとなったとき、その状態を保持する回路として機能する。このようにインバータＩＮＶ１の出力がハイレベルになった状態を保持することで、電源電圧ＶＤＤが短い周期で変化した場合でも、インバータＩＮＶ１の出力がハイレベルとローレベルを繰り返すのを防止している。

この第１の実施の形態のパワーオンリセット回路１１は、電源電圧ＶＤＤを抵抗で分圧した電圧が、ＭＯＳトランジスタＭ１の閾値電圧Ｖｔｈ１以上か否かを検出しているので、電源電圧ＶＤＤの立ち上がりの傾きに依存せずに、電源電圧ＶＤＤが所定値に達したときにパワーオンリセット信号をローレベルからハイレベルに切り換えることができる。

従って、電源電圧ＶＤＤが緩やかに上昇する場合でも、電源オン時にロジック回路等をリセットするためのローレベルのリセット信号を確実に出力することができる。
図２は、電源電圧ＶＤＤとパワーオンリセット信号の波形を示す図であり、上側の波形図が電源電圧ＶＤＤの時間的変化を示し、下側の波形図がパワーオンリセット信号の時間的変化を示す。図２の縦軸は電圧を示し、横軸は時間を示す。また、図２の約２．３Ｖの位置の水平の線は、ＭＯＳトランジスタＭ１がオフからオン状態に変化するときの電源電圧VDDを示す。

以下、図２の波形図を参照しながら、パワーオンリセット回路１１の動作を説明する。
図２に示すように電源がオンされた直後の一定期間は、電源電圧ＶＤＤを抵抗Ｒ１とＲ２で分圧した電圧がＭＯＳトランジスタＭ１の閾値電圧Ｖｔｈ１未満となるので、その間ローレベルのパワーオンリセット信号が出力される。そして、電源電圧ＶＤＤを抵抗Ｒ１とＲ２で分圧した電圧がＭＯＳトランジスタＭ１の閾値電圧Ｖｔｈ１以上となると、パワーオンリセット信号がハイレベルに変化する。電源がオンされてパワーオンリセット信号がローレベルからハイレベルに変化するまでの期間がリセット期間となる。

この第１の実施の形態のパワーオンリセット回路１１は、電源電圧ＶＤＤを抵抗Ｒ１とＲ２で分圧した電圧をＭＯＳトランジスタＭ１のゲートに印加しているので、電源がオンされてから電源電圧ＶＤＤが所定値に達するまでの期間確実にローレベルのパワーオンリセット信号を出力することができる。すなわち、電源電圧ＶＤＤが緩やかに上昇し、その立ち上がり時間が長い場合でも、電源電圧ＶＤＤが一定電圧（ロジック回路等が動作可能な電圧）に達するまでの所定期間ローレベルのパワーオンリセット信号を出力することができる。これにより、電源電圧ＶＤＤがロジック回路等の動作が可能な電圧になった時点でローレベルのリセット信号を供給し、確実に回路をリセットすることができる。

また、図１の回路において、ＭＯＳトランジスタＭ１のゲートに印加される電圧は、抵抗Ｒ１，Ｒ２の抵抗比により決まるが、半導体集積回路の抵抗値の比のバラツキは比較的小さいので、ＭＯＳトランジスタＭ１における検出電圧の誤差を小さくできる。また、電源電圧ＶＤＤを検出する回路にキャパシタが含まれていないのでキャパシタの容量の誤差の影響も受けない。

次に、図３は、本発明の第２の実施の形態のパワーオンリセット回路２１の回路図である。
この第２の実施の形態は、電源電圧ＶＤＤを分圧する分割回路にダイオード接続したＭＯＳトランジスタＭ３を追加したものであり、その他の回路は図１と同じである。図１と同じ回路には同じ符号を付けてそれらの説明を省略する。

図３において、抵抗Ｒ１と直列に接続された抵抗Ｒ２の他端には、ダイオード接続されたｎチャネルＭＯＳトランジスタＭ３が接続され、そのＭＯＳトランジスタＭ３のソースは接地されている。この第２の実施の形態では、ＭＯＳトランジスタＭ１とＭＯＳトランジスタＭ３の特性が揃うように、回路基板上の近い位置に、もしくは隣接して配置してある。また、ＭＯＳトランジスタＭ３のチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌと、ＭＯＳトランジスタＭ１のチャネル幅Ｗ’とチャネル長Ｌ’の比Ｗ’／Ｌ’の比は、例えば、Ｗ／Ｌ：Ｗ’／Ｌ’＝２：１に設計してある。

第１の実施の形態のパワーオンリセット回路１１は、ＭＯＳトランジスタＭ１の閾値電圧Ｖｔｈ１のバラツキが電源電圧ＶＤＤの検出誤差として現れる。
この第２の実施の形態は、上述した第１の実施の形態の効果の他に以下のような効果を有する。上記のパワーオンリセット回路２１は、分圧回路にＭＯＳトランジスタＭ３が含まれているので、半導体の製造条件等によりＭＯＳトランジスタＭ１の閾値電圧Ｖｔｈ１が変化した場合に、分圧回路のＭＯＳトランジスタＭ３の閾値電圧Ｖｔｈ３も同じように変化するので、閾値電圧Ｖｔｈの変動による電源電圧ＶＤＤの検出誤差を小さくできる。

なお、第２の実施の形態では、分圧回路に２個の抵抗Ｒ１，Ｒ２とＭＯＳトランジスタＭ３を用いているが、抵抗Ｒ１とＭＯＳトランジスタＭ３で分圧回路を構成しても良い。
本発明は上述した実施の形態に限らず、例えば、以下のように構成しても良い。
（１）実施の形態は、抵抗で分圧した電圧をＭＯＳトランジスタのゲートに印加しているが、ＭＯＳトランジスタに限らず、インバータ等の他の回路でも良い。また、ＭＯＳトランジスタに限らずバイポーラトランジスタでも良い。
（２）電圧検出回路は、実施の形態に示したトランジスタ１個からなる回路に限らず、複数のトランジスタを用いた回路でも良い。

第１の実施の形態のパワーオンリセット回路の回路図である。 第１の実施の形態の回路の電源電圧とパワーオンリセット信号の波形図である。 第２の実施の形態のパワーオンリセット回路の回路図である。 従来のリセット回路の回路図である。

符号の説明

１１、１２ パワーオンリセット回路
Ｍ１、Ｍ２、Ｍ３ ＭＯＳトランジスタ

Claims (4)

1. 電源電圧を分圧する複数の抵抗からなる分圧回路と、前記分圧回路で分圧された電圧に基づいて電源電圧が所定値以上か否かを検出する回路とからなる電圧検出回路と、
   前記電圧検出回路の出力信号が入力するインバータと、
   前記インバータの入力と接地との間に接続されたトランジスタと、
   前記インバータの出力により充電されると共に、充電電圧を前記トランジスタのバイアス電圧として供給するキャパシタとを備えるパワーオンリセット回路。
2. 電源電圧が所定値以上か否かを検出する前記回路は、前記分圧回路で分圧された電圧がゲートに印加されるＭＯＳトランジスタからなる請求項１記載のパワーオンリセット回路。
3. 電源と接地との間に直列に接続された少なくとも１つの抵抗とダイオード接続されたトランジスタとからなる分圧回路と、前記分圧回路で分圧された電圧に基づいて電源電圧が所定値以上か否かを検出する回路とからなる電圧検出回路と、
   前記電圧検出回路の出力信号が入力するインバータと、
   前記インバータの入力と接地との間に接続されたトランジスタと、
   前記インバータの出力により充電されると共に、充電電圧を前記インバータの入力に接続された前記トランジスタのバイアス電圧として供給するキャパシタとを備えるパワーオンリセット回路。
4. 前記分圧回路の前記トランジスタは、ダイオード接続されたＭＯＳトランジスタからなり、電源電圧が所定値以上か否かを検出する前記回路は、ドレインが抵抗を介して電源電圧に接続され、前記分圧回路で分圧された電圧がゲートに印加され、ソースが接地されたＭＯＳトランジスタからなる請求項３記載のパワーオンリセット回路。
   
   

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