JP2007012971A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】 材料膜の粗面化を行う際に使用する微粒子に起因するパターン欠陥の発生を防止することができる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】 複数の材料膜が積層された半導体装置の製造方法において、まず、第１の材料膜を形成する。当該第１の材料膜上に、第１の材料膜と同時にエッチング可能な材料からなる微粒子を分散配置する。そして、第１の材料膜と微粒子とを同時にエッチングし、エッチングされた第１の材料膜上に第２の材料膜を形成する。
この場合、上記第１の材料膜と上記微粒子とは、同一材料で構成されていてもよく、異なる材料で構成されていてもよい。ここで、第１の材料膜と微粒子とが異なる材料で構成される場合には、第１の材料膜と微粒子は、両者のエッチング速度が略同一となる条件下でエッチングが行われる。
【選択図】 図１

Description

本発明は、複数の材料膜が積層される半導体装置の製造方法及び半導体装置に関する。

近年、半導体装置の微細化に伴い、半導体装置の層間絶縁膜に、炭素含有シリコン酸化膜（以下、ＳｉＯＣ膜という。）のような誘電率の低い膜が使用されている。しかし、このような低誘電率膜は、ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）膜等のシリコン酸化膜のような従来の層間絶縁膜に比べて上下に形成される材料膜との密着性が低く、膜剥がれが生じやすい。このため、低誘電率膜の密着性を向上させる処理が必要となる。

従来から、材料膜の密着性を向上させる手法として、材料膜の表面を粗面化して表面積を増加させる手法が使用されている。このような表面の粗面化手法の１つに、例えば、カーボンブラック等からなる微細粒子を材料膜上に配置し、当該微細粒子をマスクとして材料膜のエッチングを行う技術がある（例えば、特許文献１参照。）。

以下、上記従来技術を図面に基づいて説明する。図４は、従来の半導体装置の製造工程を示す工程断面図である。ここでは、ＳｉＯＣ膜の密着性を高めるため、ＳｉＯＣ膜の下層に形成されるＴＥＯＳ膜の表面を粗面化する事例を示す。

まず、図４（ａ）に示すように、ＢＰＳＧ（Boro-Phospho Silicate Glass）膜１と配線２が形成された図示しない半導体基板上に、ＴＥＯＳ膜３が形成される。次に、図４（ｂ）に示すように、ＴＥＯＳ膜３の上にカーボン微細粒子１２が散布される。続いて、カーボン微細粒子１２をマスクとして、ＴＥＯＳ膜３のドライエッチングが行われる。当該エッチングにより、図４（ｃ）に示すように、ＴＥＯＳ膜３の表面に凹部１３が形成される。そして、図４（ｄ）に示すように、カーボン微細粒子１２が洗浄除去された後、粗面化されたＴＥＯＳ膜３上にＳｉＯＣ膜５が形成される（図４（ｅ））。

以上のようにして形成されたＳｉＯＣ膜５及びＴＥＯＳ膜３には、通常、ＳｉＯＣ膜５上に形成される配線やＳｉＯＣ膜５に埋込み形成される配線と、配線２とを電気的に接続するためのビアホールが形成される。このようなビアホールの形成工程では、図４（ｆ）に示すように、まず、ビアホール形成位置に開口を有するレジストパターン６がＳｉＯＣ膜５上に形成される。次に、レジストパターン６をマスクとして、ＳｉＯＣ膜５及びＴＥＯＳ膜３が順次エッチング除去される（図４（ｇ））。そして、アッシング等によるレジストパターン６の除去、及び洗浄が行われ、ビアホール１４が完成する（図４（ｈ））。
特開昭６１−１０８１７６号公報

しかしながら、上記従来の粗面化手法では、高い吸着力を有するカーボン微細粒子１２は、ＴＥＯＳ膜３上や当該ＴＥＯＳ膜３に形成された凹部１３に吸着する。このため、図４（ｄ）や図４（ｅ）に示すように、一部のカーボン微細粒子１２は、洗浄除去されることなくＴＥＯＳ膜３の表面に残存してしまう。

このような状態で、ビアホール１４を形成すると、ＴＥＯＳ膜３上に残存しているカーボン微粒子１２がビアホール１４のエッチング時にマスクとなって、例えば、図４（ｆ）に示すような、ビアホール１４が狭窄する等のパターン欠陥１５が発生する。このようなパターン欠陥１５は、ビアホールコンタクトの抵抗を増大させるため、半導体装置の歩留まり低下の原因となる。

本発明は、上記従来の課題を解決するために提案されたものであって、材料膜の粗面化を行う際に使用する微粒子に起因するパターン欠陥の発生を防止することができる半導体装置の製造方法及び半導体装置を提供することを目的とする。

この目的を達成するため、本発明は、以下の手段を採用している。まず、本発明の半導体装置の製造方法は、複数の材料膜が積層された半導体装置の製造方法を前提とする。そして、本発明の半導体装置の製造方法は、まず、第１の材料膜を形成する。当該第１の材料膜上に、第１の材料膜と同時にエッチング可能な材料からなる微粒子を分散配置する。そして、第１の材料膜を微粒子とともにエッチングし、エッチングされた第１の材料膜上に第２の材料膜を形成する。

この場合、上記第１の材料膜と上記微粒子とは、同一材料で構成されていてもよく、異なる材料で構成されていてもよい。ここで、第１の材料膜と微粒子とが異なる材料で構成される場合には、第１の材料膜と微粒子は、両者のエッチング速度が略同一となるエッチング条件でエッチングされる。

本発明の半導体装置の製造方法では、微粒子をマスクとして材料膜のエッチングすることにより粗面化を行う際に、マスクである微粒子も同時にエッチングされる。このため、材料膜の表面に微粒子の直径程度の凹凸を形成する粗面化処理を行う場合には、粗面化処理完了時に微粒子は完全にエッチング除去され、粗面化処理後の材料膜表面には残留しない。したがって、材料膜上に残留した微粒子に起因するパターン欠陥の発生を抑制することができる。

また、他の観点では、本発明は、上記製造方法により製造された半導体装置を提供することができる。

本発明によれば、材料膜を粗面化する際に使用した微粒子が、粗面化処理時に消失し、粗面化処理後の材料膜表面に残留粒子として残らない。このため、パターン欠陥の発生を確実に抑制することができる。

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法を、下層の材料膜であるＴＥＯＳ膜上に、密着性の低い材料膜であるＳｉＯＣ膜を形成する事例に基づいて、図面を参照しながら説明する。なお、図１は、本実施形態に係る半導体装置の製造工程を示す工程断面図である。また、図２は、図１に示す製造工程を経て形成された半導体装置の断面を示す概略断面図である。

まず、図１（ａ）に示すように、ＢＰＳＧ膜１と配線２が形成された図示しない半導体基板上に、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法により、ＴＥＯＳ膜３が形成される。次に、ＴＥＯＳ膜３上に、酸化シリコンからなる微細粒子４（以下、シリカ微細粒子４という。）を含有する懸濁液が散布され、液体成分を除去する乾燥処理が行われる。これにより、図１（ｂ）に示すように、ＴＥＯＳ膜３上にシリカ微細粒子４が分散配置される。

続いて、シリカ微細粒子４をマスクとして、ＴＥＯＳ膜３のドライエッチングが行われる。当該ドライエッチングは、例えば、容量結合型ドライエッチング装置にて、エッチングガスにＣＦ₄ガスとＣＨＦ₃ガスとの混合ガスを用い、印加電力４００Ｗとして実施することができる。このとき、シリカ微細粒子４は、ＴＥＯＳ膜３とともにエッチングされる。すなわち、図１（ｃ）に示すように、シリカ微細粒子４が配置された位置ではシリカ微細粒子４がエッチングされ、シリカ微細粒子４が配置されていない位置では露出しているＴＥＯＳ膜３がエッチングされる。したがって、当該エッチングにより、ＴＥＯＳ膜３の表面には、シリカ微細粒子４の配置に応じた凹凸が転写される。このとき、シリカ微細粒子４の大きさ（高さ）よりも大きなエッチング量となるエッチング時間にわたってエッチング処理を行うと、図１（ｄ）に示すように、シリカ微細粒子４は、エッチング除去されて消滅し、ＴＥＯＳ膜３の表面に存在しなくなる。

以上のようにして、ＴＥＯＳ膜３の粗面化処理が行われた後、ＴＥＯＳ膜３上にＳｉＯＣ膜５が、例えば、プラズマＣＶＤ法により形成される（図１（ｅ））。そして、図１（ｆ）に示すように、ＳｉＯＣ膜５上にビアホール形成位置に開口を有するレジストパターン６が形成され、当該レジストパターン６をマスクとして、ＳｉＯＣ膜５及びＴＥＯＳ膜３がドライエッチングにより順次エッチング除去される（図１（ｇ））。そして、アッシング等によるレジストパターン６の除去、及び洗浄処理が行われ、ビアホール１４が完成する（図１（ｈ））。

この後、図２に示すように、ビアホール１４内に導電体からなるコンタクトプラグ７が埋め込まれ、ＳｉＯＣ膜５上に、当該コンタクトプラグ７と電気的に接続される上層配線９が形成される。そして、当該上層配線９上に、層間絶縁膜としてＴＥＯＳ膜１０が形成され、図２に示す断面構造を有する半導体装置が形成される。

以上説明したように、本実施形態の半導体装置の製造方法によれば、粗面化処理が行われる下層膜と、当該粗面化処理に使用される微細粒子とが、同一の材料で構成されているため、粗面化処理を行うと同時に微細粒子を消失させることができる。このため、ビアホール１４の形成工程等の以降の加工工程において、従来のように、残留微細粒子に起因するパターン欠陥が生じることを確実に防止することができる。また、上記製造方法により形成された半導体装置は、ＳｉＯＣ膜５等の密着性が低い材料膜とＴＥＯＳ膜３のような下層材料膜との界面に、表面積を増加させるための粗面化部８を備えるため、両材料膜間の密着性が向上されることはいうまでもない。

なお、上記の例では、粗面化処理が行われる材料膜、及び当該粗面化処理に使用される微細粒子の材料として、酸化シリコンを例示したが、本発明は当該材料に限定されるものではない。材料膜、及び微細粒子の材料としては、例えば、ポリシリコンや窒化シリコン等、エッチングが可能な任意の材料を使用することができる。また、上記では、粗面化処理にドライエッチングを使用したが、微細粒子が移動することのない条件下であれば、ウェットエッチングを使用することも可能である。

さらに、上記ビアホール１４の形成工程でのＴＥＯＳ膜３のエッチングは、オーバエッチングとなるエッチング時間で行うことが好ましい。これにより、仮に、ＴＥＯＳ膜３上にシリカ微細粒子４が残留した場合でも、ビアホール１４の形成時に残留微細粒子がエッチング除去されるため、上記効果が損なわれることはない。

（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置の製造方法を、下層の材料膜であるシリコン窒化膜（以下、ＳｉＮ膜という。）上に、密着性の低い材料膜であるＳｉＯＣ膜を形成する事例に基づいて、図面を参照しながら説明する。図３は、本実施形態に係る半導体装置の製造工程を示す工程断面図である。

まず、図３（ａ）に示すように、ＢＰＳＧ膜１と配線２が形成された図示しない半導体基板上に、例えば、プラズマＣＶＤ法によりＳｉＮ膜１１が形成される。次に、ＳｉＮ膜１１上に、シリカ微細粒子４を含有する懸濁液が散布され、乾燥処理が行われる。これにより、図３（ｂ）に示すように、ＳｉＮ膜１１上にシリカ微細粒子４が分散配置される。

続いて、シリカ微細粒子４をマスクとして、ＳｉＮ膜１１のドライエッチングが行われ、ＳｉＮ膜１１の表面にシリカ微細粒子４の配置に応じた凹凸が転写される（図３（ｃ））。当該ドライエッチングは、例えば、容量結合型ドライエッチング装置にて、エッチングガスにＣＨＦ₃ガスとＯ₂ガスとの混合ガスを用い、印加電力４００Ｗとして実施することができる。このとき、ＣＨＦ₃ガスの流量及びＯ₂ガスの流量は、ＳｉＮ膜１１とシリカ微細粒子４の選択比（エッチング速度の比）が、ほぼ１となる条件に調整される。このような条件は、例えば、ＣＨＦ₃ガスの流量１００ｍｌ／ｍｉｎ（標準状態）、Ｏ₂ガスの流量２ｍｌ／ｍｉｎ（標準状態）である。また、このとき、シリカ微細粒子４の大きさ（高さ）よりも大きいエッチング量となるエッチング時間のエッチング処理を行うことにより、図３（ｄ）に示すように、シリカ微細粒子４はエッチングされて消滅し、ＳｉＮ膜１１の粗面化処理とともに除去される。

以上のようにして、ＳｉＮ膜１１の粗面化処理が行われた後、ＳｉＮ膜１１上にＳｉＯＣ膜５が形成される（図３（ｅ））。そして、図３（ｆ）に示すように、ＳｉＯＣ膜５上にビアホール形成位置に開口を有するレジストパターン６が形成され、当該レジストパターン６をマスクとして、ＳｉＯＣ膜５及びＳｉＮ膜１１がドライエッチングにより順次エッチング除去される（図３（ｇ））。そして、レジストパターン６の除去、及び洗浄処理が行われ、ビアホール１４が完成する（図３（ｈ））。この後、コンタクトプラグ７、上層配線９、及び、層間絶縁膜１０が形成される工程は、上記第1の実施形態と同様である。

以上説明したように、本実施形態の半導体装置の製造方法によれば、粗面化処理が行われる下層膜と、当該粗面化処理に使用される微細粒子とを、エッチング速度が略同等となるエッチング条件によりエッチングすることで粗面化処理を行うため、粗面化処理中に微細粒子を消失させることができる。このため、ビアホール１４の形成工程等の以降の加工工程において、従来のように、残留微細粒子に起因するパターン欠陥が生じることを確実に防止することができる。

なお、本実施の形態では、粗面化処理が行われる材料膜の材料と、当該粗面化処理に用いる微細粒子の材料の組み合わせとして、窒化シリコンと酸化シリコンの組み合わせを例示したが、エッチング速度が略同等となるエッチング条件を有する材料の組み合わせであれば、任意の組み合わせを採用することができる。また、上記では、粗面化処理にドライエッチングを使用したが、微細粒子が移動することのないエッチング条件であれば、ウェットエッチングを使用してもよい。

さらに、上記ビアホール１４の形成工程でのＳｉＮ膜１１のエッチング条件は、ＳｉＮ膜１１とシリカ微細粒子４とのエッチング速度が略同等となる上記条件とし、オーバエッチングとなるエッチング時間でエッチング行うことが好ましい。この条件下では、仮に、ＳｉＮ膜１１上にシリカ微細粒子４が残留した場合であっても、ビアホール１４の形成時残留微細粒子はエッチング除去されるため、パターン欠陥の発生が防止される。

以上説明したように、本発明によれば、密着性向上のための粗面化処理において、当該粗面化処理に使用する微細粒子に起因するパターン欠陥の発生を確実に防止することができる。

なお、上記各実施形態では、粗面化処理が行われる材料膜上に微細粒子を分散配置するために、微細粒子を含有する懸濁液を塗布する手法を採用したが、当該材料膜上に微細粒子を分散配置できる方法あれば、本方法に限らず任意の方法を使用することができる。

また、上記各実施形態では、粗面化処理が行われた材料膜上に形成する密着性の低い材料膜としてＳｉＯＣ膜を例示した。しかしながら、粗面化処理が行われた材料膜上に形成される材料膜の材質は、特に限定されるものではなく、絶縁膜に限らず導電膜であってもよい。

さらに、上記各実施形態の各工程において例示した各プロセスは、本発明の効果を奏する範囲において、公知の等価なプロセスにより置換することが可能であることはいうまでもない。

本発明は、密着性向上のための粗面化処理において、当該粗面化処理に使用する微細粒子に起因するパターン欠陥の発生を確実に防止できるという効果を有し、複数の材料膜が積層された半導体装置の製造方法、及び半導体装置として有用である。

本発明の第１の実施形態の半導体装置の製造工程を示す工程断面図。 本発明の第１の実施形態の半導体装置の概略断面図。 本発明の第２の実施形態の半導体装置の製造工程を示す工程断面図。 従来の半導体装置の製造工程を示す工程断面図。

符号の説明

１ ＢＰＳＧ膜
２ 配線
３ ＴＥＯＳ膜
４ シリカ微細粒子（微粒子）
５ ＳｉＯＣ膜
６ レジストパターン
７ コンタクトプラグ
８ 粗面化部
９ 上層配線
１０ ＴＥＯＳ膜
１１ ＳｉＮ膜
１２ カーボン微細粒子
１３ 凹部
１４ ビアホール
１５ パターン欠陥

Claims (6)

1. 複数の材料膜が積層される半導体装置の製造方法において、
   第１の材料膜を形成する工程と、
   前記第１の材料膜上に、当該第１の材料膜と同時にエッチング可能な材料からなる微粒子を分散配置する工程と、
   前記第１の材料膜を前記微粒子とともにエッチングする工程と、
   前記エッチングされた第１の材料膜上に第２の材料膜を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記第１の材料膜及び前記微粒子が同一の材料からなる、請求項１記載の半導体装置の製造方法。
3. 前記材料が酸化シリコンである、請求項２記載の半導体装置の製造方法。
4. 前記エッチング工程が、前記第１の材料膜と前記微粒子とのエッチング速度が略同等となるエッチング条件でエッチングを行う工程である、請求項１記載の半導体装置の製造方法。
5. 前記エッチングがドライエッチングである、請求項１から４のいずれかに記載の半導体装置の製造方法
6. 複数の材料膜が積層される半導体装置において、
   表面に分散配置された微粒子とともにエッチングされることにより、表面が粗面化された第１の材料膜と、
   前記第１の材料膜上に形成された第２の材料膜と、
   を備えたことを特徴とする半導体装置。
   
   

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