JP2007012971A - Semiconductor device and method for manufacturing the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for manufacturing a semiconductor device by which pattern defects due to small particles used for roughening a material film can be prevented, and to provide the semiconductor device. <P>SOLUTION: In the method for manufacturing the semiconductor device which has several laminated material films, a first material film is formed. Small particles of a material which can be etched at the same time as the first material film are dispersed and arranged on the first material film. Then the first material film and the small particles are simultaneously etched, and a second material film is formed on the etched first material film. In this case, the above first material film and the small particles may be formed of the same material or different materials. When the first material film and the small particles are formed of different materials, the first material film and the small particles are etched under conditions that make their etch rate approximately equal. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、複数の材料膜が積層される半導体装置の製造方法及び半導体装置に関する。   The present invention relates to a semiconductor device manufacturing method and a semiconductor device in which a plurality of material films are stacked.

近年、半導体装置の微細化に伴い、半導体装置の層間絶縁膜に、炭素含有シリコン酸化膜（以下、ＳｉＯＣ膜という。）のような誘電率の低い膜が使用されている。しかし、このような低誘電率膜は、ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）膜等のシリコン酸化膜のような従来の層間絶縁膜に比べて上下に形成される材料膜との密着性が低く、膜剥がれが生じやすい。このため、低誘電率膜の密着性を向上させる処理が必要となる。   In recent years, with the miniaturization of semiconductor devices, films having a low dielectric constant, such as carbon-containing silicon oxide films (hereinafter referred to as SiOC films), are used for interlayer insulating films of semiconductor devices. However, such a low dielectric constant film has an adhesive property with a material film formed above and below a conventional interlayer insulating film such as a silicon oxide film such as a TEOS (Tetra-Ethyl-Ortho-Silicate) film. Low and film peeling is likely to occur. For this reason, the process which improves the adhesiveness of a low dielectric constant film is needed.

従来から、材料膜の密着性を向上させる手法として、材料膜の表面を粗面化して表面積を増加させる手法が使用されている。このような表面の粗面化手法の１つに、例えば、カーボンブラック等からなる微細粒子を材料膜上に配置し、当該微細粒子をマスクとして材料膜のエッチングを行う技術がある（例えば、特許文献１参照。）。   Conventionally, as a technique for improving the adhesion of a material film, a technique for increasing the surface area by roughening the surface of the material film has been used. As one of such surface roughening methods, for example, there is a technique in which fine particles made of carbon black or the like are arranged on a material film, and the material film is etched using the fine particles as a mask (for example, patents). Reference 1).

以下、上記従来技術を図面に基づいて説明する。図４は、従来の半導体装置の製造工程を示す工程断面図である。ここでは、ＳｉＯＣ膜の密着性を高めるため、ＳｉＯＣ膜の下層に形成されるＴＥＯＳ膜の表面を粗面化する事例を示す。   The above prior art will be described below with reference to the drawings. FIG. 4 is a process cross-sectional view illustrating a manufacturing process of a conventional semiconductor device. Here, an example is shown in which the surface of the TEOS film formed under the SiOC film is roughened in order to improve the adhesion of the SiOC film.

まず、図４（ａ）に示すように、ＢＰＳＧ（Boro-Phospho Silicate Glass）膜１と配線２が形成された図示しない半導体基板上に、ＴＥＯＳ膜３が形成される。次に、図４（ｂ）に示すように、ＴＥＯＳ膜３の上にカーボン微細粒子１２が散布される。続いて、カーボン微細粒子１２をマスクとして、ＴＥＯＳ膜３のドライエッチングが行われる。当該エッチングにより、図４（ｃ）に示すように、ＴＥＯＳ膜３の表面に凹部１３が形成される。そして、図４（ｄ）に示すように、カーボン微細粒子１２が洗浄除去された後、粗面化されたＴＥＯＳ膜３上にＳｉＯＣ膜５が形成される（図４（ｅ））。   First, as shown in FIG. 4A, a TEOS film 3 is formed on a semiconductor substrate (not shown) on which a BPSG (Boro-Phospho Silicate Glass) film 1 and wirings 2 are formed. Next, as shown in FIG. 4B, carbon fine particles 12 are dispersed on the TEOS film 3. Subsequently, the TEOS film 3 is dry etched using the carbon fine particles 12 as a mask. By this etching, a recess 13 is formed on the surface of the TEOS film 3 as shown in FIG. Then, as shown in FIG. 4D, after the carbon fine particles 12 are cleaned and removed, the SiOC film 5 is formed on the roughened TEOS film 3 (FIG. 4E).

以上のようにして形成されたＳｉＯＣ膜５及びＴＥＯＳ膜３には、通常、ＳｉＯＣ膜５上に形成される配線やＳｉＯＣ膜５に埋込み形成される配線と、配線２とを電気的に接続するためのビアホールが形成される。このようなビアホールの形成工程では、図４（ｆ）に示すように、まず、ビアホール形成位置に開口を有するレジストパターン６がＳｉＯＣ膜５上に形成される。次に、レジストパターン６をマスクとして、ＳｉＯＣ膜５及びＴＥＯＳ膜３が順次エッチング除去される（図４（ｇ））。そして、アッシング等によるレジストパターン６の除去、及び洗浄が行われ、ビアホール１４が完成する（図４（ｈ））。
特開昭６１−１０８１７６号公報 In the SiOC film 5 and the TEOS film 3 formed as described above, a wiring formed on the SiOC film 5 or a wiring embedded in the SiOC film 5 is electrically connected to the wiring 2. A via hole is formed. In such a via hole forming step, as shown in FIG. 4F, first, a resist pattern 6 having an opening at a via hole forming position is formed on the SiOC film 5. Next, using the resist pattern 6 as a mask, the SiOC film 5 and the TEOS film 3 are sequentially removed by etching (FIG. 4G). Then, the resist pattern 6 is removed and washed by ashing or the like, thereby completing the via hole 14 (FIG. 4H).
JP 61-108176 A

しかしながら、上記従来の粗面化手法では、高い吸着力を有するカーボン微細粒子１２は、ＴＥＯＳ膜３上や当該ＴＥＯＳ膜３に形成された凹部１３に吸着する。このため、図４（ｄ）や図４（ｅ）に示すように、一部のカーボン微細粒子１２は、洗浄除去されることなくＴＥＯＳ膜３の表面に残存してしまう。   However, in the conventional roughening method, the carbon fine particles 12 having a high adsorbing force are adsorbed on the TEOS film 3 or the recesses 13 formed on the TEOS film 3. For this reason, as shown in FIGS. 4D and 4E, some of the carbon fine particles 12 remain on the surface of the TEOS film 3 without being washed away.

このような状態で、ビアホール１４を形成すると、ＴＥＯＳ膜３上に残存しているカーボン微粒子１２がビアホール１４のエッチング時にマスクとなって、例えば、図４（ｆ）に示すような、ビアホール１４が狭窄する等のパターン欠陥１５が発生する。このようなパターン欠陥１５は、ビアホールコンタクトの抵抗を増大させるため、半導体装置の歩留まり低下の原因となる。   When the via hole 14 is formed in such a state, the carbon fine particles 12 remaining on the TEOS film 3 serve as a mask when the via hole 14 is etched. For example, the via hole 14 as shown in FIG. Pattern defects 15 such as narrowing occur. Such a pattern defect 15 increases the resistance of the via hole contact, which causes a decrease in the yield of the semiconductor device.

本発明は、上記従来の課題を解決するために提案されたものであって、材料膜の粗面化を行う際に使用する微粒子に起因するパターン欠陥の発生を防止することができる半導体装置の製造方法及び半導体装置を提供することを目的とする。   The present invention has been proposed in order to solve the above-described conventional problems, and is a semiconductor device capable of preventing the occurrence of pattern defects caused by fine particles used when a material film is roughened. An object is to provide a manufacturing method and a semiconductor device.

この目的を達成するため、本発明は、以下の手段を採用している。まず、本発明の半導体装置の製造方法は、複数の材料膜が積層された半導体装置の製造方法を前提とする。そして、本発明の半導体装置の製造方法は、まず、第１の材料膜を形成する。当該第１の材料膜上に、第１の材料膜と同時にエッチング可能な材料からなる微粒子を分散配置する。そして、第１の材料膜を微粒子とともにエッチングし、エッチングされた第１の材料膜上に第２の材料膜を形成する。   In order to achieve this object, the present invention employs the following means. First, the semiconductor device manufacturing method of the present invention is premised on a semiconductor device manufacturing method in which a plurality of material films are stacked. In the method for manufacturing a semiconductor device of the present invention, first, a first material film is formed. Fine particles made of a material that can be etched simultaneously with the first material film are dispersed over the first material film. Then, the first material film is etched together with the fine particles, and a second material film is formed on the etched first material film.

この場合、上記第１の材料膜と上記微粒子とは、同一材料で構成されていてもよく、異なる材料で構成されていてもよい。ここで、第１の材料膜と微粒子とが異なる材料で構成される場合には、第１の材料膜と微粒子は、両者のエッチング速度が略同一となるエッチング条件でエッチングされる。   In this case, the first material film and the fine particles may be made of the same material or different materials. Here, when the first material film and the fine particles are made of different materials, the first material film and the fine particles are etched under an etching condition in which the etching rates of both are substantially the same.

本発明の半導体装置の製造方法では、微粒子をマスクとして材料膜のエッチングすることにより粗面化を行う際に、マスクである微粒子も同時にエッチングされる。このため、材料膜の表面に微粒子の直径程度の凹凸を形成する粗面化処理を行う場合には、粗面化処理完了時に微粒子は完全にエッチング除去され、粗面化処理後の材料膜表面には残留しない。したがって、材料膜上に残留した微粒子に起因するパターン欠陥の発生を抑制することができる。   In the method for manufacturing a semiconductor device of the present invention, when the surface of the material film is roughened by etching the material film using the fine particles as a mask, the fine particles that are the mask are also etched simultaneously. For this reason, when performing a roughening process that forms irregularities about the diameter of the fine particles on the surface of the material film, the fine particles are completely etched away when the roughening process is completed, and the surface of the material film after the roughening process Does not remain. Therefore, the occurrence of pattern defects due to fine particles remaining on the material film can be suppressed.

また、他の観点では、本発明は、上記製造方法により製造された半導体装置を提供することができる。   In another aspect, the present invention can provide a semiconductor device manufactured by the above manufacturing method.

本発明によれば、材料膜を粗面化する際に使用した微粒子が、粗面化処理時に消失し、粗面化処理後の材料膜表面に残留粒子として残らない。このため、パターン欠陥の発生を確実に抑制することができる。   According to the present invention, the fine particles used in roughening the material film disappear during the roughening treatment and do not remain as residual particles on the surface of the material film after the roughening treatment. For this reason, generation | occurrence | production of a pattern defect can be suppressed reliably.

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法を、下層の材料膜であるＴＥＯＳ膜上に、密着性の低い材料膜であるＳｉＯＣ膜を形成する事例に基づいて、図面を参照しながら説明する。なお、図１は、本実施形態に係る半導体装置の製造工程を示す工程断面図である。また、図２は、図１に示す製造工程を経て形成された半導体装置の断面を示す概略断面図である。 (First embodiment)
Hereinafter, a method for manufacturing a semiconductor device according to the first embodiment of the present invention will be described based on an example in which a SiOC film, which is a low adhesion material film, is formed on a TEOS film, which is a lower material film. The description will be given with reference. FIG. 1 is a process cross-sectional view illustrating the manufacturing process of the semiconductor device according to the present embodiment. 2 is a schematic cross-sectional view showing a cross section of the semiconductor device formed through the manufacturing process shown in FIG.

まず、図１（ａ）に示すように、ＢＰＳＧ膜１と配線２が形成された図示しない半導体基板上に、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法により、ＴＥＯＳ膜３が形成される。次に、ＴＥＯＳ膜３上に、酸化シリコンからなる微細粒子４（以下、シリカ微細粒子４という。）を含有する懸濁液が散布され、液体成分を除去する乾燥処理が行われる。これにより、図１（ｂ）に示すように、ＴＥＯＳ膜３上にシリカ微細粒子４が分散配置される。   First, as shown in FIG. 1A, a TEOS film 3 is formed on a semiconductor substrate (not shown) on which a BPSG film 1 and wirings 2 are formed by, for example, a plasma CVD (Chemical Vapor Deposition) method. Next, a suspension containing fine particles 4 made of silicon oxide (hereinafter referred to as silica fine particles 4) is sprayed on the TEOS film 3, and a drying process for removing liquid components is performed. Thereby, as shown in FIG. 1B, the silica fine particles 4 are dispersedly arranged on the TEOS film 3.

続いて、シリカ微細粒子４をマスクとして、ＴＥＯＳ膜３のドライエッチングが行われる。当該ドライエッチングは、例えば、容量結合型ドライエッチング装置にて、エッチングガスにＣＦ4ガスとＣＨＦ3ガスとの混合ガスを用い、印加電力４００Ｗとして実施することができる。このとき、シリカ微細粒子４は、ＴＥＯＳ膜３とともにエッチングされる。すなわち、図１（ｃ）に示すように、シリカ微細粒子４が配置された位置ではシリカ微細粒子４がエッチングされ、シリカ微細粒子４が配置されていない位置では露出しているＴＥＯＳ膜３がエッチングされる。したがって、当該エッチングにより、ＴＥＯＳ膜３の表面には、シリカ微細粒子４の配置に応じた凹凸が転写される。このとき、シリカ微細粒子４の大きさ（高さ）よりも大きなエッチング量となるエッチング時間にわたってエッチング処理を行うと、図１（ｄ）に示すように、シリカ微細粒子４は、エッチング除去されて消滅し、ＴＥＯＳ膜３の表面に存在しなくなる。 Subsequently, the TEOS film 3 is dry etched using the silica fine particles 4 as a mask. The dry etching can be performed with, for example, a capacitively coupled dry etching apparatus using a mixed gas of CF 4 gas and CHF 3 gas as an etching gas and an applied power of 400 W. At this time, the silica fine particles 4 are etched together with the TEOS film 3. That is, as shown in FIG. 1C, the silica fine particles 4 are etched at the positions where the silica fine particles 4 are arranged, and the exposed TEOS film 3 is etched at the positions where the silica fine particles 4 are not arranged. Is done. Therefore, by the etching, irregularities corresponding to the arrangement of the silica fine particles 4 are transferred to the surface of the TEOS film 3. At this time, when the etching process is performed for an etching time that is an etching amount larger than the size (height) of the silica fine particles 4, the silica fine particles 4 are removed by etching as shown in FIG. It disappears and no longer exists on the surface of the TEOS film 3.

以上のようにして、ＴＥＯＳ膜３の粗面化処理が行われた後、ＴＥＯＳ膜３上にＳｉＯＣ膜５が、例えば、プラズマＣＶＤ法により形成される（図１（ｅ））。そして、図１（ｆ）に示すように、ＳｉＯＣ膜５上にビアホール形成位置に開口を有するレジストパターン６が形成され、当該レジストパターン６をマスクとして、ＳｉＯＣ膜５及びＴＥＯＳ膜３がドライエッチングにより順次エッチング除去される（図１（ｇ））。そして、アッシング等によるレジストパターン６の除去、及び洗浄処理が行われ、ビアホール１４が完成する（図１（ｈ））。   After the surface roughening treatment of the TEOS film 3 is performed as described above, the SiOC film 5 is formed on the TEOS film 3 by, for example, a plasma CVD method (FIG. 1E). Then, as shown in FIG. 1F, a resist pattern 6 having an opening at a via hole formation position is formed on the SiOC film 5, and the SiOC film 5 and the TEOS film 3 are dry-etched using the resist pattern 6 as a mask. Etching is sequentially removed (FIG. 1 (g)). Then, the resist pattern 6 is removed by ashing or the like, and a cleaning process is performed, thereby completing the via hole 14 (FIG. 1H).

この後、図２に示すように、ビアホール１４内に導電体からなるコンタクトプラグ７が埋め込まれ、ＳｉＯＣ膜５上に、当該コンタクトプラグ７と電気的に接続される上層配線９が形成される。そして、当該上層配線９上に、層間絶縁膜としてＴＥＯＳ膜１０が形成され、図２に示す断面構造を有する半導体装置が形成される。   Thereafter, as shown in FIG. 2, a contact plug 7 made of a conductor is embedded in the via hole 14, and an upper wiring 9 electrically connected to the contact plug 7 is formed on the SiOC film 5. Then, a TEOS film 10 is formed as an interlayer insulating film on the upper layer wiring 9, and a semiconductor device having a cross-sectional structure shown in FIG. 2 is formed.

以上説明したように、本実施形態の半導体装置の製造方法によれば、粗面化処理が行われる下層膜と、当該粗面化処理に使用される微細粒子とが、同一の材料で構成されているため、粗面化処理を行うと同時に微細粒子を消失させることができる。このため、ビアホール１４の形成工程等の以降の加工工程において、従来のように、残留微細粒子に起因するパターン欠陥が生じることを確実に防止することができる。また、上記製造方法により形成された半導体装置は、ＳｉＯＣ膜５等の密着性が低い材料膜とＴＥＯＳ膜３のような下層材料膜との界面に、表面積を増加させるための粗面化部８を備えるため、両材料膜間の密着性が向上されることはいうまでもない。   As described above, according to the manufacturing method of the semiconductor device of the present embodiment, the lower layer film to be roughened and the fine particles used for the roughening treatment are made of the same material. Therefore, the fine particles can be eliminated simultaneously with the roughening treatment. For this reason, it is possible to reliably prevent the occurrence of pattern defects due to the residual fine particles as in the prior art in subsequent processing steps such as the formation process of the via hole 14. Further, the semiconductor device formed by the above manufacturing method has a roughened portion 8 for increasing the surface area at the interface between the material film with low adhesion such as the SiOC film 5 and the lower layer material film such as the TEOS film 3. Needless to say, the adhesion between the two material films is improved.

なお、上記の例では、粗面化処理が行われる材料膜、及び当該粗面化処理に使用される微細粒子の材料として、酸化シリコンを例示したが、本発明は当該材料に限定されるものではない。材料膜、及び微細粒子の材料としては、例えば、ポリシリコンや窒化シリコン等、エッチングが可能な任意の材料を使用することができる。また、上記では、粗面化処理にドライエッチングを使用したが、微細粒子が移動することのない条件下であれば、ウェットエッチングを使用することも可能である。   In the above example, silicon oxide is exemplified as the material film to be roughened and the fine particle material used for the roughening. However, the present invention is limited to the material. is not. As the material film and the material of the fine particles, for example, any material that can be etched, such as polysilicon or silicon nitride, can be used. In the above description, dry etching is used for the roughening treatment, but wet etching can be used as long as fine particles do not move.

さらに、上記ビアホール１４の形成工程でのＴＥＯＳ膜３のエッチングは、オーバエッチングとなるエッチング時間で行うことが好ましい。これにより、仮に、ＴＥＯＳ膜３上にシリカ微細粒子４が残留した場合でも、ビアホール１４の形成時に残留微細粒子がエッチング除去されるため、上記効果が損なわれることはない。   Further, the etching of the TEOS film 3 in the step of forming the via hole 14 is preferably performed in an etching time that is overetching. As a result, even if the silica fine particles 4 remain on the TEOS film 3, the residual fine particles are removed by etching during the formation of the via hole 14, so that the above effect is not impaired.

（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置の製造方法を、下層の材料膜であるシリコン窒化膜（以下、ＳｉＮ膜という。）上に、密着性の低い材料膜であるＳｉＯＣ膜を形成する事例に基づいて、図面を参照しながら説明する。図３は、本実施形態に係る半導体装置の製造工程を示す工程断面図である。 (Second Embodiment)
Next, in the method for manufacturing a semiconductor device according to the second embodiment of the present invention, a SiOC film that is a material film with low adhesion is formed on a silicon nitride film (hereinafter referred to as SiN film) that is a lower material film. Based on the case of forming the above, description will be made with reference to the drawings. FIG. 3 is a process cross-sectional view illustrating the manufacturing process of the semiconductor device according to the present embodiment.

まず、図３（ａ）に示すように、ＢＰＳＧ膜１と配線２が形成された図示しない半導体基板上に、例えば、プラズマＣＶＤ法によりＳｉＮ膜１１が形成される。次に、ＳｉＮ膜１１上に、シリカ微細粒子４を含有する懸濁液が散布され、乾燥処理が行われる。これにより、図３（ｂ）に示すように、ＳｉＮ膜１１上にシリカ微細粒子４が分散配置される。   First, as shown in FIG. 3A, a SiN film 11 is formed on a semiconductor substrate (not shown) on which the BPSG film 1 and the wiring 2 are formed by, for example, a plasma CVD method. Next, a suspension containing the silica fine particles 4 is sprayed on the SiN film 11, and a drying process is performed. Thereby, as shown in FIG. 3B, the silica fine particles 4 are dispersedly arranged on the SiN film 11.

続いて、シリカ微細粒子４をマスクとして、ＳｉＮ膜１１のドライエッチングが行われ、ＳｉＮ膜１１の表面にシリカ微細粒子４の配置に応じた凹凸が転写される（図３（ｃ））。当該ドライエッチングは、例えば、容量結合型ドライエッチング装置にて、エッチングガスにＣＨＦ3ガスとＯ2ガスとの混合ガスを用い、印加電力４００Ｗとして実施することができる。このとき、ＣＨＦ3ガスの流量及びＯ2ガスの流量は、ＳｉＮ膜１１とシリカ微細粒子４の選択比（エッチング速度の比）が、ほぼ１となる条件に調整される。このような条件は、例えば、ＣＨＦ3ガスの流量１００ｍｌ／ｍｉｎ（標準状態）、Ｏ2ガスの流量２ｍｌ／ｍｉｎ（標準状態）である。また、このとき、シリカ微細粒子４の大きさ（高さ）よりも大きいエッチング量となるエッチング時間のエッチング処理を行うことにより、図３（ｄ）に示すように、シリカ微細粒子４はエッチングされて消滅し、ＳｉＮ膜１１の粗面化処理とともに除去される。 Subsequently, the SiN film 11 is dry-etched using the silica fine particles 4 as a mask, and irregularities corresponding to the arrangement of the silica fine particles 4 are transferred to the surface of the SiN film 11 (FIG. 3C). The dry etching can be performed, for example, with a capacitively coupled dry etching apparatus using a mixed gas of CHF 3 gas and O 2 gas as an etching gas and an applied power of 400 W. At this time, the flow rate of the CHF 3 gas and the flow rate of the O 2 gas are adjusted so that the selection ratio (etching rate ratio) between the SiN film 11 and the silica fine particles 4 is approximately 1. Such conditions are, for example, a CHF 3 gas flow rate of 100 ml / min (standard state) and an O 2 gas flow rate of 2 ml / min (standard state). At this time, the silica fine particles 4 are etched as shown in FIG. 3 (d) by performing an etching process for an etching time with an etching amount larger than the size (height) of the silica fine particles 4. Disappears together with the roughening treatment of the SiN film 11.

以上のようにして、ＳｉＮ膜１１の粗面化処理が行われた後、ＳｉＮ膜１１上にＳｉＯＣ膜５が形成される（図３（ｅ））。そして、図３（ｆ）に示すように、ＳｉＯＣ膜５上にビアホール形成位置に開口を有するレジストパターン６が形成され、当該レジストパターン６をマスクとして、ＳｉＯＣ膜５及びＳｉＮ膜１１がドライエッチングにより順次エッチング除去される（図３（ｇ））。そして、レジストパターン６の除去、及び洗浄処理が行われ、ビアホール１４が完成する（図３（ｈ））。この後、コンタクトプラグ７、上層配線９、及び、層間絶縁膜１０が形成される工程は、上記第1の実施形態と同様である。   After the surface roughening process of the SiN film 11 is performed as described above, the SiOC film 5 is formed on the SiN film 11 (FIG. 3E). Then, as shown in FIG. 3F, a resist pattern 6 having an opening at a via hole forming position is formed on the SiOC film 5, and the SiOC film 5 and the SiN film 11 are dry-etched using the resist pattern 6 as a mask. Etching is sequentially removed (FIG. 3G). Then, the resist pattern 6 is removed and a cleaning process is performed to complete the via hole 14 (FIG. 3H). Thereafter, the process of forming the contact plug 7, the upper layer wiring 9, and the interlayer insulating film 10 is the same as that in the first embodiment.

以上説明したように、本実施形態の半導体装置の製造方法によれば、粗面化処理が行われる下層膜と、当該粗面化処理に使用される微細粒子とを、エッチング速度が略同等となるエッチング条件によりエッチングすることで粗面化処理を行うため、粗面化処理中に微細粒子を消失させることができる。このため、ビアホール１４の形成工程等の以降の加工工程において、従来のように、残留微細粒子に起因するパターン欠陥が生じることを確実に防止することができる。   As described above, according to the manufacturing method of the semiconductor device of the present embodiment, the lower layer film subjected to the roughening process and the fine particles used in the roughening process have substantially the same etching rate. Since the roughening treatment is performed by etching under the etching conditions, fine particles can be lost during the roughening treatment. For this reason, it is possible to reliably prevent the occurrence of pattern defects due to the residual fine particles as in the prior art in subsequent processing steps such as the formation process of the via hole 14.

なお、本実施の形態では、粗面化処理が行われる材料膜の材料と、当該粗面化処理に用いる微細粒子の材料の組み合わせとして、窒化シリコンと酸化シリコンの組み合わせを例示したが、エッチング速度が略同等となるエッチング条件を有する材料の組み合わせであれば、任意の組み合わせを採用することができる。また、上記では、粗面化処理にドライエッチングを使用したが、微細粒子が移動することのないエッチング条件であれば、ウェットエッチングを使用してもよい。   In this embodiment mode, a combination of silicon nitride and silicon oxide is exemplified as a combination of a material film to be roughened and a fine particle material to be used for the roughening treatment. Any combination can be adopted as long as the combinations of materials having etching conditions that are substantially equivalent to each other. In the above, dry etching is used for the roughening treatment, but wet etching may be used as long as the etching conditions do not cause fine particles to move.

さらに、上記ビアホール１４の形成工程でのＳｉＮ膜１１のエッチング条件は、ＳｉＮ膜１１とシリカ微細粒子４とのエッチング速度が略同等となる上記条件とし、オーバエッチングとなるエッチング時間でエッチング行うことが好ましい。この条件下では、仮に、ＳｉＮ膜１１上にシリカ微細粒子４が残留した場合であっても、ビアホール１４の形成時残留微細粒子はエッチング除去されるため、パターン欠陥の発生が防止される。   Furthermore, the etching conditions of the SiN film 11 in the process of forming the via hole 14 are the above-described conditions that the etching rates of the SiN film 11 and the silica fine particles 4 are substantially equal, and the etching is performed with an etching time for overetching. preferable. Under these conditions, even if the silica fine particles 4 remain on the SiN film 11, the residual fine particles are removed by etching when the via hole 14 is formed, so that the occurrence of pattern defects is prevented.

以上説明したように、本発明によれば、密着性向上のための粗面化処理において、当該粗面化処理に使用する微細粒子に起因するパターン欠陥の発生を確実に防止することができる。   As described above, according to the present invention, it is possible to reliably prevent the occurrence of pattern defects due to fine particles used in the roughening process in the roughening process for improving the adhesion.

なお、上記各実施形態では、粗面化処理が行われる材料膜上に微細粒子を分散配置するために、微細粒子を含有する懸濁液を塗布する手法を採用したが、当該材料膜上に微細粒子を分散配置できる方法あれば、本方法に限らず任意の方法を使用することができる。   In each of the above embodiments, in order to disperse and arrange the fine particles on the material film on which the roughening treatment is performed, a method of applying a suspension containing fine particles is employed. Any method can be used as long as it can disperse and arrange fine particles.

また、上記各実施形態では、粗面化処理が行われた材料膜上に形成する密着性の低い材料膜としてＳｉＯＣ膜を例示した。しかしながら、粗面化処理が行われた材料膜上に形成される材料膜の材質は、特に限定されるものではなく、絶縁膜に限らず導電膜であってもよい。   In each of the above embodiments, the SiOC film is exemplified as the material film with low adhesion formed on the material film that has been subjected to the roughening treatment. However, the material of the material film formed on the material film on which the roughening treatment has been performed is not particularly limited, and is not limited to an insulating film, and may be a conductive film.

さらに、上記各実施形態の各工程において例示した各プロセスは、本発明の効果を奏する範囲において、公知の等価なプロセスにより置換することが可能であることはいうまでもない。   Furthermore, it goes without saying that each process exemplified in each step of each of the above embodiments can be replaced by a known equivalent process as long as the effects of the present invention are achieved.

本発明は、密着性向上のための粗面化処理において、当該粗面化処理に使用する微細粒子に起因するパターン欠陥の発生を確実に防止できるという効果を有し、複数の材料膜が積層された半導体装置の製造方法、及び半導体装置として有用である。   The present invention has an effect of reliably preventing the occurrence of pattern defects due to fine particles used in the roughening treatment in the roughening treatment for improving adhesion, and a plurality of material films are laminated. It is useful as a method for manufacturing a semiconductor device and a semiconductor device.

本発明の第１の実施形態の半導体装置の製造工程を示す工程断面図。FIG. 5 is a process cross-sectional view illustrating the manufacturing process of the semiconductor device according to the first embodiment of the invention. 本発明の第１の実施形態の半導体装置の概略断面図。1 is a schematic cross-sectional view of a semiconductor device according to a first embodiment of the present invention. 本発明の第２の実施形態の半導体装置の製造工程を示す工程断面図。Process sectional drawing which shows the manufacturing process of the semiconductor device of the 2nd Embodiment of this invention. 従来の半導体装置の製造工程を示す工程断面図。Process sectional drawing which shows the manufacturing process of the conventional semiconductor device.

符号の説明Explanation of symbols

１ ＢＰＳＧ膜
２ 配線
３ ＴＥＯＳ膜
４ シリカ微細粒子（微粒子）
５ ＳｉＯＣ膜
６ レジストパターン
７ コンタクトプラグ
８ 粗面化部
９ 上層配線
１０ ＴＥＯＳ膜
１１ ＳｉＮ膜
１２ カーボン微細粒子
１３ 凹部
１４ ビアホール
１５ パターン欠陥

1 BPSG film 2 Wiring 3 TEOS film 4 Silica fine particles (fine particles)
5 SiOC film 6 Resist pattern 7 Contact plug 8 Roughened portion 9 Upper layer wiring 10 TEOS film 11 SiN film 12 Carbon fine particle 13 Recess 14 Via hole 15 Pattern defect

Claims (6)

複数の材料膜が積層される半導体装置の製造方法において、
第１の材料膜を形成する工程と、
前記第１の材料膜上に、当該第１の材料膜と同時にエッチング可能な材料からなる微粒子を分散配置する工程と、
前記第１の材料膜を前記微粒子とともにエッチングする工程と、
前記エッチングされた第１の材料膜上に第２の材料膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 In a method for manufacturing a semiconductor device in which a plurality of material films are stacked,
Forming a first material film;
Dispersing and arranging fine particles made of a material that can be etched simultaneously with the first material film on the first material film;
Etching the first material film together with the fine particles;
Forming a second material film on the etched first material film;
A method for manufacturing a semiconductor device, comprising: 前記第１の材料膜及び前記微粒子が同一の材料からなる、請求項１記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 1, wherein the first material film and the fine particles are made of the same material. 前記材料が酸化シリコンである、請求項２記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 2, wherein the material is silicon oxide. 前記エッチング工程が、前記第１の材料膜と前記微粒子とのエッチング速度が略同等となるエッチング条件でエッチングを行う工程である、請求項１記載の半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein the etching step is a step of performing etching under an etching condition in which etching rates of the first material film and the fine particles are substantially equal. 前記エッチングがドライエッチングである、請求項１から４のいずれかに記載の半導体装置の製造方法   The method for manufacturing a semiconductor device according to claim 1, wherein the etching is dry etching. 複数の材料膜が積層される半導体装置において、
表面に分散配置された微粒子とともにエッチングされることにより、表面が粗面化された第１の材料膜と、
前記第１の材料膜上に形成された第２の材料膜と、
を備えたことを特徴とする半導体装置。

In a semiconductor device in which a plurality of material films are stacked,
A first material film whose surface is roughened by etching together with fine particles dispersed on the surface;
A second material film formed on the first material film;
A semiconductor device comprising:

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