KR100265828B1 - 반도체소자 제조방법 - Google Patents

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Abstract

본 발명은 콘택홀 식각 후 자연 산화막의 습식 제거시 층간절연막을 이루는 산화막 간의 식각 속도차에 의한 금속배선 콘택홀 측벽의 단차를 방지할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다. 본 발명의 특징적인 반도체 소자 제조방법은,소정의 하부층이 형성된 반도체 기판 상에 제1 비도핑 산화막, 제1 도핑 산화막 및 제2 비도핑 산화막을 차례로 형성하는 제1 단계; 상기 제2 비도핑 산화막, 제1 도핑 산화막 및 상기 제1 비도핑 산화막을 선택 식각하여 도전층 콘택홀을 형성하되, 후속 금속배선 콘택홀 형성 영역의 가장자리에 소정 폭을 가지는 링 형태의 보조 콘택홀이 더 형성되도록 하는 제2 단계; 상기 도전층 콘택홀을 통해 상기 하부층과 콘택되는 도전층을 형성하는 제3 단계; 상기 제3 단계를 마친 전체 구조 상부에 제3 비도핑 산화막 및 제2 도핑 산화막을 형성하되, 상기 제3 비도핑 산화막이 상기 보조 콘택홀에 매립되도록 하는 제4 단계; 상기 제1 및 제2 도핑 산화막과 상기 제1 내지 제3 비도핑 산화막을 선택 식각하여 상기 금속배선 콘택홀을 형성하되, 상기 금속배선 콘택홀이 상기 보조 콘택홀의 일부에 오버랩되도록 하는 제5 단계; 및 상기 금속배선 콘택홀에 대해 자연 산화막 세정 공정을 실시하는 제6 단계를 포함하여 이루어진다.

Description

반도체 소자 제조방법{A method for fabricating semiconductor device}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 층간절연막 및 콘택홀 형성 공정에 관한 것이다.
일반적으로, 반도체 소자의 고집적화에 따라 반도체 소자의 다층화는 일반화되어 있으며, 따라서 각 층간의 전기적 절연을 위한 층간절연막을 구성하는 산화막의 종류도 다양해지고 있다.
이하, 첨부된 도면 도 1을 참조하여 종래기술을 살펴본다.
도시된 바와 같이 종래의 콘택홀 형성 공정은 실리콘 기판(100)에 대해 소자 분리막(101), 워드라인(102) 등의 소정의 하부층 공정을 마치고, 전체 구조 상부에 층간절연막인 MTO(Medium Temperature Oxide, 103), BPSG(BoroPhospho Silicate Glass)막(104) 및 MTO막(105)을 차례로 증착하고, 비트라인(106)을 형성한다(비트라인 콘택홀 형성 공정 포함). 계속하여, 전체 구조 상부에 층간절연막인 MTO막(107), BPSG막(108), MTO막(109) 및 BPSG막(110)을 차례로 증착하고, 금속배선 콘택홀 형성을 위한 마스크를 사용하여 습식 및 건식 식각을 수행하여 콘택홀을 형성한다.
이후, 콘택홀 식각 후 외기에 노출되어 실리콘 기판(100) 상에 형성된 자연 산화막(도시되지 않음)을 제거하기 위하여 세정 공정을 수행한다. 이때, 세정 용액은 희석된 BOE(Buffered Oxide Etchant)인데, 서로 다른 산화막 간의 식각 속도의 차이로 인하여 MTO막(103,105,107,109)의 일부가 콘택홀 내부로 돌출하게 된다. 즉, 불순물이 도핑되지 않은 산화막인 MTO막(103,105,107,109)에 비하여 불순물이 도핑된 BPSG막(104,108,110)의 식각 속도가 빠르기 때문에 상대적으로 식각 속도가 느린 MTO막(103,105,107,109)이 콘택홀 내로 돌출하게 되는 것이다.
이러한, 콘택홀 측벽의 단차는 이후의 금속막 증착시 단차 피복성을 나쁘게 하는 원인이 되어 콘택의 저항을 증가시키는 요인으로 작용하게 된다.
본 발명은 콘택홀 식각 후 자연 산화막의 습식 제거시 층간절연막을 이루는 산화막 간의 식각 속도차에 의한 금속배선 콘택홀 측벽의 단차를 방지할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따라 형성된 반도체 소자의 콘택홀 단면도.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 소자 제조 공정도.
* 도면의 주요 부분에 대한 부호의 설명
200 : 실리콘 기판 201,203,204 : MTO막
202,205 : BPSG막 206 : 포토레지스트 패턴
상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 반도체 소자 제조방법은,소정의 하부층이 형성된 반도체 기판 상에 제1 비도핑 산화막, 제1 도핑 산화막 및 제2 비도핑 산화막을 차례로 형성하는 제1 단계; 상기 제2 비도핑 산화막, 제1 도핑 산화막 및 상기 제1 비도핑 산화막을 선택 식각하여 도전층 콘택홀을 형성하되, 후속 금속배선 콘택홀 형성 영역의 가장자리에 소정 폭을 가지는 링 형태의 보조 콘택홀이 더 형성되도록 하는 제2 단계; 상기 도전층 콘택홀을 통해 상기 하부층과 콘택되는 도전층을 형성하는 제3 단계; 상기 제3 단계를 마친 전체 구조 상부에 제3 비도핑 산화막 및 제2 도핑 산화막을 형성하되, 상기 제3 비도핑 산화막이 상기 보조 콘택홀에 매립되도록 하는 제4 단계; 상기 제1 및 제2 도핑 산화막과 상기 제1 내지 제3 비도핑 산화막을 선택 식각하여 상기 금속배선 콘택홀을 형성하되, 상기 금속배선 콘택홀이 상기 보조 콘택홀의 일부에 오버랩되도록 하는 제5 단계; 및 상기 금속배선 콘택홀에 대해 자연 산화막 세정 공정을 실시하는 제6 단계를 포함하여 이루어진다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 소자 제조 공정도로서, 이하 이를 참조하여 설명한다.
도 2a를 참조하면, 우선 소자 분리막(도시되지 않음), 워드라인(도시되지 않음)을 포함한 소정의 하부층 공정을 마친 실리콘 기판(200) 상에 MTO막(201), BPSG막(202) 및 MTO막(203)으로 구성된 층간절연막을 형성한다. 이어서, 전도층 콘택(예컨대, 비트라인 콘택) 공정을 진행하는데, 이때 전도층 콘택홀의 디파인과 함께 후속 금속배선 콘택 영역에 보조 콘택홀이 디파인되도록 한다. 즉, MTO막(203) 및 BPSG막(202)을 차례로 선택 식각하여 전도층 콘택홀을 형성할 때 금속배선 콘택 영역을 링 형태로 둘러싸는 보조 콘택홀을 형성한다. 계속하여 전도층 증착 및 마스크 공정을 통해 전도층(도시되지 않음)을 형성한다. 이때 금속배선 콘택 영역의 보조 콘택홀에도 전도층이 매립되나 전도층 식각 공정시 다시 제거된다. 이어서, 전체 구조 상부에 후속 층간절연막으로 MTO막(204) 및 BPSG막(205)을 형성하는데, MTO막(204) 증착시 보조 콘택홀에 MTO막(204)이 매립된다. 다음으로, 전체 구조 상부에 금속배선 콘택홀 형성을 위한 포토레지스트 패턴(206)을 형성한다. 도면에 도시된 바와 같이 금속배선 콘택홀은 보조 콘택홀의 일부 영역에 오버랩되게 된다.
다음으로 도 2b를 참조하면, 포토레지스트 패턴(206)을 식각 장벽으로 하여 BPSG막(205)의 일부를 등방성(습식) 식각하고, 계속하여 하부의 층간절연막들(205,204,203,202,201)을 비등방성(건식) 식각함으로써 와인 글래스 형태의 금속배선 콘택홀을 형성한다.
이후 자연 산화막(도시되지 않음) 제거를 위한 세정을 실시한다.
전술한 바와 같이 콘택홀을 형성하면 후속 자연 산화막 세정 공정시에 단일막(예컨대, MTO막)이 콘택홀 측벽의 대부분을 구성하고 있기 때문에 세정액에 대한 층간절연막의 식각 속도가 동일하게 나타나며, 이로 인하여 종래와 같이 금속배선 콘택홀 측벽에 단차가 유발되는 것을 방지할 수 있다. 한편, BPSG막(205)이 세정 공정에서 MTO막(201,203,204) 보다 더 빨리 식각되기는 하지만 콘택홀 상부가 조금 넓어질 뿐이므로 문제가 되지 않는다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 층간절연막으로 BPSG막과 MTO를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 금속배선 콘택홀 저부의 자연 산화막 제거를 위한 세정 공정시 다른 식각 특성을 보이는 층간절연막을 다층으로 구성하는 모든 경우에 적용될 수 있다.
상기와 같이 본 발명은 자연 산화막 제거를 위한 세정 공정에서 층간절연막의 일부가 돌출하여 턱이 지는 현상을 방지하며, 이로 인하여 이후의 콘택홀 매립 공정에서 보이드 발생을 감소시킴으로서 반도체 소자의 신뢰도를 향상시키고 수율을 개선하는 효과가 있다.

Claims (3)

  1. 소정의 하부층이 형성된 반도체 기판 상에 제1 비도핑 산화막, 제1 도핑 산화막 및 제2 비도핑 산화막을 차례로 형성하는 제1 단계;
    상기 제2 비도핑 산화막, 제1 도핑 산화막 및 상기 제1 비도핑 산화막을 선택 식각하여 도전층 콘택홀을 형성하되, 후속 금속배선 콘택홀 형성 영역의 가장자리에 소정 폭을 가지는 링 형태의 보조 콘택홀이 더 형성되도록 하는 제2 단계;
    상기 도전층 콘택홀을 통해 상기 하부층과 콘택되는 도전층을 형성하는 제3 단계;
    상기 제3 단계를 마친 전체 구조 상부에 제3 비도핑 산화막 및 제2 도핑 산화막을 형성하되, 상기 제3 비도핑 산화막이 상기 보조 콘택홀에 매립되도록 하는 제4 단계;
    상기 제1 및 제2 도핑 산화막과 상기 제1 내지 제3 비도핑 산화막을 선택 식각하여 상기 금속배선 콘택홀을 형성하되, 상기 금속배선 콘택홀이 상기 보조 콘택홀의 일부에 오버랩되도록 하는 제5 단계; 및
    상기 금속배선 콘택홀에 대해 자연 산화막 세정 공정을 실시하는 제6 단계
    를 포함하여 이루어진 반도체 소자 제조방법.
  2. 제1항에 있어서,
    상기 제1 내지 제3 비도핑 산화막은 각각 중온 산화막(MTO)인 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2 도핑 산화막이
    보로포스포 실리키트 글래스(BPSG)막인 것을 특징으로 하는 반도체 소자 제조방법.
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* Cited by examiner, † Cited by third party
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JPH01181415A (ja) * 1988-01-08 1989-07-19 Toshiba Corp 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6410649A (en) * 1987-07-02 1989-01-13 Nec Corp Manufacture of semiconductor device
JPH01181415A (ja) * 1988-01-08 1989-07-19 Toshiba Corp 半導体装置の製造方法

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