JP2006514443A - Ｄｃ−ｄｃコンバータ利用のためのトレンチｍｏｓｆｅｔ技術 - Google Patents

Ｄｃ−ｄｃコンバータ利用のためのトレンチｍｏｓｆｅｔ技術 Download PDF

Info

Publication number
JP2006514443A
JP2006514443A JP2005518373A JP2005518373A JP2006514443A JP 2006514443 A JP2006514443 A JP 2006514443A JP 2005518373 A JP2005518373 A JP 2005518373A JP 2005518373 A JP2005518373 A JP 2005518373A JP 2006514443 A JP2006514443 A JP 2006514443A
Authority
JP
Japan
Prior art keywords
trench
region
semiconductor device
semiconductor
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005518373A
Other languages
English (en)
Other versions
JP4139408B2 (ja
Inventor
リング・マ
アダム・アマリ
シッドハース・キヤワット
アシタ・ミルチャンダニ
ドナルド・ヒー
ナレシュ・サパー
リツ・ソディ
カイル・スプリング
ダニエル・キンザー
Original Assignee
インターナショナル レクティフィアー コーポレイション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インターナショナル レクティフィアー コーポレイション filed Critical インターナショナル レクティフィアー コーポレイション
Publication of JP2006514443A publication Critical patent/JP2006514443A/ja
Application granted granted Critical
Publication of JP4139408B2 publication Critical patent/JP4139408B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
    • H02M3/1588—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load comprising at least one synchronous rectifier element
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/901—MOSFET substrate bias

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

リセス終端構造を含むトレンチパワー半導体デバイス。

Description

本出願は、半導体装置プロセスという発明の名称で２００３年９月２９日に出願された米国特許出願第１０／６７４，４４４号の一部継続出願であって、２００２年９月３０日に出願された米国仮出願第６０／４１５，３０２号、および２００３年１月２９日に出願された米国仮出願第６０／４４４，０６４号に対する優先権を主張するものである。本出願は、ＤＣ−ＤＣコンバータ利用のためのトレンチＭＯＳＦＥＴ技術という発明の名称で２００３年１月２９日に出願された米国仮出願第６０／４４４、０６４号にも基づくと共に、その優先権を主張し、上記仮出願に対する優先権主張がここで構成される。
本発明は、ＤＣ−ＤＣコンバータ利用のためのトレンチＭＯＳＦＥＴ技術に関する。
ＤＣ−ＤＣコンバータは、通常、ポータブルコンピュータや、携帯電話機や、携帯情報端末などのバッテリーで操作されるデバイスで、バッテリーからデバイスに供給される電源の大きさを調整するのに使用される。携帯型デバイスのバッテリーの寿命は電源回路構成の効率に依存する。従って、より大きな電力供給と、より長持ちする電池電力に対する、絶え間なく増大する需要が、ＤＣ−ＤＣコンバータにおける効率を設計者にとっての重要因子にしてきた。
コンバータの半導体スイッチングデバイスのある特性が改善されれば、ＤＣ−ＤＣコンバータの効率を改善することができる。具体的に、パワー(power)ＭＯＳＦＥＴがオン抵抗を低下するコンバータに使用されるとき、ＭＯＳＦＥＴのゲート電荷と電流性能の増加が、効率にかなり寄付するであろう。
パワーＭＯＳＦＥＴの重要な特性、例えばＭＯＳＦＥＴのオン抵抗を改善する１つの方法は、活性領域のセル密度を増加させることである。しかしながら、パワーＭＯＳＦＥＴのセル密度の増加は、デバイスを形成するのに使用される材料の状態と、使用されるプロセスに固有の制限とによって限定される可能性がある。
フォトリソグラフィーは、デバイス形状の縮小に制限を課す処理の、１つの特定の領域である。ＭＯＳＦＥＴにおける形状の縮小に制限を課す一つの材料条件は、デバイスが形成されるダイ表面の平面性である。一般に、半導体デバイスの形状をより小さくして、その結果形状の密度が増加すると、ダイの表面（あるいはダイが処理中の一部分となるウェハ）は、フォトリソグラフィーの間、デバイスの形状の正確なイメージを可能にするためにできるだけ平坦に作られねばならない。形状の密度が増加するのに従って、ダイ表面の平面性は重要な要因となる。
従って、より高い活性セル密度を有するデバイスを得るために、従来技術の限界を克服することが望まれる。
本発明は、デバイスの活性領域の周り、およびデバイスの活性領域の主要面の下に形成されたリセス終端構造を有するトレンチタイプのパワー半導体デバイスに関する。リセス終端構造は、終端においてフィールドの密集をかなり減少させることができ、従ってデバイス破壊電圧と耐久性を妥協することなく、Ｐ＋ガードリングの必要性を排除する。
本発明によるリセス終端構造はフィールド酸化膜層とフィールド酸化膜層上のフィールドプレートとを含み、両者はデバイスの活性領域の周りに配置されるトレンチに形成される。本発明による終端構造におけるフィールド酸化膜は、終端トレンチが半導体ダイに形成された後に、ＬＯＣＯＳプロセスを利用して成長させられる。本発明による終端構造のための典型的なアバランシェ（なだれ）エネルギーは、ＤＰＡＫの最大寸法のダイに対して１Ｊを超えると測定された。
本発明の一態様によれば、フィールド酸化膜はデバイスの活性領域表面の下に配置される。フィールド酸化膜がシリコン上面に位置するとき、フィールド酸化膜のエッジ部分でフォトレジスト増肉効果が存在するであろう。この増肉効果は、フォトリソグラフィーの間、サブ・ミクロン形状を分離することを困難にする。活性領域の上面の下にフィールド酸化膜を配置することによって、分離度を高め、サブ・ミクロン形状の製造可能性をかなり改善することが可能であるということが確信される。従って、本発明によるリセス終端構造を利用することによって、トレンチはサイズを縮小でき、その結果デバイスのセル密度を増加させることができる。例えば、本発明の方法を使用することによって、トレンチの幅を０．５ミクロン未満まで縮小させるのに、より薄いフォトレジストを使うことができる。本発明の方法を使用して、０．４ミクロンのトレンチの幅が達成され、これは従来技術を超える２０％の改善となる。本発明の原理を適用することによって、さらに小さい形状が得られる、ということが確信される。
また、本発明によるデバイスを製造するためのプロセスは、縮小された深さを有するトレンチを可能にする。その結果、オン抵抗や電流性能のなどの特性が改善される。
しかも、形状サイズの縮小のお陰で、本発明によるデバイスはより高いチャネル密度を有するが、驚くべきことに、ゲート電荷、特にＱGDとＱSWITCHを低く保つ。トレンチの幅や深さなどの形状サイズが縮小される一方で、ゲート酸化物のインテグリティー(integrity)は高く保たれる。発明者は、誘電体のインテグリティーが７ＭＶ／ｃｍを越えることを見出した。
さらに、本発明の好適な実施例による製造のためのプロセスでは、コンタクトプロセスがチャネル長を最適化するのに使用され、デバイスオン抵抗が抑えられる。新規な一連のプロセスによって、サブ・ミクロン形状サイズにもかかわらず、１００％のステップカバレッジ(step coverage)を有することが可能となった。それは、オン抵抗をさらに低下するための、より薄いエピタキシャル層の使用をも可能にした。
より薄いエピタキシャル層の他の利点は、高周波において重要なＱrrの低下である。本発明によるデバイスでは、さらなる最適化により、約５０％の基板抵抗の低下をもたらすことができる。
図１を参照すると、本発明による半導体デバイスは、第１の導電型のドレイン領域１０と、ドレイン領域１０のそれとは逆の導電型のドーパント（不純物）によって低濃度にドーピング（不純物添加）されたチャネル領域１２と、を含むシリコンダイ５に形成されている。本発明による半導体デバイスは、ダイ５の上面からドレイン領域１０に延在する複数のトレンチ１４を含む。トレンチ１４は、ドーピングされたポリシリコンなどの導電性物質を内部に配置し、ゲート電極１６を形成する。ゲート電極１６は酸化物１８によってチャネル領域１２から電気的に隔離される。酸化物１８はそれぞれのトレンチ１４の側壁に形成される。厚い酸化物１５がそれぞれのトレンチの下部に形成されることに留意すべきである。
本発明による半導体デバイスは、それぞれのトレンチ１４の反対側に配置され、チャネル領域１２の厚さよりも浅い所定深さに延在する自己整合ソース領域２０も含んでいる。自己整合ソース領域２０はドレイン領域１０と同じ導電型のドーパントでドーピングされる。
それぞれのゲート電極１６はその上面に配置されたゲート分離層２２を有する。それぞれのゲート分離層２２の上面に配置されているのは、低温絶縁材料２４の層である。それぞれのソース領域２０に隣接して、チャネル領域１２の上面から望ましくは隣接するソース領域２０の深さより浅い深さに延在しているのは、チャネル領域１２のそれと同じ導電型のドーパントで高濃度にドーピングされたコンタクト領域２６である。高濃度にドーピングされたコンタクト領域２６はダイ５上面のくぼみの底部上に形成される。通常アルミニウム合金で構成されるソースコンタクト層２８は、ソース領域２０およびコンタクト領域２６にオーム接触させてダイ５の上面に亘って配置され、その結果、ソース領域２０とコンタクト領域２６は短絡される。ドレインコンタクト層３０は、トリメタル(trimetal)または何らかの他の適当なはんだ付け可能なコンタクト金属で構成できるもので、ダイ５のソースコンタクト層２８と反対側の自由表面上に配置され、ドレイン領域１０とオーム接触下にある。
本発明による半導体は終端領域４０を含み、終端領域４０はリセス終端構造を含んでいる。リセス終端構造は、活性領域（活性セルを含む領域）の表面の下に、ある深さで形成されたフィールド酸化膜４４の層、およびフィールドプレート５０を含んでいる。終端構造はデバイスの活性領域の周りに配置される。
図１は、本発明によって製造された半導体デバイスの一部のみを示すが、この技術分野の当業者ならば、実際の半導体デバイスにおいて、一つの活性領域がより多くの数のトレンチ１４を含む、ということ理解するであろう。
図１に示された半導体デバイスはトレンチ型である。トレンチタイプのデバイスは、酸化物１８のすぐ隣の領域を反転するために、そのゲート電極１６に電圧をかけることによって操作され、従ってそのソース領域２０をそのドレイン領域１０に電気的に接続する。図１に示された半導体デバイスはＮチャネルデバイスである。各領域におけるドーパントの極性を逆にすることによって、Ｐチャネルデバイスが得られる。
好適な実施例におけるダイ５は、エピタキシャル層が上面に亘って形成されるモノリシックシリコン基板２から成っている。上述のようなトレンチ１４はエピタキシャル層内に形成される。ここで説明されるドレイン領域１０は、基板２とチャネル領域１２の間に配置されたドリフト領域４に関わる。この技術分野における当業者ならば、他の材料または構成の半導体が、本発明から逸脱することなく使用できる、ということを理解するであろう。
図１に示されたような半導体デバイスは以下の工程に従って製造される。
まず、図２ａを参照すると、初めに、パッド酸化物３２の層がシリコンダイ５のエピタキシャル層３の上面に形成され、エピタキシャル層が第１の導電型のドーパントでドーピングされる。示された例では、第１の導電型のドーパントはＮ型ドーパントである。そして、第１の導電型（Ｐ型）のそれとは逆の導電型のドーパントがパッド酸化物３２を通して注入され、後で説明されるようにチャネル領域１２（図１）になるべき浅い(シャロー；shallow)チャネル注入領域３４を形成する。
次に、図２ｂを参照すると、窒化物層３６がパッド酸化物３２の上面に堆積される。フォトレジスト３８の層を含む活性マスクが、終端領域４０だけが露出される状態で窒化物層３６のかなりの部分の上に堆積される。次に、図２ｃに示すように、マスクとしてフォトレジスト３８を使用し、終端リセス４２が、例えば、従来より知られているドライエッチング技術、または他の何らかの適当なエッチング法によって形成される。そして、フォトレジスト３８を取り除き、浅いチャネル注入領域３４におけるドーパントが、拡散駆動力で駆動されて、図２ｄに示されるようにチャネル領域１２を形成する。図示しないが、終端リセス４２はデバイスの活性領域の周りに配置される、ということに留意すべきである。
次に、図２ｅを参照すると、フィールド酸化膜４４が終端リセス４２に形成され、その結果リセスフィールド酸化膜終端構造が提供される。
次に、図２ｆを参照すると、トレンチマスク４６は窒化物３６とフィールド酸化膜４４の上面に亘って堆積される。トレンチマスク４６は、ダイ５に形成されるべきトレンチ１４（図１）の位置を特定するための開口４８を含む。次に、トレンチ１４が図２ｇに示されるように開口４８によって特定された位置において、ダイ５本体の中に形成される。トレンチ１４はドライエッチングによって形成され、チャネル領域１２を通してドリフト領域４の所定の深さまでダイ５の上面から延在している。ドリフト領域４の下までトレンチ１４を延在させることも可能であることに留意すべきである。トレンチ１４を平行なストライプ形状にでき、ストライプはゲート電荷を一層減少できるという点で好ましいのではあるが、六角形または他の何らかの形状にできることにも留意すべきである。
トレンチ１４の形成後、犠牲酸化物層をトレンチ１４の側壁と底部で成長させて、続いてエッチングする。その後、トレンチマスク４６が取り除かれる。次に、パッド酸化物３２が図２ｈに示されるようにトレンチ１４に形成される。再び図２ｈを参照すると、窒化物層の堆積によって窒化物層３６をトレンチ１４内のパッド酸化物３２上に延在させる。
図２ｉを参照すると、次にそれぞれのトレンチ１４の底部に配置された窒化物３６の一部分を、例えばドライエッチングによって取り除き、それぞれのトレンチ１４の底部において厚い酸化物１５を成長させる。それぞれのトレンチ１４の側壁に配置された窒化物３６は、トレンチ１４の側壁における酸化物の成長を防ぐ酸化抑制材料であるが、一方、それぞれのトレンチの底部における厚い酸化膜層の成長は許容する。その結果、それぞれのトレンチ１４の側壁は非常に薄い酸化膜層で覆うことができ、一方で、その底部は厚い酸化物１５のために十分に絶縁されることになる。
次に、図２ｊを参照すると、トレンチ１４の側壁を覆う窒化物３６の一部分が、例えば湿式エッチングを通じて取り除かれ、ゲート酸化物層１８がそれぞれのトレンチ１４内で成長させられる。そして、ポリシリコン５０の層が、トレンチ１４がポリシリコンで満たされるように堆積される。
次に、図２ｋを参照すると、ポリシリコンマスク５２が少なくとも終端領域４０を覆うように形成される。次に、ゲート電極１６を形成するために、ポリシリコン層５０が、トレンチ１４内部において、その底部からチャネル領域１２上の位置までの間に延在するポリシリコン本体が存在するようにエッチングされる。その結果、ポリシリコン層がポリシリコンマスク５２の下に残されるようになり、そしてそのポリシリコン層が図２ｌに示すようにフィールドプレート５０を構築することになる。
次に、図２ｍを参照すると、各トレンチ１４内のゲート電極１６上面が、例えば熱酸化によって酸化され、分離層２２が形成される。そして、実質的に全ての窒化物３６が、例えば湿式エッチングによって取り除かれ、図２ｎに示すように半導体デバイスの終端構造付近の窒化物３６の小部分のみが後に残される。
窒化物層３６の実質的な除去に続いて、ソース領域２０の形成のためのドーパントがソースマスクを通して注入され、図２ｏに示すようにソース注入領域５４が形成される。望ましくは、ソース注入領域５４はデバイスの終端構造にまで遠く延在はしない。そして、ソース注入領域５４の形成は、図２ｐに示すように、ダイ５上面全体に亘って低温酸化物２４の層の堆積が続いて行われる。ソース注入領域５４が、分離層２２を形成するためのポリシリコンの熱酸化の後に形成される、ということに留意すべきである。熱酸化プロセスの後にソースドーパントを注入することによって、ソース領域２０の最終的な深さを最小に保つことができる。その結果、チャネル領域１２の深さ、およびエピタキシャル層３の厚さもが最小化されることが可能で、従って、チャネルを短くし、デバイスのドリフト領域４の厚さを低減することの両方によってデバイスのオン抵抗を低下させることができる。
次に、ソースコンタクトマスク５６が図２ｑに示すように低温酸化物２４の上に形成される。ソースコンタクトマスク５６は、開口５８を含むようにして、公知の方法でフォトレジスト層をパターンニングすることによって形成される。開口５８は、まずは、エッチングされた領域がソースコンタクトマスク５６の下で水平方向に延在し、垂直方向には低温酸化物２４の厚さより浅い深さに延在するように、低温酸化膜層２４のエッチング部分にテーパをつけるのに使用される。そして、ソースコンタクトマスク５６における開口５８を使用して、エッチングが垂直方向に進行し、ソース注入領域５４の下に、図２ｒに示すようにある深さに達する凹部２５が作られる。ソースコンタクトが一旦形成されると、初期のテーパエッチングがステップカバレッジを改善する。
次に、ソースコンタクトマスク５６が除去され、ソース注入領域５４におけるドーパントが拡散駆動力を与えられて、図２ｓに示すようにソース領域２０が形成される。ソースの拡散駆動の後、図２ｔに示すように、高濃度ドーピングされたコンタクト領域２６が、後ほど拡散駆動が続いて行われるマスクとしての低温酸化物２４を使用して、注入ステップを通じてソース領域２０の間に形成される。そして、低温酸化物２４は、ダイ５の上面においてソース領域２０のいくらかの部分が露出されるようにエッチングバックされることができる。
次に、ソースコンタクト２８がダイ５の上面に亘って堆積され、ドレインコンタクト３０が、図２ｕに示すようにダイ５の底面に形成される。上記の段階に加えて、ソースコンタクト２８の形成の前後に、ダイ５の上面にゲートコンタクト構造（図示せず）を形成するための、従来から知られている工程を行うことができる。
本発明によるデバイスはコンバータ回路においてその効率に対する検査下におかれた。図３を参照すると、典型的なコンバータ回路は制御ＦＥＴ１００および同期ＦＥＴ２００を含む。
本発明によるデバイスの効率を測定するために、数台の３０ＶのＮチャネルデバイスが製造され、コンバータ回路において同期ＦＥＴ２００の位置と制御ＦＥＴ１００の位置で検査された。それぞれのデバイスのセルピッチは、制御ＦＥＴ１００と同期ＦＥＴ２００が最も良好な回路内性能を達成するよう最適化された。研究されたそれぞれのデバイスの性能指数が表１に与えられている。
Figure 2006514443
与えられたベースの深さで、トレンチの深さが深くなれば深くなるほど、オン抵抗が低くなるということは、従来からの認識されていることである。しかしながら、より深いトレンチは、より高いゲート電荷をもたらし、それは、望ましいことではない。
図４を参照すると、実験データは、驚いたことに、本発明によるデバイスにおいて、トレンチの深さが低減されるならば、オン抵抗とゲート電荷の最適の組み合わせが得られる、ということを示す。具体的には、図４は、Ｒ＊ＱｇおよびＲ＊Ｑｓｗが公称１００％のトレンチの深さにおいて最小値を有している。
同期ＦＥＴ２００の位置において、与えられたダイの寸法に対する可能な限り低いオン抵抗を得るために、狭いセルピッチが使用された。狭いセルピッチは、より浅いトレンチの深さ、低抵抗基板、および最適化されたエピタキシャル層に結合され、驚いたことに、ゲート電荷が大きく増加することのない、１２ｍＯｈｍ．ｍｍ２の低いＲＳｉ ＊ＡＡが得られた。
制御ＦＥＴ１００の位置では、スイッチング損失はパワー損失全体の有力な構成要素である。スイッチング周波数が増加するのに従って、制御ＦＥＴに関する要請はより厳しくなる。制御ＦＥＴ１００を設計するのにおいては、Ｒｄｓｏｎ（ドレイン−ソース間のオン抵抗）とゲート電荷の間の適切な両立を図ることは非常に重大である。本発明によるデバイスの有利な点は、Ｒ＊ＡＡおよびＱｇ／ＡＡの両方における改善を可能にするということである。従って、制御ＦＥＴ１００は低いゲート電荷と低いオン抵抗で作ることができる。最適化された制御ＦＥＴ１００の設計は７５ｍｏｈｍ．ｎＣの低いＲ＊Ｑｇをもたらした。
加えて、適切なエピタキシャルの最適化によって、本発明によるデバイスに対するＱｒｒは１３．４ｎＣ／ｍｍ２から５．１ｎＣ／ｍｍ２に減少した。その結果、スイッチング周波数は１ＭＨｚより高い値に増加した。
図５ａ〜５ｂおよび図６ａ〜６ｂは、種々のスイッチング周波数の時に、従来技術によるデバイスと比較した場合の、本発明によるデバイスに対する回路内の効率の結果を示している。図５ａおよび５ｂよりわかるように、本発明による制御ＦＥＴ１００は、２００ｋＨｚのとき最大１％高い効率を提供し、１ＭＨｚのとき最大２％高い効率を提供する。図６ａおよび６ｂは、本発明による同期ＦＥＴ２００が、２００ｋＨｚおよび７５０ｋＨｚのときそれぞれ０．５％から１．５％のより良好な効率を提供することを示している。
まとめると、本発明によるデバイスは優れた性能を示す。例えば、性能指数Ｒ＊ＡＡは、同期ＦＥＴ２００のために最適化された場合、３０ＶのＮチャネルＦＥＴに対して１２ｍＯｈｍ．ｍｍ２程度に低くなった。ダイレクト(Direct)ＦＥＴ標章(mark)で指定代理人によって販売されたパッケージなどの低抵抗パッケージ中に配置される場合、本発明によるデバイスは、Ｓ０−８パッケージの設置面積より大きくない設置面積で、１１３アンペアのピーク電流を供給できる。さらに、制御ＦＥＴ１００のために最適化される場合、Ｒ＊Ｑｇは、３０ＶのＮチャネルＦＥＴに対して７５ｍＯｈｍ．ｎＣにすぎず、これは従来技術の最良のものとして現在知られているものの半分でしかない。本発明によるデバイスでは、エピタキシャルな厚みが最適化されるならば、リバース・リカバリ・チャージ (reverse recovery charge；逆回復電荷量)Ｑｒｒ／ＡＡを１３．４ｎＣ／ｍｍ２から５．１ｎＣ／ｍｍ２に低減できる。リバース・リカバリ・チャージは、一般に、高いスイッチ周波数（＞＝１ＭＨｚ）に対して重要である。これらの改善された特性は様々なスイッチング周波数においてさらに改善された回路内効率に直接置き換えられる。
本発明はその特定の実施例と関連して説明されてきたが、他の多くの変化、修正、および他の用途が、当業者にとって明白となるであろう。従って、本発明は、ここにおける特定の開示によって制限されるのではなく、添付の特許請求の範囲によってのみ制限されることが好ましい。
本発明による半導体デバイスの一部の断面図を示す。 本発明によるデバイスを製造するプロセスを示す。 本発明によるデバイスを製造するプロセスを示す。 本発明によるデバイスを製造するプロセスを示す。 本発明によるデバイスを製造するプロセスを示す。 本発明によるデバイスを製造するプロセスを示す。 本発明によるデバイスを製造するプロセスを示す。 本発明によるデバイスを製造するプロセスを示す。 本発明によるデバイスを製造するプロセスを示す。 本発明によるデバイスを製造するプロセスを示す。 本発明によるデバイスを製造するプロセスを示す。 本発明によるデバイスを製造するプロセスを示す。 本発明によるデバイスを製造するプロセスを示す。 本発明によるデバイスを製造するプロセスを示す。 本発明によるデバイスを製造するプロセスを示す。 本発明によるデバイスを製造するプロセスを示す。 本発明によるデバイスを製造するプロセスを示す。 本発明によるデバイスを製造するプロセスを示す。 本発明によるデバイスを製造するプロセスを示す。 本発明によるデバイスを製造するプロセスを示す。 本発明によるデバイスを製造するプロセスを示す。 本発明によるデバイスを製造するプロセスを示す。 従来技術による典型的なコンバータ回路を示す。 本発明によるデバイスに対する性能指数を、トレンチの深さの関数としてグラフ表示した図である。 本発明によるデバイスの回路内効率と従来技術のデバイスの効率とを比較したグラフである。 本発明によるデバイスの回路内効率と従来技術のデバイスの効率とを比較したグラフである。 本発明によるデバイスの回路内効率と従来技術のデバイスの効率とを比較したグラフである。 本発明によるデバイスの回路内効率と従来技術のデバイスの効率とを比較したグラフである。
符号の説明
２ 基板
３ エピタキシャル層
４ ドリフト領域
５ ダイ
１０ ドレイン領域
１２ チャネル領域
１４ トレンチ
１５ 酸化物
１６ ゲート電極
１８ ゲート酸化物層
２０ ソース領域
２２ ゲート分離層
２４ 低温酸化膜層
２５ 凹部
２６ コンタクト領域
２８ ソースコンタクト層
３０ ドレインコンタクト層
３２ パッド酸化物
３４ チャネル注入領域
３６ 窒化物
３６ 窒化物層
３８ フォトレジスト
４０ 終端領域
４２ 終端リセス
４４ フィールド酸化膜
４６ トレンチマスク
４８ 開口
５０ フィールドプレート（ポリシリコン層）
５２ ポリシリコンマスク
５４ ソース注入領域
５６ ソースコンタクトマスク
５８ 開口
１００ 制御ＦＥＴ
２００ 同期ＦＥＴ

Claims (8)

  1. 同期半導体デバイス、および
    制御半導体デバイスを有するＤＣ−ＤＣコンバータであって、
    少なくとも１つの前記半導体デバイスが、
    第２の導電型のチャネル領域および主要面を含む第１の導電型の半導体本体と、
    前記半導体本体に形成された活性領域であって、前記チャネル領域を通して延在するトレンチと、前記トレンチ内に配置されて少なくとも前記トレンチの側壁に配置されゲート酸化物層、および前記ゲート酸化物層に隣接して配置されたゲート電極を有するゲート構造を含む活性領域と、
    終端構造であって、前記半導体本体に形成された終端トレンチ、および前記主要面の下の前記終端トレンチに形成されたフィールド酸化膜層を含む前記終端構造と、
    を有するＤＣ−ＤＣコンバータ。
  2. 前記トレンチはその底部に形成された酸化物部を含み、前記酸化物部は前記ゲート酸化膜層より厚い請求項１に記載の半導体デバイス。
  3. 前記半導体本体が、前記チャネル領域における前記トレンチに隣接して形成された前記第１の導電型の導電性領域を含み、さらに、前記導電型の半導体基板を有し、前記半導体本体が前記半導体基板の上に形成された半導体デバイスであって、前記導電性領域が、前記トレンチに隣接した反転可能なチャネルを介して前記半導体基板に電気的に接続可能である請求項２に記載の半導体デバイス。
  4. 前記導電性領域がソース領域である請求項３に記載の半導体デバイス。
  5. 前記トレンチの深さが最適な性能指数を達成するように選択された請求項１に記載の半導体デバイス。
  6. 前記トレンチがストライプである請求項１に記載の半導体デバイス。
  7. 前記トレンチがセルである請求項１に記載の半導体デバイス。
  8. 前記セルが六角形である請求項７に記載の半導体デバイス。
JP2005518373A 2003-01-29 2004-01-28 Ｄｃ−ｄｃコンバータ利用のためのトレンチｍｏｓｆｅｔ技術 Expired - Fee Related JP4139408B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US44406403P 2003-01-29 2003-01-29
US10/766,465 US7557395B2 (en) 2002-09-30 2004-01-27 Trench MOSFET technology for DC-DC converter applications
PCT/US2004/002567 WO2004068617A2 (en) 2003-01-29 2004-01-28 Trench mosfet technology for dc-dc converter applications

Publications (2)

Publication Number Publication Date
JP2006514443A true JP2006514443A (ja) 2006-04-27
JP4139408B2 JP4139408B2 (ja) 2008-08-27

Family

ID=32829848

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005518373A Expired - Fee Related JP4139408B2 (ja) 2003-01-29 2004-01-28 Ｄｃ−ｄｃコンバータ利用のためのトレンチｍｏｓｆｅｔ技術

Country Status (4)

Country Link
US (1) US7557395B2 (ja)
JP (1) JP4139408B2 (ja)
DE (1) DE112004000218B4 (ja)
WO (1) WO2004068617A2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007531988A (ja) * 2004-03-01 2007-11-08 インターナショナル レクティファイアー コーポレイション トレンチデバイスのための自動整合された接点構造体
JP2016521461A (ja) * 2013-05-17 2016-07-21 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ Ｍｏｓ型電界効果トランジスタ、およびその製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6916745B2 (en) * 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
JP2006196545A (ja) * 2005-01-11 2006-07-27 Toshiba Corp 半導体装置の製造方法
US20100090274A1 (en) * 2008-10-10 2010-04-15 Force Mos Technology Co. Ltd. Trench mosfet with shallow trench contact
JP5691259B2 (ja) * 2010-06-22 2015-04-01 株式会社デンソー 半導体装置
JP5729331B2 (ja) * 2011-04-12 2015-06-03 株式会社デンソー 半導体装置の製造方法及び半導体装置
JP6290526B2 (ja) 2011-08-24 2018-03-07 ローム株式会社 半導体装置およびその製造方法
US8697520B2 (en) 2012-03-02 2014-04-15 Alpha & Omega Semiconductor Incorporationed Method of forming an asymmetric poly gate for optimum termination design in trench power MOSFETS
JP2014056890A (ja) * 2012-09-11 2014-03-27 Toshiba Corp 半導体装置及びその製造方法
US9324784B2 (en) 2014-04-10 2016-04-26 Semiconductor Components Industries, Llc Electronic device having a termination region including an insulating region
US9343528B2 (en) 2014-04-10 2016-05-17 Semiconductor Components Industries, Llc Process of forming an electronic device having a termination region including an insulating region

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5072266A (en) * 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
JPH07235672A (ja) * 1994-02-21 1995-09-05 Mitsubishi Electric Corp 絶縁ゲート型半導体装置およびその製造方法
US6001678A (en) * 1995-03-14 1999-12-14 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device
US5814858A (en) * 1996-03-15 1998-09-29 Siliconix Incorporated Vertical power MOSFET having reduced sensitivity to variations in thickness of epitaxial layer
US6163052A (en) * 1997-04-04 2000-12-19 Advanced Micro Devices, Inc. Trench-gated vertical combination JFET and MOSFET devices
US6054752A (en) * 1997-06-30 2000-04-25 Denso Corporation Semiconductor device
JP4463888B2 (ja) 1998-09-25 2010-05-19 Ｎｅｃエレクトロニクス株式会社 絶縁ゲート型半導体装置およびその製造方法
US5998833A (en) * 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
DE19908809B4 (de) * 1999-03-01 2007-02-01 Infineon Technologies Ag Verfahren zur Herstellung einer MOS-Transistorstruktur mit einstellbarer Schwellspannung
US6413822B2 (en) * 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
DE50015742D1 (de) 1999-06-25 2009-10-29 Infineon Technologies Ag Trench-mos-transistor
GB9917099D0 (en) * 1999-07-22 1999-09-22 Koninkl Philips Electronics Nv Cellular trench-gate field-effect transistors
JP2001127072A (ja) 1999-10-26 2001-05-11 Hitachi Ltd 半導体装置
US6455378B1 (en) * 1999-10-26 2002-09-24 Hitachi, Ltd. Method of manufacturing a trench gate power transistor with a thick bottom insulator
US6864532B2 (en) * 2000-01-14 2005-03-08 Denso Corporation Semiconductor device and method for manufacturing the same
US6580123B2 (en) * 2000-04-04 2003-06-17 International Rectifier Corporation Low voltage power MOSFET device and process for its manufacture
JP3709814B2 (ja) 2001-01-24 2005-10-26 株式会社豊田中央研究所 半導体装置とその製造方法
US7045859B2 (en) * 2001-09-05 2006-05-16 International Rectifier Corporation Trench fet with self aligned source and contact
US6784505B2 (en) * 2002-05-03 2004-08-31 Fairchild Semiconductor Corporation Low voltage high density trench-gated power device with uniformly doped channel and its edge termination technique

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007531988A (ja) * 2004-03-01 2007-11-08 インターナショナル レクティファイアー コーポレイション トレンチデバイスのための自動整合された接点構造体
JP2016521461A (ja) * 2013-05-17 2016-07-21 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ Ｍｏｓ型電界効果トランジスタ、およびその製造方法
US10608105B2 (en) 2013-05-17 2020-03-31 Robert Bosch Gmbh MOS field-effect transistor and method for the production thereof

Also Published As

Publication number Publication date
JP4139408B2 (ja) 2008-08-27
WO2004068617A3 (en) 2005-02-03
US7557395B2 (en) 2009-07-07
WO2004068617A2 (en) 2004-08-12
WO2004068617B1 (en) 2005-03-24
DE112004000218B4 (de) 2016-09-22
US20040251491A1 (en) 2004-12-16
DE112004000218T5 (de) 2005-12-29

Similar Documents

Publication Publication Date Title
US6921699B2 (en) Method for manufacturing a semiconductor device with a trench termination
US7361555B2 (en) Trench-gate transistors and their manufacture
US10355125B2 (en) Electrode contact structure for semiconductor device
US10211333B2 (en) Scalable SGT structure with improved FOM
US9306018B2 (en) Trench shielding structure for semiconductor device and method
EP1033759B1 (en) MOS-gated device having a buried gate and process for forming same
US7098500B2 (en) Ultra dense trench-gated power device with the reduced drain-source feedback capacitance and miller charge
TWI470800B (zh) 用於具有溝槽遮罩電極的半導體裝置的接觸結構和方法
TW200926397A (en) High density FET with integrated Schottky
US7482654B2 (en) MOSgated power semiconductor device with source field electrode
JP4139408B2 (ja) Ｄｃ−ｄｃコンバータ利用のためのトレンチｍｏｓｆｅｔ技術
TW201222675A (en) Trench-gate MOSFET with capacitively depleted drift region
JP2008504697A (ja) ソースフィールド電極を有するｍｏｓゲートが設けられているパワー半導体デバイス
US7566622B2 (en) Early contact, high cell density process
CN114429906A (zh) 沟槽型功率器件的制造方法
US7368353B2 (en) Trench power MOSFET with reduced gate resistance
CN114512545A (zh) 沟槽型功率器件及其制造方法
CN100479187C (zh) 槽沟mosfet技术在直流-直流变换器中的应用
US7319059B2 (en) High density FET with self-aligned source atop the trench
EP3690952A1 (en) Trench gate semiconductor device and method of manufacture
TWI263279B (en) Semiconductor device processing
CN116615806A (zh) 碳化硅功率器件及其制造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071219

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080401

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080507

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080606

R150 Certificate of patent or registration of utility model

Ref document number: 4139408

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110613

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120613

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120613

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130613

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees