JP2014056890A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】信頼性の高い微細化された半導体装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、シリコン基板と、ゲート絶縁膜と、ゲート電極と、絶縁部材と、ソース電極と、ドレイン電極と、を備える。前記シリコン基板の上面には、複数本のゲートトレンチが形成されている。前記シリコン基板におけるゲートトレンチ間の部分の上面には、湾曲部が形成されている。前記シリコン基板は、前記ドレイン電極に接続された第１導電形のドレイン層と、前記ゲートトレンチ間に設けられた第２導電形のベース層と、前記ベース層上であって、前記部分の幅方向両端部に設けられ、前記部分の上面に露出した第１導電形のソース層と、を有する。
【選択図】図１

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
従来より、電力用半導体装置として、トレンチゲート構造の縦型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）が開発されている。トレンチゲート構造の縦型ＭＯＳＦＥＴにおいては、シリコン基板の上面側から一方向に延びるゲートトレンチが形成されており、その内部にゲート電極が埋め込まれており、シリコン基板の上面上にはソース電極が設けられ、下面上にはドレイン電極が設けられている。そして、シリコン基板の上面におけるゲートトレンチ間の領域には、ソース電極をシリコン基板に接続するためのソースコンタクト構造が形成されている。従来、ゲート電極を埋設するためのゲートトレンチと、ソース電極を接続するためのソースコンタクト構造とは、別々のリソグラフィによって形成されていた。
近年、電力用半導体装置のオン抵抗を低減するために、ゲートトレンチの配列周期を短くして、ＭＯＳ構造を微細化することが試みられている。しかしながら、ゲートトレンチの配列周期を短くすると、ゲートトレンチとソースコンタクト構造との合わせずれが相対的に大きくなり、ソースコンタクト構造の形成が困難になる。そこで、ゲートトレンチとソースコンタクト構造とを自己整合的に形成する技術が提案されている。
米国特許第６，９２１，９３９号明細書
実施形態では、信頼性の高い微細化された半導体装置及びその製造方法を提供することである。
実施形態に係る半導体装置は、シリコン基板と、ゲート絶縁膜と、ゲート電極と、絶縁部材と、ソース電極と、ドレイン電極と、を備える。前記シリコン基板には、複数のゲートトレンチが形成されている。前記シリコン基板におけるゲートトレンチ間の部分には、湾曲部が形成されている。前記ゲート絶縁膜は、前記ゲートトレンチの内面に設けられている。前記ゲート電極は、前記ゲートトレンチ内の下部に形成されている。前記絶縁部材の下部は、前記ゲートトレンチ内の上部に設けられ、上部は、前記シリコン基板の上面から突出している。前記ソース電極は、前記シリコン基板における前記部分の上面に接続され、前記絶縁部材及び前記ゲート絶縁膜によって前記ゲート電極から絶縁されている。前記ドレイン電極は、前記シリコン基板の下面に接続されている。前記シリコン基板は、前記ドレイン電極に接続された第１導電形のドレイン層と、前記ゲートトレンチ間に設けられた第２導電形のベース層と、前記部分の幅方向両端部に設けられ、前記部分の上面に露出した第１導電形のソース層と、を有する。
実施形態に係る半導体装置の製造方法は、第１導電形のシリコン基板の上面に複数のゲートトレンチを形成する工程と、前記ゲートトレンチの内面上にシリコン酸化物からなるゲート絶縁膜を形成する工程と、前記ゲートトレンチ内の下部にゲート電極を形成する工程と、前記ゲートトレンチ内の上部に絶縁部材を形成する工程と、ケミカルドライエッチングを行うことにより、前記シリコン基板における前記ゲートトレンチ間の部分の上面を下に凸に湾曲させると共に、前記部分の上面における幅方向両端部の位置が前記ゲート電極の上面よりも上方に位置するように前記部分の上面を後退させる工程と、前記部分に第２導電形のベース層を形成する工程と、前記部分の上部における幅方向両端部に、第１導電形のソース層を形成する工程と、前記部分の上面から自然酸化膜を除去する工程と、前記シリコン基板の上面上に、前記部分の上面に接続されたソース電極を形成する工程と、前記シリコン基板の下面上に、前記シリコン基板の下面に接続されたドレイン電極を形成する工程と、を備える。前記ケミカルエッチングは、エッチングガスとして四フッ化炭素ガス及び酸素ガスの混合ガスを使用し、四フッ化炭素ガスの流量に対する酸素ガスの流量の比を１．６以上とし、温度を４０℃以下とする条件で行う。
第１の実施形態に係る半導体装置を例示する断面図である。 （ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）〜（ｅ）は、相互に異なる温度でＣＤＥを施したサンプルを示すＳＥＭ（Scanning Electron Microscope：走査型電子顕微鏡）写真をトレースした断面図である。 （ａ）〜（ｃ）は、温度が相対的に低温である場合に加工面がラウンド形状となるメカニズムを示す図であり、（ｄ）〜（ｆ）は、温度が相対的に高温である場合に加工面がフラット形状となるメカニズムを示す図である。 相互に異なる温度及びガス流量比でＣＤＥを施したサンプルを示すＳＥＭ写真をトレースした断面図である。 （ａ）〜（ｃ）は、第１の比較例に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）〜（ｃ）は、第２の比較例に係る半導体装置の製造方法を例示する工程断面図である。 第２の実施形態に係る半導体装置を例示する断面図である。 （ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。 第３の実施形態に係る半導体装置を例示する断面図である。 （ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の製造方法を例示する工程断面図である。 第３の実施形態の変形例に係る半導体装置を例示する断面図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する断面図である。
本実施形態に係る半導体装置には、トレンチゲート構造の縦型ＭＯＳＦＥＴが形成されている。
図１に示すように、本実施形態に係る半導体装置１においては、シリコン基板１０が設けられている。シリコン基板１０の最下層部分は、導電形がｎ＋形のドレイン層２１となっており、その上には、導電形がｎ形のドリフト層２２が設けられている。ドリフト層２２上には導電形がｐ形のベース層１６が設けられており、ベース層１６上には、導電形がｎ＋形のソース層１９及びｐ＋形のキャリア抜き層２０が設けられている。ソース層１９及びキャリア抜き層２０は、シリコン基板１０の上面１０ａに露出していると共に、ベース層１６によってドリフト層２２から離隔されている。ドレイン層２１、ドリフト層２２、ベース層１６、ソース層１９及びキャリア抜き層２０により、シリコン基板１０が構成されている。
なお、「ｎ＋形」とは、「ｎ形」よりもドナーとなる不純物の実効的な不純物濃度が高いことを表している。また「ｐ＋形」とは、「ｐ形」よりもアクセプタとなる不純物の実効的な不純物濃度が高いことを表している。本明細書において「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、ドナーとアクセプタの相殺分を除いた分の濃度をいう。
シリコン基板１０の上面１０ａには、複数本のゲートトレンチ１１が形成されている。ゲートトレンチ１１は一方向に延び、周期的に配列されている。ゲートトレンチ１１はベース層１６を貫通し、ドリフト層２２の上層部分に進入している。ゲートトレンチ１１の内面上には、シリコン酸化物からなるゲート絶縁膜１２が形成されている。また、ゲートトレンチ１１内の下部には、導電性材料、例えば、不純物が導入されたポリシリコンからなるゲート電極１３が埋め込まれている。
ゲート電極１３の直上には、絶縁性材料、例えば、シリコン酸化物からなる絶縁部材１４が設けられている。絶縁部材１４の下部はゲートトレンチ１１の上部内に配置されており、絶縁部材１４の上部はシリコン基板１０の上面１０ａから突出している。
シリコン基板１０におけるゲートトレンチ１１間の部分（以下、「メサ部」という）１５の形状は、ゲートトレンチ１１と同じ方向に延びるストライプ状である。すなわち、メサ部１５の長手方向はゲート電極１３が延びる方向であり、メサ部１５の幅方向はゲート電極１３の配列方向である。メサ部１５の長手方向から見て、メサ部１５の上面１５ａは、下に凸となるように湾曲した形状（以下、「ラウンド形状」ともいう）となっている。このため、メサ部１５の上面１５ａのうち、メサ部１５の幅方向両端部に位置する領域は、幅方向中央部に位置する領域よりも上方に位置している。具体的には、メサ部１５の上面１５ａのうち、メサ部１５の幅方向両端部に位置する領域はゲート電極１３の上面よりも上方に位置し、メサ部１５の幅方向中央部に位置する領域はゲート電極１３の上面と同程度の高さに位置している。
また、ソース層１９はメサ部１５の上層部における幅方向両端部に配置されており、キャリア抜き層２０はメサ部１５の上層部における幅方向中央部に配置されている。従って、メサ部１５の長手方向から見て、キャリア抜き層２０は一対のソース層１９の間に配置されている。ベース層１６、ソース層１９及びキャリア抜き層２０の形状は、いずれも、メサ部１５の長手方向に延びる帯状である。また、ソース層１９の上面及びキャリア抜き層２０の上面は、メサ部１５の上面１５ａを構成している。
絶縁部材１４の側面上には、エピタキシャルシリコン又はポリシリコンからなる側壁１７が設けられている。側壁１７はシリコンに対してドナーとなる不純物、すなわち、シリコンをｎ形とする不純物を含有しており、その実効的な不純物濃度は、ソース層１９の実効的な不純物濃度よりも高い。側壁１７はゲート絶縁膜１２の上端部及びソース層１９の直上域に配置されており、ソース層１９に接している。また、メサ部１５の直上域における側壁１７間の空間は、ソーストレンチ１８となっている。
シリコン基板１０、側壁１７及び絶縁部材１４の上方には、シリコン基板１０、側壁１７及び絶縁部材１４を覆うように、バリアメタル層２５が設けられている。バリアメタル層２５はシリコン基板１０、側壁１７及び絶縁部材１４に接している。バリアメタル層２５は、例えば、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）又はタングステン窒化物（ＷＮ）等の導電性材料によって形成されている。
バリアメタル層２５上には、例えばタングステン（Ｗ）等の金属材料からなるソース電極２６が設けられている。ソース電極２６はバリアメタル層２５に接している。ソース電極２６の一部はソーストレンチ１８内に進入しており、ソースコンタクト２６ａとなっている。ソースコンタクト２６ａは、バリアメタル層２５及び側壁１７を介してソース層１９に接続されると共に、バリアメタル層２５を介してキャリア抜き層２０に接続されている。一方、ソース電極２６は、絶縁部材１４及びゲート絶縁膜１２により、ゲート電極１３から絶縁されている。
シリコン基板１０の下面１０ｂ上には、例えばタングステン（Ｗ）等の金属材料からなるドレイン電極２７が設けられている。ドレイン電極２７はドレイン層２１に接続されている。
次に、本実施形態に係る半導体装置の製造方法について説明する。
図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
なお、図２（ａ）〜図４（ｃ）においては、半導体装置１の中間構造体の上部のみを示している。
先ず、図２（ａ）に示すように、シリコン基板１０を用意する。この時点では、シリコン基板１０の導電形はｎ形である。次に、シリコン基板１０の下層部分に、導電形がｎ＋形のドレイン層２１（図１参照）を形成する。これにより、シリコン基板１０におけるドレイン層２１以外の部分は、ｎ形のドリフト層２２（図１参照）となる。
次に、例えばリソグラフィ法により、シリコン基板１０の上面１０ａに複数本のゲートトレンチ１１を形成する。ゲートトレンチ１１は一方向に延び、周期的に配列するように形成する。
次に、図２（ｂ）に示すように，シリコン基板１０上に、シリコン酸化物からなるゲート絶縁膜１２を形成する。ゲート絶縁膜１２は、ゲートトレンチ１１の内面上にも形成される。次に、導電性材料、例えば不純物が導入されたポリシリコンを堆積させて、エッチバックすることにより、ゲートトレンチ１１内の下部にゲート電極１３を形成する。
次に、図２（ｃ）に示すように、絶縁性材料、例えばシリコン酸化物からなる絶縁部材１４を全面に成膜する。絶縁部材１４はゲートトレンチ１１内の上部に埋め込まれてゲート電極１３に接すると共に、シリコン基板１０の上面１０ａの全面を覆う。
次に、図３（ａ）に示すように、絶縁部材１４に対してドライエッチングを行い、シリコン基板１０を露出させる。これにより、ゲートトレンチ１１内に埋め込まれた絶縁部材１４の上面と、シリコン基板１０におけるゲートトレンチ１１間に配置された部分の上面、すなわち、メサ部１５の上面１５ａとが、ほぼ同一面上に位置する。
次に、図３（ｂ）に示すように、全面にケミカルドライエッチング（Chemical Dry Etching：ＣＤＥ）を施し、シリコン基板１０のメサ部１５の上面１５ａを後退させる。このＣＤＥにおいては、エッチングガスとして、四フッ化炭素（ＣＦ４）ガス及び酸素（Ｏ２）ガスの混合ガスを使用し、ＣＦ４ガスの流量（ｓｃｃｍ）に対するＯ２ガスの流量（ｓｃｃｍ）の比（以下、「ガス流量比」ともいう）を１．６以上とし、温度を４０℃以下とする。これにより、メサ部１５の上面１５ａの形状が、下に凸となるように湾曲した形状（ラウンド形状）になる。上下方向における上面１５ａの位置は、メサ部１５の幅方向両端部においてはゲート電極１３の上面よりも上方に位置し、メサ部１５の幅方向中央部においてはゲート電極１３の上面とほぼ同じ高さに位置するようにする。
次に、図３（ｃ）に示すように、全面に例えばアクセプタとなる不純物をイオン注入することにより、メサ部１５にベース層１６を形成する。次に、希フッ酸を用いてウェットエッチングを行うことにより、メサ部１５の上面１５ａに形成された自然酸化膜（図示せず）を除去する。このとき、シリコン酸化物からなるゲート絶縁膜１２の露出部分は除去されるが、ゲート絶縁膜１２におけるゲート電極１３を覆う部分は、上面１５ａがラウンド形状となったメサ部１５の両端部によって覆われているため、エッチングされない。従って、このエッチングにより、ゲート電極１３が露出することはない。また、絶縁部材１４は大部分が残留する。
次に、図４（ａ）に示すように、ドナーとなる不純物を導入したシリコンを堆積させて、全面にシリコン膜（図示せず）を成膜する。次に、このシリコン膜をエッチバックすることにより、絶縁部材１４の側面上に残留させて、側壁１７を形成する。側壁１７はエピタキシャルシリコン又はポリシリコンからなり、ドナーとなる不純物を含有している。また、側壁１７は、メサ部１５における幅方向両側部分の直上域に配置され、メサ部１５の直上域における側壁１７間の空間はソーストレンチ１８となる。ソーストレンチ１８の底部には、メサ部１５の上面１５ａの一部が露出している。
次に、図４（ｂ）に示すように、熱処理を施すことにより、側壁１７に含まれる不純物をメサ部１５内に拡散させる。これにより、メサ部１５の上層部分における側壁１７の直下域に相当する部分及びその周辺に、導電形がｎ＋形のソース層１９が形成される。
次に、図４（ｃ）に示すように、絶縁部材１４及び側壁１７をマスクとして、アクセプタとなる不純物をイオン注入することにより、メサ部１５の上層部分におけるソーストレンチ１８の直下域に、導電形がｐ＋形のキャリア抜き層２０を形成する。キャリア抜き層２０は、メサ部１５の上層部分における一対のソース層１９に挟まれた領域に形成される。
次に、図１に示すように、全面に、バリアメタル層２５を形成する。次に、金属材料、例えば、タングステン（Ｗ）を堆積させることにより、全面にソース電極２６を形成する。ソース電極２６の一部は、ソーストレンチ１８内に進入してソースコンタクト２６ａとなる。一方、シリコン基板１０の下面１０ｂ上に金属材料、例えば、タングステンを堆積させることにより、ドレイン電極２７を形成する。ドレイン電極２７は、ドレイン層２１に接続される。このようにして、本実施形態に係る半導体装置１が製造される。
次に、本実施形態の作用効果について説明する。
本実施形態においては、図２（ａ）に示す工程において、シリコン基板１０にゲートトレンチ１１を形成し、図３（ａ）に示す工程において、ゲートトレンチ１１内の上部に絶縁部材１４を埋め込み、図４（ａ）に示す工程において、絶縁部材１４の側面上に不純物を含む側壁１７を形成し、図４（ｂ）に示す工程において、側壁１７から不純物を拡散させることによりソース層１９を形成し、図１に示す工程において、側壁１７間のソーストレンチ１８内にソースコンタクト２６ａを形成している。これにより、ゲートトレンチ１１を形成した後は、自己整合的に、ソース層１９及びソースコンタクト２６ａを形成することができる。このため、ゲートトレンチ１１とソース層１９及びソースコンタクト２６ａとの間で合わせずれが発生しない。この結果、本実施形態に係る半導体装置１は、微細化してオン抵抗を低減しても、高い信頼性を維持できる。
また、本実施形態においては、図３（ｂ）に示す工程において、所定の条件でＣＤＥを施すことにより、メサ部１５の長手方向から見て、メサ部１５の上面１５ａの形状を、下に凸となるように湾曲した形状（ラウンド形状）とすることができる。これにより、上面１５ａの幅方向両端部をゲート電極１３の上面よりも上方に位置させつつ、幅方向中央部をそれより下方に位置させることができる。
上面１５ａの幅方向両端部がゲート電極１３の上面よりも上方に位置することにより、図３（ｃ）に示す工程において、ゲート絶縁膜１２におけるゲート電極１３を覆う部分がメサ部１５によって覆われる。このため、上面１５ａの自然酸化膜を除去するためのウェットエッチングを施しても、ゲート電極１３が露出することがない。これにより、図４（ａ）に示す工程において、側壁１７がゲート電極１３に接することがない。この結果、ゲート電極１３とソース電極２６との短絡を防止できる。
また、ソース層１９を比較的上方に形成できるため、上下方向におけるソース層１９とゲート電極１３との重なり部分の長さを短くすることができる。これにより、ゲート電極１３とソース層１９との間に発生する寄生容量を低減することができる。
一方、上面１５ａの幅方向中央部が両端部よりも下方に位置することにより、図４（ｃ）に示す工程において、キャリア抜き層２０を形成する際に、キャリア抜き層２０をソース１９と同等又はそれより下方に形成することができる。また、ソース電極２６のソースコンタクト２６ａをソース層１９の上面よりも下方まで延出させることができる。これにより、半導体装置１内に発生した正孔を、キャリア抜き層２０及びソースコンタクト２６ａを介して、効果的に排出することができる。
更に、上面１５ａを単なる傾斜面ではなくラウンド形状とすることにより、側壁１７とメサ部１５との接触面積が増加する。これにより、図４（ｂ）に示す工程において、側壁１７からメサ部１５内に拡散する不純物量が多くなり、ソース層１９を効率的に形成することができる。また、側壁１７とソース層１９との間の接触抵抗を低減することができる。
更にまた、本実施形態においては、側壁１７を不純物を含むシリコンによって形成している。従って、側壁１７は導電体である。このため、ソース電極２６は、側壁１７を経由することによっても、ソース層１９に接続することができる。これにより、側壁１７を絶縁性材料によって形成する場合と比較して、ソース電極２６とソース層１９との間の電気抵抗を低減することができる。
更にまた、本実施形態においては、図４（ｂ）に示す工程において、側壁１７に含まれる不純物をメサ部１５内に拡散させることにより、メサ部１５の上部にソース層１９を形成している。このため、ソース層１９内において、側壁１７との界面近傍が最も不純物濃度が高い部分となる。この結果、側壁１７とソース層１９との接触抵抗が低くなり、ソース電極２６とソース層１９との間の電気抵抗がより一層低くなる。
次に、本実施形態における数値限定理由について説明する。
＜１＞ ＣＤＥの温度：４０℃以下
図５（ａ）〜（ｅ）は、相互に異なる温度でＣＤＥを施したサンプルを示すＳＥＭ写真をトレースした断面図である。
このＣＤＥを行う際には、エッチングガスにはＣＦ４ガス及びＯ２ガスの混合ガスを使用し、ＣＦ４ガスの流量を８０ｓｃｃｍとし、Ｏ２ガスの流量を１３０ｓｃｃｍとし、従って、ＣＦ４ガスの流量に対するＯ２ガスの流量の比（ガス流量比）を１．６２５（＝１３０／８０）とし、圧力を３０Ｐａとし、マイクロ波の出力を７００Ｗとした。
図５（ａ）及び（ｂ）に示すように、温度を２５℃又は４０℃としたときは、メサ部の上面は、下に凸に湾曲したラウンド形状となった。これに対して、図５（ｃ）〜（ｅ）に示すように、温度を６０℃、１００℃、１２０℃としたときは、メサ部の上面は平坦なフラット形状となった。このため、ＣＤＥによってメサ部の上面をリセスする際には、温度を４０℃以下とすれば、ラウンド形状を形成できる。
ＣＤＥの温度を低くすることにより、加工面をラウンド形状にできる理由は、以下のように考えられる。
図６（ａ）〜（ｃ）は、温度が相対的に低温である場合に加工面がラウンド形状となるメカニズムを示す図であり、（ｄ）〜（ｆ）は、温度が相対的に高温である場合に加工面がフラット形状となるメカニズムを示す図である。
図６（ａ）に示すように、温度が相対的に低温である場合は、絶縁部材１４の側面とメサ部１５の上面１５ａとによって形成されるコーナー部の平衡蒸気圧が低い。このため、エッチングによってメサ部１５から一旦除去されたシリコンが、堆積物３１としてコーナー部に再堆積しやすい。
これにより、図６（ｂ）に示すように、メサ部１５の上面１５ａのうち、堆積物３１が相対的に薄い幅方向中央部から優先的にエッチングされる。
この結果、図６（ｃ）に示すように、上面１５ａにおける幅方向両端部よりも幅方向中央部の方がエッチングが進み、上面１５ａの形状は、下に凸に湾曲したラウンド形状となる。
これに対して、図６（ｄ）に示すように、温度が相対的に高温である場合は、コーナー部の平衡蒸気圧が高いため、一旦除去されたシリコンの再堆積が生じにくく、堆積物３１が少ない。
このため、図６（ｅ）に示すように、上面１５ａにおいて、エッチングが比較的均一に進行する。
この結果、図６（ｆ）に示すように、上面１５ａの形状が平坦なフラット形状となる。
＜２＞ ＣＦ４ガスの流量に対するＯ２ガスの流量の比：１．６以上
図７は、相互に異なる温度及びガス流量比でＣＤＥを施したサンプルを示すＳＥＭ写真をトレースした断面図である。
なお、図７においては、例えば、ＣＦ４ガスの流量が８０ｓｃｃｍであり、Ｏ２ガスの流量が１３０ｓｃｃｍの場合、「ＣＦ４／Ｏ２＝８０／１３０」と表記している。
図７に示すように、温度を２５℃とし、ガス流量比（ＣＦ４ガスの流量に対するＯ２ガスの流量の比）を１．６２５としたときは、メサ部の上面の形状はラウンド形状になった。これに対して、温度を２５℃とし、ガス流量比を０．８２６及び０．４００としたときは、メサ部の上面の形状はフラット形状になった。これは、Ｏ２ガスの割合が高いと、雰囲気の酸化傾向が強くなり、加工面に堆積物が生成しやすくなるためと考えられる。また、温度を１２０℃としたときは、ガス流量比が１．６２５、０．８２６、０．４００のいずれの場合も、メサ部の上面の形状はフラット形状となった。
このように、メサ部１５の上面１５ａをリセスするＣＤＥにおいて、温度を４０℃以下、ガス流量比を１．６以上とすると、上面１５ａの形状をラウンド形状とすることができた。本発明者等の検討によれば、温度が上面１５ａの形状に対して及ぼす影響と、ガス流量比が上面１５ａに対して及ぼす影響とは、相互に独立していた。
次に、第１の比較例について説明する。
図８（ａ）〜（ｃ）は、本比較例に係る半導体装置の製造方法を例示する工程断面図である。
本比較例は、メサ部１５の上面１５ａの形状をフラット形状とし、その高さをゲート電極１３の上面よりも低くする例である。
図２（ａ）〜図３（ａ）に示す工程を実施した後、図８（ａ）に示すように、メサ部１５に対してＣＤＥを施し、上面１５ａをゲート電極１３の上面よりも下方に位置させる。このとき、ＣＤＥの条件は、ガス流量比が１．６未満、又は、温度が４０℃よりも高い条件とする。これにより、上面１５ａはフラット形状となる。
この場合、図８（ｂ）に示すように、希フッ酸によるウェットエッチングを施すと、ゲート絶縁膜１２におけるゲート電極１３を覆う部分の一部が除去され、ゲート電極１３が露出する。
従って、図８（ｃ）に示すように、側壁１７を形成すると、側壁１７がゲート電極１３に接触してしまう。この結果、完成後の半導体装置において、ソース電極２６（図１参照）がゲート電極１３と短絡してしまう。
次に、第２の比較例について説明する。
図９（ａ）〜（ｃ）は、本比較例に係る半導体装置の製造方法を例示する工程断面図である。
本比較例は、メサ部１５の上面１５ａの形状をフラット形状とし、その高さをゲート電極１３の上面よりも高くする例である。
図２（ａ）〜図３（ａ）に示す工程を実施した後、図９（ａ）に示すように、メサ部１５に対してＣＤＥを施し、上面１５ａをゲート電極１３の上面よりも上方に位置させる。このとき、ＣＤＥの条件は、ガス流量比が１．６未満、又は、温度が４０℃よりも高い条件とする。これにより、上面１５ａはフラット形状となる。
次に、図３（ｃ）及び図４（ａ）に示す工程を実施し、その後、図９（ｂ）に示すように、ソース層１９を形成する。このとき、上面１５ａがゲート電極１３の上面よりも上方に位置しているため、ソース層１９をゲート電極１３とオーバーラップさせるために、ソース層１９は厚く形成する。
次に、図９（ｃ）に示すように、キャリア抜き層２０形成する。このとき、上面１５ａの幅方向中央部は、ゲート電極１３の上面よりも上方に位置しているため、半導体装置内の正孔を効果的に排出できる位置にキャリア抜き層２０を形成するためには、ソーストレンチ１３の直下域に、深いトレンチ６１を形成し、その下方にキャリア抜き層２０を形成する必要がある。このため、製造プロセスの難易度が上昇し、半導体装置の微細化が困難になると共に、半導体装置の製造コストが増加する。
次に、第２の実施形態について説明する。
図１０は、本実施形態に係る半導体装置を例示する断面図である。
図１０に示すように、本実施形態に係る半導体装置２は、前述の第１の実施形態に係る半導体装置１（図１参照）と比較して、メサ部１５の幅方向中央部において、上面１５ａに更にキャリア抜きトレンチ４１が形成されている点が異なっている。バリアメタル層２５はキャリア抜きトレンチ４１の内面上にも形成されている。ソースコンタクト２６ａの下部はキャリア抜きトレンチ４１内に進入しており、バリアメタル層２５におけるキャリア抜きトレンチ４１の底面上に形成された部分と接している。キャリア抜き層２０は、メサ部１５におけるキャリア抜きトレンチ４１の底面に接する部分に形成されている。
次に、本実施形態に係る半導体装置の製造方法について説明する。
図１１（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
なお、図１１（ａ）及び（ｂ）においては、半導体装置２の中間構造体の上部のみを示している。
先ず、図２（ａ）〜図３（ｃ）に示す工程を実施する。
次に、図４（ａ）に示すように、全面にシリコン膜を成膜し、その後、エッチバックすることにより、側壁１７を形成する。
そして、本実施形態においては、図１１（ａ）に示すように、メサ部１５の上面１５ａが露出した後も、シリコン膜に対するエッチングをそのまま継続し、オーバーエッチングする。これにより、上面１５ａにおける側壁１７によって覆われていない領域に、キャリア抜きトレンチ４１が形成される。
次に、図１１（ｂ）に示すように、熱処理を施すことによってメサ部１５における側壁１７に接した部分にソース層１９を形成する。次に、アクセプタとなる不純物をイオン注入することにより、キャリア抜きトレンチ４１の直下域にキャリア抜き層２０を形成する。以後の工程は、前述の第１の実施形態と同様である。
本実施形態によれば、前述の第１の実施形態と比較して、キャリア抜き層２０をより下方に形成することができる。これにより、半導体装置２内で発生した正孔をよりキャリア抜き層２０によってより確実に捕捉し、排出することができる。
なお、この場合においても、キャリア抜きトレンチ４１を形成する直前において、メサ部１５の上面１５ａの形状はラウンド形状となっており、上面１５ａの幅方向中央部が両端部よりも下方に位置しているため、前述の第２の比較例と比較して、キャリア抜きトレンチ４１の形成深さを浅くすることができる。
本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第１の実施形態と同様である。
次に、第３の実施形態について説明する。
図１２は、本実施形態に係る半導体装置を例示する断面図である。
図１２に示すように、本実施形態に係る半導体装置３は、前述の第１の実施形態に係る半導体装置１（図１参照）と比較して、ソース層１９の下面が平坦であり、キャリア抜き層２０の下面がソース層１９の下面よりも下方に位置している点が異なっている。
次に、本実施形態に係る半導体装置の製造方法について説明する。
図１３（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
なお、図１３（ａ）〜（ｃ）においては、半導体装置３の中間構造体の上部のみを示している。
先ず、図２（ａ）〜図３（ａ）に示す工程を実施する。
次に、図１３（ａ）に示すように、全面にアクセプタとなる不純物をイオン注入することにより、メサ部１５にｐ形のベース層１６を形成する。次に、全面にドナーとなる不純物をイオン注入することにより、ベース層１６の上部の導電形をｐ形からｎ＋形に反転させて、ｎ＋形層４２を形成する。
次に、図１３（ｂ）に示すように、ＣＤＥを施し、メサ部１５の上面１５ａを後退させる。このＣＤＥの条件は、前述の第１の実施形態におけるＣＤＥ（図３（ｂ）参照）の条件と同様とする。これにより、上面１５ａの形状は、下に凸に湾曲したラウンド形状となる。そして、本実施形態においては、ＣＤＥ終了後に上面１５ａが、メサ部１５の幅方向中央部においてはｎ＋形層４２の下面よりも下方に位置し、幅方向両端部においてはｎ＋形層４２の下面よりも上方に位置するようにする。これにより、メサ部１５の幅方向中央部においてはｎ＋形層４２が除去される。一方、メサ部１５の幅方向両端部においてはｎ＋形層４２が残留し、ソース層１９となる。
次に、図１３（ｃ）に示すように、希フッ酸を用いたウェットエッチングを行うことにより、上面１５ａに形成された自然酸化膜（図示せず）を除去する。このとき、ゲート絶縁膜１２の露出部分も除去されるが、ゲート絶縁膜１２におけるゲート電極１３を覆う部分はメサ部１５によって覆われているため、除去されない。次に、側壁１７を形成する。次に、絶縁部材１４及び側壁１７をマスクとしてアクセプタとなる不純物をイオン注入することにより、メサ部１５の幅方向中央部にキャリア抜き層２０を形成する。以後の工程は、前述の第１の実施形態と同様である。
本実施形態によれば、キャリア抜きトレンチ４１（図１１（ａ）参照）を形成することなく、キャリア抜き層２０をソース層１９よりも下方に配置することができる。なお、キャリア抜き層２０をより下方に配置するために、キャリア抜きトレンチ４１を形成してもよい。
また、本実施形態においては、図１３（ａ）に示す工程において、イオン注入法によりｎ＋形層４２を形成し、図１３（ｂ）に示す工程において、上面１５ａのラウンド形状を利用してｎ＋形層４２を選択的に除去することにより、ソース層１９を形成している。これにより、熱拡散によらずに、自己整合的にソース層１９を形成することができる。
このため、本実施形態においては、側壁１７の材料は不純物を含むシリコンには限定されない。従って、半導体装置３の設計自由度が高い。例えば、側壁１７を金属材料によって形成すれば、ソース電極２６とソース層１９との間の電気抵抗をより一層低減することができる。また、側壁１７をシリコン酸化物等の絶縁性材料によって形成すれば、ソース電極２６とゲート電極１３との間の絶縁性をより高めると共に、寄生容量を低減することができる。また、側壁１７を省略してもよい。
本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第１の実施形態と同様である。
次に、第３の実施形態の変形例について説明する。
図１４は、本変形例に係る半導体装置を例示する断面図である。
図１４に示すように、本変形例に係る半導体装置３ａは、前述の第３の実施形態に係る半導体装置３（図１２参照）と比較して、側壁１７が設けられていない点が異なっている。すなわち、本変形例は、第３の実施形態において、側壁１７を省略した例である。
本変形例に係る半導体装置３ａは、図１３（ｃ）に示す工程において、側壁１７を形成しないことにより、製造することができる。但し、この場合、キャリア抜き層２０を形成するためのアクセプタとなる不純物の注入は、上面１５ａ全体に対して行われるため、ソース１９の導電形をｎ形からｐ形に反転させないようなドーズ量とする必要がある。
本変形例によれば、前述の第３の実施形態と比較して、ソース電極２６をソース層１９との間の電気抵抗をより一層低減することができる。また、半導体装置の製造プロセスにおいて工程数を削減し、製造コストを低減することができる。
本変形例における上記以外の構成、製造方法及び作用効果は、前述の第３の実施形態と同様である。
以上説明した実施形態によれば、信頼性の高い微細化された半導体装置及びその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１、２、３、３ａ：半導体装置、１０：シリコン基板、１０ａ：上面、１０ｂ：下面、１１：ゲートトレンチ、１２：ゲート絶縁膜、１３：ゲート電極、１４：絶縁部材、１５：メサ部、１５ａ：上面、１６：ベース層、１７：側壁、１８：ソーストレンチ、１９：ソース層、２０：キャリア抜き層、２５：バリアメタル層、２６：ソース電極、２６ａ：ソースコンタクト、２７：ドレイン電極、３１：堆積物、４１：キャリア抜きトレンチ、４２：ｎ＋形層、６１：トレンチ

Claims (10)

  1. 複数のゲートトレンチと、前記ゲートトレンチ間の部分に設けられた湾曲部と、第１導電形のドレイン層と、前記ゲートトレンチ間に設けられた第２導電形のベース層と、前記部分の幅方向両端部に設けられ、前記部分の上面に露出した第１導電形のソース層と、を有したシリコン基板と、
    前記ゲートトレンチの内面に設けられたゲート絶縁膜と、
    前記ゲートトレンチ内の下部に埋設されたゲート電極と、
    下部が前記ゲートトレンチ内の上部に設けられ、上部が前記シリコン基板の上面から突出した絶縁部材と、
    前記シリコン基板における前記部分の上面に接続され、前記絶縁部材及び前記ゲート絶縁膜によって前記ゲート電極から絶縁されたソース電極と、
    前記ドレイン層に接続されたドレイン電極と、
    を備えた半導体装置。
  2. 前記シリコン基板は、前記部分の幅方向中央部に設けられ、前記部分の上面に露出し、第２導電形であり、実効的な不純物濃度が前記ベース層の実効的な不純物濃度よりも高いキャリア抜き層をさらに有した請求項１記載の半導体装置。
  3. 前記キャリア抜き層の下面は、前記ソース層の下面よりも下方に位置する請求項２記載の半導体装置。
  4. 前記部分の上面における幅方向中央部にはソーストレンチが形成されており、
    前記ソース電極の一部は前記ソーストレンチ内に進入している請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記絶縁部材の側面上に設けられ、前記ソース層に接し、シリコンを第１導電形とする不純物を含有したシリコンからなる側壁をさらに備えた請求項１〜４のいずれか１つに記載の半導体装置。
  6. 第１導電形のシリコン基板に複数のゲートトレンチを形成する工程と、
    前記ゲートトレンチの内面上にシリコン酸化物からなるゲート絶縁膜を形成する工程と、
    前記ゲートトレンチ内の下部にゲート電極を形成する工程と、
    前記ゲートトレンチ内の上部に絶縁部材を形成する工程と、
    エッチングガスとして四フッ化炭素ガス及び酸素ガスの混合ガスを使用し、四フッ化炭素ガスの流量に対する酸素ガスの流量の比を１．６以上とし、温度を４０℃以下とする条件でケミカルドライエッチングを行うことにより、前記シリコン基板における前記ゲートトレンチ間の部分の上面を下に凸に湾曲させると共に、前記部分の上面における幅方向両端部の位置が前記ゲート電極の上面よりも上方に位置するように前記部分の上面を後退させる工程と、
    前記部分に第２導電形のベース層を形成する工程と、
    前記部分の上部における幅方向両端部に、第１導電形のソース層を形成する工程と、
    前記部分の上面から自然酸化膜を除去する工程と、
    前記シリコン基板の上面上に、前記部分の上面に接続されたソース電極を形成する工程と、
    前記シリコン基板の下面上に、前記シリコン基板の下面に接続されたドレイン電極を形成する工程と、
    を備えた半導体装置の製造方法。
  7. 前記ソース層を形成する工程は、
    前記絶縁部材の側面上に、前記部分の上面に接するように、シリコンを第１導電形とする不純物を含有するシリコンからなる側壁を形成する工程と、
    前記側壁に含有される前記不純物を前記シリコン基板内に拡散させる工程と、
    を有した請求項６記載の半導体装置の製造方法。
  8. 前記絶縁部材及び前記側壁をマスクとしてシリコンを第２導電形とする不純物を導入することにより、前記部分の幅方向中央部であって前記部分の上面に露出する部分に、第２導電形であって実効的な不純物濃度が前記ベース層の実効的な不純物濃度よりも高いキャリア抜き層を形成する工程をさらに備えた請求項７記載の半導体装置の製造方法。
  9. 前記絶縁部材及び前記側壁をマスクとしてエッチングすることにより、前記部分の上面における幅方向中央部にソーストレンチを形成する工程をさらに備えた請求項７または８に記載の半導体装置の製造方法。
  10. 第１導電形のシリコン基板に複数のゲートトレンチを形成する工程と、
    前記ゲートトレンチの内面上にシリコン酸化物からなるゲート絶縁膜を形成する工程と、
    前記ゲートトレンチ内の下部にゲート電極を形成する工程と、
    前記ゲートトレンチ内の上部に絶縁部材を形成する工程と、
    前記シリコン基板における前記ゲートトレンチ間の部分に第２導電形のベース層を形成する工程と、
    前記ベース層上に第１導電形層を形成する工程と、
    エッチングガスとして四フッ化炭素ガス及び酸素ガスの混合ガスを使用し、四フッ化炭素ガスの流量に対する酸素ガスの流量の比を１．６以上とし、温度を４０℃以下とする条件でケミカルドライエッチングを行うことにより、前記シリコン基板における前記ゲートトレンチ間の部分の上面を下に凸に湾曲させると共に、前記部分の上面における幅方向両端部の位置が前記ゲート電極の上面よりも上方であって前記第１導電形層の下面よりも上方に位置し、前記部分の上面における幅方向中央部の位置が前記第１導電形層の下面よりも下方に位置するように、前記部分の上面を後退させて、前記部分の上部における幅方向両端部に第１導電形のソース層を形成する工程と、
    前記部分の上面から自然酸化膜を除去する工程と、
    前記シリコン基板の上面上に、前記部分の上面に接続されたソース電極を形成する工程と、
    前記シリコン基板の下面上に、前記シリコン基板の下面に接続されたドレイン電極を形成する工程と、
    を備えた半導体装置の製造方法。
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