JP2006332689A - シリコンエピタキシャルウェーハの製造方法 - Google Patents

Abstract

【課題】シリコンウェーハに切り出した後のＥＧ効果が期待できる処理を一切施すことなく、エピタキシャルウェーハのデバイスプロセスにおける１０８０℃以下の低温のデバイス製造工程においても充分なＩＧ効果を発揮する。
【解決手段】ＣＺ法によるシリコン単結晶を引き上げる際に、酸素濃度、炭素濃度をを適宜制御すると共に、シリコンウェーハに切り出した後、低温にて短時間のアニールを実施することによりＩＧ能を持たせる以外は、従来のシリコンウェーハ成形後に施される各種の複雑なＥＧ処理を一切施さないことによる省工程化ができ、低コストが図られ、エピタキシャルウェーハを使った低温のデバイスプロセスで発生するＩＧ能の付与が可能で、高精度平坦度実現のため、両面鏡面研磨仕上げが必要となった場合にもＥＧが必要ないため、高精度化に対応し得る基板の作製が可能。
【選択図】なし

Description

この発明は、半導体素子デバイス等の製造に供され、所定表面に気相成長させたシリコンエピタキシャル膜を有するシリコンウェーハ（以下、エピタキシャルウェーハと呼ぶ）のゲッタリング能力を付与する製造方法の改良に係り、チョクラルスキー法もしくはマグネティックチョクラルスキー法（以下、単にＣＺ法と言う）によりシリコン単結晶を引き上げる際に、単結晶中の酸素濃度を所定の範囲に制御すると同時に、炭素濃度を０．３から１０×１０^１６ ａｔｏｍｓ／ｃｍ^３ の範囲に故意に高く制御して引き上げ、得られたシリコン単結晶インゴットより切り出されたシリコンウェーハに所定の短時間の低温アニールを施すことにより、ゲッタリングに必要なＢＭＤ（Ｂｕｌｋ Ｍｉｃｒｏ Ｄｅｆｅｃｔ）がウェーハ内部に形成され、１０８０℃程度以下の低温のデバイス製造工程においても、ＥＧ（Ｅｘｔｒｉｎｓｉｃ ｇｅｔｔｅｒｉｎｇ）効果が期待できる処理を一切施すことなく、デバイスプロセス中の種々の汚染に対して、充分なＩＧ（Ｉｎｔｒｉｎｓｉｃ ｇｅｔｔｅｒｉｎｇ）効果を発揮できるエピタキシャルウェーハの製造方法に関する。

デバイス製造工程では、Ｄ−ＲＡＭに代表される高温プロセスにおいては、Ｆｅ、Ｎｉ、Ｃｕ等の重金属汚染が発生しやすく、これらの重金属汚染により、ウェーハ表面及び表面近傍に汚染欠陥が形成され、様々なデバイス特性を劣化させ、強いては製品歩留まりを低下させる要因となる。このためこれらの重金属汚染をデバイス活性領域にあたる表面及び表面近傍領域から取り除くために、ウェーハ裏面にＰＢＳ（Ｐｏ１ｙ Ｂａｃｋｓｅａｌ）、ＢＳＤ（ＢａｃｋｓｉｄｅＤａｍａｇｅ）、エキシマレーザに代表される各種のＥＧやＩＧによる汚染捕獲（ゲッタリング）手法が従来より多く用いられている。

従来の高温デバイスプロセスでは、１１２０℃〜１２２０℃程度の比較的高いＷｅｌｌ−Ｄｒｉｖｅ工程を有していたため、デバイスプロセスの熱処理中において比較的容易にＢＭＤの起源である酸素析出が起こり、ウェーハ内部のバルク中ではデバイスでの汚染をゲッタリングするのに充分なＢＭＤが形成されるため、ＥＧに頼るＮ‐ＩＧ（Ｎａｔｕｒａｌ−ＩＧ）やＤＺ（Ｄｅｎｕｄｅｄ Ｚｏｎｅ）−ＩＧといったＩＧが広く用いられてきた。

今後、将来のデバイスプロセスは、２５６ＭＢ、１ＧＢと言った高集積化に伴うデザインルールの微細化、高エネルギーでのイオン注入を用いたプロセスの低温化が進むことが明らかになっており、この低温化によって、デバイスプロセス中におけるＢＭＤの形成が難しくなることが予測され、充分なＩＧ効果を得ることが困難になる。

この様に、プロセスの低温化に伴いデバイスで発生する汚染量は、幾分低減されるものの高エネルギーイオン注入等での重金属汚染の発生は避け難く、ゲッタリング技術は必須と考えられる。

また、ＥＧでの重金属汚染捕獲については、今後の高集積化されるデバイスでは今まで以上にフラットネスや反り等に代表されるウェーハ精度の高精度平坦化が求められることは必至で、その場合、高精度平坦化を実現でき得る両面鏡面研磨仕上げウェーハが用いられる可能性が高いことを考慮すると、ＥＧによるゲッタリングは適用できない可能性が高く、一層、ＩＧでのゲッタリング能確保が必要となってくる。

一方、高集積化デバイスを作製するにあたっては、ウェーハ表面及び表面近傍層の更なる高品質化が求められており、単結晶の引上に際しては、ウェーハ中に取り込まれる酸素濃度の低減化、一例として従来は、１４〜１６×１０^１７ａｔｏｍｓ／ｃｍ^３ の規格だったものを９〜１１×１０^１７ａｔｏｍｓ／ｃｍ^３ に変更すると共に、シリコン単結晶を引き上げる際にカーボン坩堝やカーボンヒータ及びその周辺付設部材の材質として用いられる不純物元素である炭素がこのシリコン単結晶中に極力混入しないように可能なかぎりの炭素濃度の低減化、例えば、ＦＴＩＲ（フーリエ変換赤外分光装置）による検出下限値に当たる０．１×１０^１６ａｔｏｍｓ／ｃｍ^３ 未満、実際は、１０^１４オーダ（放射化分析装置で見た場合）となるようにシリコンウェーハの高純度化並びに完全性の向上に対処してきた。

昨今、デバイスの高集積化が進むにつれて、この炭素濃度の低減化対策が非常に重要視されてきており、酸素濃度及び炭素濃度を低く抑制することによって、表面完全性を向上させ、強いてはデバイス不良の原因となる表面及び表面近傍に存在するＢＭＤ及びそれに伴って発生する二次欠陥、例えばＯＳＦ（Ｏｘｉｄａｔｉｏｎ Ｉｎｄｕｃｅｄ Ｓｔａｃｋｉｎｇ Ｆａｕｌｔ）等の発生を抑制させる方法が提案されている。
特開昭６３−１９８３３４号公報 特開昭６３‐２２７０２６号公報 特開平３‐５０１８６号公報 特開平８‐２５０５０６号公報

しかしながら、今後の高集積デバイスでは、従来からの酸素濃度並びに炭素濃度の低減化による方法で作製されてきた鏡面研磨仕上げウェーハに代わり、エピタキシャルウエーハが用いられる可能性が高い。すなわち、鏡面研磨仕上げウェーハに比べ、エピタキシャルウェーハの場合、エピタキシャル層にはデバイス特性を劣化させるＧｒｏｗｎ−ｉｎ欠陥（シリコン単結晶が引き上げられる過程で生成される微少欠陥）が、全く存在しないため、極めて高品質な表面完全性を得ることができるためである。

これまでは、鏡面研磨仕上げウェーハに対比しエピタキシャルウェーハはコスト面での問題から特定のデバイス用途以外ではあまり使用されていなかった。ところが、高集積化が進む次世代（２５６ＭＢ、１ＧＢ以降）デバイスでは、鏡面研磨仕上げウェーハでの、Ｇｒｏｗｎ−ｉｎ欠陥の完全消去が非常に困難なことより、エピタキシャルウェーハが本格的に用いられる可能性が極めて高く、かかる理由から次世代（１２インチ）以降の大口径シリコンウェーハでは、エピタキシャルウェーハがデバイス用基板の大勢をなす可能性が極めて高いといえる。

前述のごとく、高集積化された低温プロセスでは、極めて高品質なデバイス活性領域が必要不可欠なために、エピタキシヤルウェーハが使用され、かつ高精度平坦化を実現するためには両面鏡面研磨仕上げウェーハが、その基板として用いられる可能性が高い。また、デバイスで発生する各種の汚染をゲッタリングするにはＩＧ（ＢＭＤ）が必要である。

ところが、基板であるシリコンウェーハの抵抗値が０．１Ω・ｃｍ以上のものに、エピタキシャル層を成長させた場合、エピタキシャル成長工程における温度昇温プロセスでの急激な昇温及び高温前処理プロセスによる熱履歴の影響で、ＢＭＤの起源である酸素析出核の縮小、消滅現象が起こり、その後、低温のデバイスプロセスへ投入しても酸素析出が起こらないためにデバイスで発生する汚染をゲッタリングできず、その結果、デバイス特性の劣化や製品歩留まりの低下を招いてしまう。

また、通常デバイス用基板としては使用しないような、高い酸素濃度の基板（ＢＭＤが形成し易い）を用いても、低温プロセスではエピタキシャル成長を行うことにより、ゲッタリング源であるＢＭＤがほとんど形成されず、ＩＧ効果が期待できないことを確認されている。

そこで、特許文献１では、エピタキシャル成長後に低温長時間アニール、すなわち、６５０〜９００℃で４〜２０時間もしくは６５０〜９００℃の間を順次昇温させる方法によってＢＭＤを確保する方法が報告されているが、アニール時間が長いために多大のコストがかかり、かつエピタキシャル成長後にこの低温アニールを施すことにより、熱処理時のボート傷やパーティクル発生及びハンドリングの問題で不良が発生し易く、生産歩留まり上種々の問題が考えられる。

特許文献２では、結晶を引き上げる際に炭素を高濃度（０．５〜１５ｐｐｍａ：当該公報に換算係数が示されていないために明確な値は不明だが詳細な説明中の酸素濃度の数字より推定すると２．５×１０^１６ａｔｏｍｓ／ｃｍ^３ 〜７．５×１０^１７ａｔｏｍｓ／ｃｍ^３ 程度と推定される）ドープさせたものに、エピタキシャル膜を５〜５０μｍと限定の厚みだけ成長させた後、低温アニール＋中温アニールという２段階の熱処理を施し、ＢＭＤを確保する方法が報告されている。

しかし、炭素を高濃度化した方法においても実施例に示されるように８時間３０分もの長時間の熱処理が必要でコストがかかり、そのために生産性が低く、かつエピタキシャル成長後に熱処理を実施することにより、熱処理時のボート傷、パーティクル発生及びハンドリングの問題で不良が発生し易く、生産歩留まり上、問題が考えられる。

特許文献３では、エピタキシャル成長前に７５０〜９００℃の熱処理（但し、時間の範囲は提示されていない）を施し、ＢＭＤを確保する方法が報告されているが、これについては同公報の図表１及び４から推測すると、少なくとも４時間を越える長時間の熱処理が必要であることが推測でき、生産性の面で問題がある。

特許文献４では、エピタキシャル成長前に、まず１段もしくは２段階の低温アニールを施し、次に、中温度域でこれを保持した後に、エピタキシャル成長を行う方法が提案されているが、この方法では生産性が明らかに低下し、エピタキシャルウェーハを低コストで安定的に製造することが求められる現状では、この方法も問題がある。

次世代高集積デバイスに対応し得るその基板として有望視されているエピタキシャルウェーハでは、低温のデバイスプロセスにおいては充分なＩＧ効果を得ることが困難で、上述したごとく様々な工夫が提案されているが、それぞれ、生産性、コスト、生産歩留まり等の面で問題があった。

この発明は、上述のエピタキシャルウェーハのゲッタリング（ＩＧ）の問題点に鑑み、低コスト化を図るために工程をできるだけ簡素化し、すなわち、シリコンウェーハに切り出した後のＥＧ効果が期待できる処理を一切施すことなく、エピタキシャルウェーハのデバイスプロセスにおける約１０８０℃以下の低温のデバイス製造工程においても充分なゲッタリング効果（ＩＧ）が発揮できるシリコンエピタキシャルウェーハとその製造方法の提供を目的とする。

発明者は、シリコンウェーハに切り出した後、ＥＧ効果が期待できる処理を一切施すことなく、１０８０℃程度以下の、低温のデバイス製造工程においても充分なゲッタリング効果（ＩＧ）を発揮できるエピタキシャルウェーハの作製を目的に、引き上げたままのシリコンウェーハ自体にゲッタリング能を付与することを種々検討した結果、特定の酸素濃度において、意図的に炭素濃度を高くするようにＣＺ法にて育成されたシリコン単結晶を、シリコンウェーハに切り出した後、低温にて短時間のアニールを行うことにより、ＥＧ処理を施すことなく、エピタキシャルウェーハでも、低温のデバイスプロセスにおいても充分なゲッタリング（ＩＧ）能が発揮されることを知見し、この発明を完成させた。

詳述すると、一般に、ＣＺ法によって育成されたシリコン単結晶中には、汚染元素を捕獲する源となり得る酸素析出核が多く点在している。この酸素析出核はシリコン単結晶が育成される過程において導入されるものであるが、この酸素濃度の含有量が多いほど酸素析出核も多く点在している。一方、炭素についてもそのメカニズムについては明確とはなっていないが、炭素濃度が高いほど析出が起こり易く、シリコン原子の共有半径と比べ炭素原子の共有半径が４割近くも小さいため、この共有半径差によって結晶格子歪みが生じるためではないかとも考えられるが、はっきりしたことは分かっていない。

炭素については、酸素析出を助長させ得る、いわゆる触媒効果、析出促進作用を持っており炭素濃度が多いほど、より大きな酸素析出助長効果が得られ、ＣＺ法にて単結晶シリコンを育成する際に所定の酸素濃度にて、意図的に炭素濃度を高く制御しながら引き上げられたシリコン単結晶を用いて、シリコンウェーハに切り出した後、低温にて短時間のアニールを行い、その後、ＥＧ処理加工が何ら施されない両面鏡面研磨仕上げウェーハもしくは、片面鏡面研磨仕上げウェーハに、エピタキシャル膜を成長させ、エピタキシャルウェーハを製造することにより、低コストで高精度な平坦度が得られ、且つ、エピタキシャル成長時の熱履歴を受けても消失しないＢＭＤ核が確保でき、その結果、ゲッタリング能（ＩＧ）が付与でき、もって、低温のデバイスプロセスにおいても充分なゲッタリング能（ＩＧ）を併せ持つエピタキシャルウェーハを実現することができた。

すなわち、本発明のシリコンエピタキシャルウェーハの製造方法は、酸素濃度が１２〜１８×１０^１７ａｔｏｍｓ／ｃｍ^３ （ＯＬＤＡＳＴＭ法）、炭素濃度が０．３〜１０×１０^１６ ａｔｏｍｓ／ｃｍ^３ （ＮＥＷ ＡＳＴＭ法）の各範囲に制御してＣＺ法にて引き上げられたシリコン単結晶を、シリコンウェーハに切り出した後、その表面にエピタキシャル膜を成膜することを特徴とする。
本発明は、酸素濃度が１２〜１８×１０^１７ａｔｏｍｓ／ｃｍ^３ （ＯＬＤＡＳＴＭ法）、炭素濃度が０．３〜１０×１０^１６ ａｔｏｍｓ／ｃｍ^３ （ＮＥＷ ＡＳＴＭ法）の各範囲に制御してＣＺ法にて引き上げられたシリコン単結晶を、シリコンウェーハに切り出した後、その表面にエピタキシャル膜を成膜するシリコンエピタキシャルウェーハの製造方法であって、１０８０℃以下の低温デバイスプロセスシミュレーション熱処理を行った場合に、ウェーハ内部のＢＭＤ密度が３×１０^８ ［／ｃｍ^３ ］以上となることを特徴とする。
本発明は、酸素濃度が１２〜１８×１０^１７ａｔｏｍｓ／ｃｍ^３ （ＯＬＤＡＳＴＭ法）、炭素濃度が０．３〜１０×１０^１６ ａｔｏｍｓ／ｃｍ^３ （ＮＥＷ ＡＳＴＭ法）の各範囲に制御してＣＺ法にて引き上げられたシリコン単結晶を、シリコンウェーハに切り出した後、６００℃以上、９００℃以下の温度で１５分以上、４時間以下の条件にてアニールを行い、その表面にエピタキシャル膜を成膜することを特徴とする。
本発明は、酸素濃度が１２〜１８×１０^１７ａｔｏｍｓ／ｃｍ^３ （ＯＬＤＡＳＴＭ法）、炭素濃度が０．３〜１０×１０^１６ ａｔｏｍｓ／ｃｍ^３ （ＮＥＷ ＡＳＴＭ法）の各範囲に制御してＣＺ法にて引き上げられたシリコン単結晶を、シリコンウェーハに切り出した後、６００℃以上、９００℃以下の温度で１５分以上、４時間以下の条件にてアニールを行い、その表面にエピタキシャル膜を成膜するシリコンエピタキシャルウェーハの製造方法であって、１０８０℃以下の低温デバイスプロセスシミュレーション熱処理を行った場合に、ウェーハ内部のＢＭＤ密度が３×１０^８ ［／ｃｍ^３ ］以上となることを特徴とする。
また、本発明は、シリコン単結晶がボロンまたはリンドープされ、シリコンウェーハの比抵抗値が０．１Ω・ｃｍ以上であることができる。
本発明は、前記炭素濃度が０．３〜２．５×１０^１６ ａｔｏｍｓ／ｃｍ^３ （ＮＥＷ ＡＳＴＭ法）であることができる。
本発明は、前記炭素濃度が２．５〜１０×１０^１６ ａｔｏｍｓ／ｃｍ^３ （ＮＥＷ ＡＳＴＭ法）であることが好ましい。
本発明のシリコンエピタキシャルウェーハの製造方法は、引き上げたシリコン単結晶から切り出したウェーハにエピタキシャル膜を成膜するまでのエピタキシャルウェーハ製造工程と、前記エピタキシャル膜成膜後におこなわれる１０８０℃以下６５０℃以上の範囲とされる熱処理温度パターンを有する低温のデバイス製造工程と、を有する一連の製造工程における前記シリコンエピタキシャルウェーハの製造方法であって、
前記シリコン単結晶がボロンまたはリンドープされ、シリコンウェーハの比抵抗値が０．１Ω・ｃｍ〜１０Ω・ｃｍであり、
前記エピタキシャルウェーハ製造工程において、酸素濃度が１２〜１８×１０^１７ ａｔｏｍｓ／ｃｍ^３ （ＯＬＤＡＳＴＭ法）、炭素濃度が２．５〜１０×１０^１６ ａｔｏｍｓ／ｃｍ^３ （ＮＥＷ ＡＳＴＭ法）の各範囲に制御してＣＺ法にて引き上げられたシリコン単結晶を、シリコンウェーハに切り出した後、６００℃以上、９００℃以下の温度で１５分以上、４時間以下の条件にてアニールを行い、ＥＧ効果が期待できる処理を一切施すことなく、ウェーハの片面又は両面を鏡面研磨仕上げし、さらにその表面にエピタキシャル膜を成膜させて、後工程としての前記低温のデバイス製造工程後に、充分なゲッタリング効果を発揮するために必要なＢＭＤ密度である３×ｌ０^８ 〜４．２×ｌ０^９ ［／ｃｍ^３ ］を有することもできる。

この発明は、ＣＺ法によって育成されたシリコン単結晶であり、酸素濃度が１２〜１８×１０^１７ａｔｏｍｓ／ｃｍ３ 、炭素濃度が０．３から２．５×１０^１６ａｔｏｍｓ／ｃｍ^３ の各範囲にあり、シリコンウェーハに切り出した後に、６００〜９００℃の温度にて１５分以上、４時間以下のアニールを行った後に、ＥＧが期待できる処理を一切施すことなく、シリコンウェーハの両面もしくは、片面を鏡面研磨仕上げし、シリコンウェーハ表面にエピタキシャル膜が成膜されたエピタキシャルウェーハを得ることを特徴としている。

この発明は、ＣＺ法によるシリコン単結晶を引き上げる際に、酸素濃度、炭素濃度を適宜制御すると共に、シリコンウェーハに切り出した後、低温にて短時間のアニールを実施することによりゲッタリング能（ＩＧ）を持たせる以外は、従来のシリコンウェーハ成形後に施される各種の複雑なＥＧ処理を一切施さないことによる省工程化ができ、低コストが図られ、かつ、実施例で示した如く、従来、実現できなかったエピタキシャルウェーハを使った低温のデバイスプロセスで発生するゲッタリング能（ＩＧ）の付与が可能となったことより、１２インチウェーハ以降の大口径ウェーハにおける高精度平坦度実現のため、両面鏡面研磨仕上げが必要となった場合にもＥＧが必要ないため、高精度化に対応し得る基板の作製が可能となった。

また、従来技術で示したものと比較した場合、エピタキシャル成長後もしくはその前に実施するアニール時間が大幅に短縮でき、かつ不良発生頻度が少ないエピタキシャル成長前にこれを実施することにより、低コストで加工不良の少ないシリコンエピタキシャルウェーハの製造が可能となった。

この発明において、対象とするシリコン単結晶は、公知のＣＺ法にて育成されたもので、ＥＧ効果が期待できる処理が全く施されていないことを特徴としており、引き上げ育成時に公知の制御方法にて酸素濃度を１２〜１８×１０^１７ａｔｏｍｓ／ｃｍ^３ の範囲に制御し、同時に炭素濃度を０．３〜２．５×１０^１６ｔｏｍｓ／ｃｍ^３ の範囲に制御することにより、シリコンウェーハに切り出した後に６００〜９００℃の温度で１５分以上、４時間以下の短時間のアニールを施すことにより、ＥＧ効累が期待できる処理を一切施すことなく、両面あるいは片面に鏡面研磨仕上げを施し、エピタキシャル膜が成膜されたエピタキシャルウェーハでも、その後の低温デバイスプロセスにおいてもゲッタリング能を向上させ得ることを特徴としている。

この発明は、前述の方法によって、比抵抗値が０．１Ω・ｃｍ以上のエピタキシャルウェーハでも、図２に示すようなパターンの低温のデバイスプロセス相当の熱処理条件においても充分なゲッタリング効果（ＩＧ）が得られることを明らかにしたもので、引き上げ時に純炭素を故意に添加し、シリコンウェーハに切り出した後、低温で短時間のアニールを施すことを特徴とし、低コストなエピタキシャルウェーハが生産でき、且つ、低温のデバイスプロセスにも充分適用が可能であり、前述の従来のいずれの処理方法とも、シリコン単結晶における酸素濃度、炭素濃度、比抵抗値及び熱処理実施工程、その温度、時間が異なる新規な発明である。

この発明は、エピタキシャルウェーハのデバイスプロセスにおける種々の汚染に対するゲッタリング能を向上させ、シリコンウューハに切り出した後、ＥＧ効果が期待できる処理を一切施すことなく、工程をできるだけ簡素化して、エピタキシャルウェーハを低コストで供給することを目的としているが、高集積デバイスプロセス用に供するもので、所定の平坦度を得るために公知のエッチングあるいは鏡面研磨を施した裏面エッチドウェーハ、片面鏡面研磨仕上げウェーハ、両面鏡面研磨ウェーハによるエピタキシャルウェーハとして提供し、両面鏡面研磨仕上げウェーハにあっては極めて高精度な平坦度を実現できる。

この発明において、酸素濃度と炭素濃度を増加させることは、酸素析出物であるＢＭＤ等の発生を促すためであり、言い換えれば表面及び表面近傍の完全性を劣化させることでもある。しかしながら、エピタキシャル成長処理工程中における高温下でのＨ_２ 雰囲気によって、ウェーハ表面から数μｍないし数十μｍの領域ではこれらのＢＭＤを育成するのに必要な酸素濃度がＳＩＭＳによる分析では約１桁以上、大幅に低下するためにＢＭＤが発生できる環境ではなくなり、ＢＭＤを消滅させる作用が得られるために表面及び表面近傍の完全性の劣化は防止されている。

この発明において、酸素濃度については、１２〜１８×１０^１７ａｔｏｍｓ／ｃｍ^３ に範囲を限定する。発明者らは、酸素濃度１１×１０^１７ａｔｏｍｓ／ｃｍ^３ 近傍でも炭素含有量との組み合わせ及び低温アニールの長時間実施によりゲッタリング効果を示すウェーハも存在することを確認したが、確実性、再現安定性並びに生産性を考慮して、下限を１２×１０^１７ａｔｏｍｓ／ｃｍ^３ とする。また、上限の１８×１０^１７ａｔｏｍｓ／ｃｍ^３ については、例えばシリコン単結晶中に取り込まれる最大値２７×１０^１７ａｔｏｍｓ／ｃｍ^３ 近傍でも問題ないが、シリコン単結晶を引き上げる際の制御安定性、他品種への変更適用が容易なことや、通常の半導体デバイス用基板として用いられる上限の仕様規格であることより、１８×１０^１７ａｔｏｍｓ／ｃｍ^３ を上限とした。

また、炭素濃度については、０．３×１０^１６ａｔｏｍｓ／ｃｍ^３ （Ｃｓ０．３という）〜２．５×１０^１６ａｔｏｍｓ／ｃｍ^３ （Ｃｓ２．５という）に範囲を限定する。発明者らは、Ｃｓ０．２近辺においても酸素含有量との組み合わせ及び低温アニールの長時間実施によりゲッタリング効果を示すウェーハも存在することを確認したが、確実性、再現安定性並びに生産性を考慮して、下限をＣｓ０．３とする。

上限Ｃｓ２．５については、例えばシリコン単結晶中に取り込まれる最大値Ｃｓ３２近傍でも問題ないが、炭素の偏析係数が０．０７と非常に小さいためにシリコン単結晶を引き上げた際、初期に引き上げられた部位（トップ）の値と、後期（ボトム側）のそれでは一般に炭素濃度の値は３〜５倍も異なり、ボトム側の値が極端に大きくなると（例えばＣｓ１５や２５とか）、シリコン単結晶を引き上げる際、結晶軸が途中で切れてしまい単結晶として上がらないこと知見しており、その結果、引上歩留まりが低下することを認識し、また、炭素濃度を１０×１０^１６ａｔｏｍｓ／ｃｍ^３ とした場合と２．５×１０^１６ａｔｏｍｓ／ｃｍ^３ とした場合とでは、その後のゲッタリング効果においてさほど有意差がないことよりＣｓ２．５を上限とした。

また、この発明におけるアニール温度については、古典的核形成理論よりの知見並びに各種水準のサンプルを用いての実験結果より、６００℃未満の温度では、酸素析出核をエピタキシャル成長工程における熱履歴の影響で、ＢＭＤの核サイズが縮小しないサイズまで成長させるまでに、長時間の熱処理が必・要であるため好ましくなく、一方、９００℃を越えると温度が高過ぎて、充分な密度の酸素析出核が発生せず、その効果が得られないため、６００℃以上、９００℃以下とする。

アニール時間は、上記の温度条件で、低温
のプロセスにおいてもゲッタリングに充分な密度の３×１０^８ ［／ｃｍ^３ ］以上のＢＭＤを得るためには、少なくとも１５分以上のアニールが必要であることよりそれを下限とし、上限の４時間については、前述の酸素濃度及び炭素濃度のそれぞれの最小値を用いた場合のゲッタリングに充分な密度を得るのに必要な時間であること、及び生産性を考慮した場合はそれ以上は望ましくないことより設定した。

さらに、エピタキシャルウェーハの基板となるシリコンウェーハの比抵抗値については特に限定しないが、前述のように、Ｄ−ＲＡＭに代表される高集積デバイスにはＰＢＳやＢＳＤ等のＥＧに頼るＮ−ＩＧ、又はＤＺ−ＩＧがその基板として用いられているが、その基板のほとんどが比抵抗値０．１Ω・ｃｍ以上のもので、また、このような０．１Ω・ｃｍ以上の基板において、エピタキシャル成長によるゲッタリング不足が生じていることより、この発明方法は前記比抵抗値以上のシリコンウェーハに対する効果が顕著である。なお、これらの基板に用いる上限はデバイスによって異なるが、数十Ω・ｃｍ程度であり、０．１Ω・ｃｍと数十Ω・ｃｍではゲッタリング能において有意差は見られないため、特に上限は定めていない。

一方、０．１Ω・ｃｍ以下については、主にラッチアップ効果を狙って極低抵抗基板がエピタキシャルウェーハの基板として従来より用いられており、その値は、例えば、０．００４〜０．０１３Ω・ｃｍ程度で、Ｂ（ボロン）が添加されたＰ型単結晶においては、高濃度のＢの効果により酸素析出が異常に促進されるため、エピタキシャル成長工程における熱履歴でも影響がなく、エピタキシャル成長前に低温でのアニールを施すことなく、低温のプロセスにおいてゲッタリングに必要な充分なＢＭＤが形成されてＩＧ不足の問題はないが、必要に応じてこの発明方法を適宜適用することが可能である。

実施例１
ＣＺ法によって直径６インチのシリコン単結晶を育成する際にＢ（ボロン）を添加して、基板抵抗値が７〜１０Ω・ｃｍで、酸素濃度が１１、１２、１４、１５、１６、１８及び１９×１０^１７ ａｔｏｍｓ／ｃｍ^３ にそれぞれ制御されて引き上げられたシリコン単結晶より切り出されたシリコンウェーハを準備し、これらの基板に図１に示すようなエピタキシャル成長プロセスにて、エピタキシャル膜を４μｍ成長させた後に、低温のデバイス相当のプロセスシミュレーション熱処理を実施した。実施した熱処理パターンを図２に示す。

それらのサンプルを短冊状に劈開した後に、選択エッチング液（Ｗｒｉｇｈｔ液）にて片面で２．０μｍのエッチング処理を施し、ＢＭＤ等の結晶欠陥を顕在化させたものを光学顕微鏡を用いて、発生密度の測定を実施した。その結果を図３に示す。

図３に示される如く、基板となるシリコンウエーハの酸素濃度が高くなるに従って、ＢＭＤ密度が高くなっていることが認められる。しかしながら、ＩＧ能として必要なＢＭＤ密度である３×ｌ０^８ ［／ｃｍ^３ ］には、例えは酸素濃度が１９×１０^１７ａｔｏｍｓ／ｃｍ^３ でもその密度は得られておらず、酸素濃度を高くすることのみでは所望のＢＭＤ密度が得られないことが確認された。

なおここで、ＩＧ能として必要なＢＭＤ密度を３×１０^８ ［／ｃｍ^３ ］に設定した理由は、エピ成長後にＦｅ、Ｎｉ、Ｃｕの各元素を用いて、スピンコータ汚染を実施し、その後、数条件の低温のデバイス相当のプロセスシミュレーシヨン熱処理を実施し、計測されたＢＭＤ密度と、酸化膜耐圧特性及びＭＯＳ Ｃ−ｔによる発生ライフタイム特性を調査し、それぞれの相関を解析した結果より導いた密度である。

前述の仕様で引き上げられたシリコン単結晶より切り出したシリコンウェーハに、５５０〜９５０℃の温度範囲内で、４〜１２時間の範囲内で低温アニールを施し、その後、鏡面研磨仕上げを施し、その後、エピタキシャル成長によってエピタキシャル膜を成長させ、エッチング処理を施した後、ＢＭＤ密度の計測を行った。その結果を図４に示す。

図４に示される如く、５５０℃及び９５０℃の条件下においては、４時間の低温熱処理を施しても、酸素濃度が高いサンプルでもほとんどＢＭＤ密度の増加は認めらない。この温度条件下では、更に長時間の時間（例えば１２時間）をかけても、さほど、その密度の増加が得られないことが推測できる。

一方、６００〜９００℃の温度条件下において、４時間の低温のアニールを施した場合については、前述の図３の低温アニールなしの場合と比較すると、ＢＭＤ密度が増加していることが確認できる。しかしながら、高酸素濃度サンプルの一部を除くと所望のＢＭＤは得られておらず、低温のアニールのみでは、所望のＩＧ能は得られないことがわかる。

また、長時間のアニール、１２時間を実施した場合については、基板の酸素濃度が１２以上では、所望のＢＭＤ密度を得ることが可能であるが、低コスト、生産性を考えた場合、この様な長時間の熱処理は不適当である。同様に、酸素濃度１２×１０^１７ａｔｏｍｓ／ｃｍ^３ 未満については種々の低温熱処理温度及び時間を振ってもＢＭＤ密度の増加は認められないことも確認された。

実施例２
ＣＺ法によって直径６インチのシリコン単結晶を育成する際にＢを添加して、基板抵抗値が７〜１０Ω・ｃｍで、酸素濃度が１１、１２、１４、１６、１８及び１９×１０^１７ａｔｏｍｓ／ｃｍ^３ で、炭素濃度がＦＴＩＲでの検出下限値である０．１×１０^１６ａｔｏｍｓ／ｃｍ^３ 未満、０．３×１０^１６ａｔｏｍｓ／ｃｍ^３ 、１．０×１０^１６ａｔｏｍｓ／ｃｍ^３ 、２．５×１０^１６ａｔｏｍｓ／ｃｍ^３ 、１．０×１０^１７ａｔｏｍｓ／ｃｍ^３ にそれぞれ制御されて引き上げられたシリコン単結晶より切り出したシリコンウェーハを準備し、これらの基板に図１に示すようなエピタキシャル成長プロセスにてエピタキシャル膜を４μｍ成長させた後に、図２の低温のデバイス相当のプロセスシミュレーション熱処理を実施した。その結果を図５に示す。

プロセスシミュレーション熱処理の結果、炭素濃度が増加するに伴って、ＢＭＤ密度の増加が認められる。但し、酸素濃度１１×１０^１７ａｔｏｍｓ／ｃｍ^３ では相当量の炭素を添加してもその増加は認められないことより、酸素濃度１２×１０^１７ａｔｏｍｓ／ｃｍ^３ 以上のもので無ければ、いくら炭素濃度を増しても酸素析出を助長または促進させる作用がないことも確認された。

前述の実施例２で示した、各種の炭素濃度が異なるシリコンウェーハに切り出した後、各種の低温短時間アニールを施し、鏡面研磨仕上げし、さらにエピタキシャル成長及び低温のデバイス相当熱処理を行い、ＢＭＤ密度の変化を調査した。その一例を表１及び表２に示す。

表１では、炭素を添加して濃度が０．３×１０^１６ａｔｏｍｓ／ｃｍ^３ となるシリコンウェーハに９００℃の温度で、熱処理時間を変えてＢＭＤ挙動を調査した。同様に、表２では、炭素濃度が２．５×１０^１６ａｔｏｍｓ／ｃｍ^３ のシリコンウェーハに６００℃の温度で、熱処理時間を変えてＢＭＤ挙動を調査した。その結果、酸素濃度及び炭素濃度をそれぞれ１２×１０^１７ａｔｏｍｓ／ｃｍ^３ 以上、０．３×１０^１６ａｔｏｍｓ／ｃｍ^３ 以上の値で組み合わせ、かつシリコンウェーハに切り出した後、６００〜９００℃の温度域で１５分以上の時間にて低温のアニールを実施することで、ＩＧ能として必要な３×１０^８ ［／ｃｍ^３ ］以上のＢＭＤを得ることが可能であることを見い出した。

上記の範囲及び条件下、６００〜９００℃の温度域で１５分以上の時間にて低温のアニールを実施することは、酸素濃度１２×１０^１７ａｔｏｍｓ／ｃｍ^３ 以上では酸素析出核が多く点在しており、ＢＭＤが成長しやすい環境下にあり、同時に、炭素濃度が０．３×１０^１６ａｔｏｍｓ／ｃｍ^３ 以上ではこれらの酸素析出核を助長または促進する効果が増進し、且つ、これらのシリコンウェーハに低温のアニールを実施することによって、酸素析出核のサイズが増大し、エピタキシャル成長工程で消滅しないようになり、この組み合わせによってエピタキシャル成長後に低温のデバイスプロセスを通しても、ゲッタリングに必要な充分なＩＧ能（ＢＭＤ）が得られることが確認された。尚、ここでは、Ｐ型（Ｂ）についてのみの実施例を説明したが、Ｎ型についても同様の効果が得られることを確認している。

実施例３
また、酸素濃度が１５×１０^１７ａｔｏｍｓ／ｃｍ^３ で炭素濃度がそれぞれ検出下限以下０．１×１０^１６ａｔｏｍｓ／ｃｍ^３ 、０．３×１０^１６ａｔｏｍｓ／ｃｍ^３ 、及び０．３×１０^１６ａｔｏｍｓ／ｃｍ^３ に低温アニールを８００℃にて３０分施したものの３水準のサンプルを作製し、エピタキシヤル成長後に、スピンコータ法によるニッケル（Ｎｉ：１×１０^１２ａｔｏｍｓ／ｃｍ^２ ）での故意汚染を行った後に、同様の低温のプロセス熱処理を行い、その後、ＭＯＳ Ｃ−ｔによる発生ライフタイム測定を行った。その結果を図６に示す。

汚染処理がない場合は、３水準のサンプルはともに高いライフタイムを示している。一方、汚染処理を行った場合、故意に炭素濃度を添加し、かつ低温アニールを施したサンプルは、その値に変化は見られないが、他の２水準はライフタイムの大幅な低下が確認される。このことは、炭素濃度添加＋低温アニールによって、汚染をゲッタリングするＢＭＤ密度が増し、その結果、ライフタイムを維持したものと推定される。すなわち、この発明が低温プロセスにおいて充分なＩＧ効果を導いていることが電気特性評価においても確認された一例である。また、同様に、Ｆｅ、Ｃｕについても同様の効果を確認した。

エピタキシャル成長処理のプロセスを示すヒートパターン図である。 デバイスプロセスに相当する低温タイプの熱処理ヒートパターン図である。 酸素濃度と低温プロセス熱処理後におけるＢＭＤ密度の関係を示すグラフであり、炭素濃度が検出下限０．１×１０^１６ａｔｏｍｓ／ｃｍ^３ 以下の場合を示す。 基板に低温アニールを各種施した場合の、酸素濃度と低温プロセス熱処理後におけるＢＭＤ密度の関係を示すグラフであり、炭素濃度が検出下限０．１×１０^１６ａｔｏｍｓ／ｃｍ^３ 以下の場合を示す。 炭素濃度、酸素濃度と低温プロセス熱処理後におけるＢＭＤ密度の関係を示すグラフである。 Ｎｉ汚染を行い、基板の炭素濃度及び低温アニール条件の有無による発生ライフタイムとの関係を示すグラフである。

Claims (7)

1. 酸素濃度が１２〜１８×１０^１７ａｔｏｍｓ／ｃｍ^３ （ＯＬＤＡＳＴＭ法）、炭素濃度が０．３〜１０×１０^１６ ａｔｏｍｓ／ｃｍ^３ （ＮＥＷ ＡＳＴＭ法）の各範囲に制御してＣＺ法にて引き上げられたシリコン単結晶を、シリコンウェーハに切り出した後、その表面にエピタキシャル膜を成膜することを特徴とするシリコンエピタキシャルウェーハの製造方法。
2. 酸素濃度が１２〜１８×１０^１７ａｔｏｍｓ／ｃｍ^３ （ＯＬＤＡＳＴＭ法）、炭素濃度が０．３〜１０×１０^１６ ａｔｏｍｓ／ｃｍ^３ （ＮＥＷ ＡＳＴＭ法）の各範囲に制御してＣＺ法にて引き上げられたシリコン単結晶を、シリコンウェーハに切り出した後、その表面にエピタキシャル膜を成膜するシリコンエピタキシャルウェーハの製造方法であって、１０８０℃以下の低温デバイスプロセスシミュレーション熱処理を行った場合に、ウェーハ内部のＢＭＤ密度が３×１０^８ ［／ｃｍ^３ ］以上となることを特徴とするシリコンエピタキシャルウェーハの製造方法。
3. 酸素濃度が１２〜１８×１０^１７ａｔｏｍｓ／ｃｍ^３ （ＯＬＤＡＳＴＭ法）、炭素濃度が０．３〜１０×１０^１６ ａｔｏｍｓ／ｃｍ^３ （ＮＥＷ ＡＳＴＭ法）の各範囲に制御してＣＺ法にて引き上げられたシリコン単結晶を、シリコンウェーハに切り出した後、６００℃以上、９００℃以下の温度で１５分以上、４時間以下の条件にてアニールを行い、その表面にエピタキシャル膜を成膜することを特徴とするシリコンエピタキシャルウェーハの製造方法。
4. 酸素濃度が１２〜１８×１０^１７ａｔｏｍｓ／ｃｍ^３ （ＯＬＤＡＳＴＭ法）、炭素濃度が０．３〜１０×１０^１６ ａｔｏｍｓ／ｃｍ^３ （ＮＥＷ ＡＳＴＭ法）の各範囲に制御してＣＺ法にて引き上げられたシリコン単結晶を、シリコンウェーハに切り出した後、６００℃以上、９００℃以下の温度で１５分以上、４時間以下の条件にてアニールを行い、その表面にエピタキシャル膜を成膜するシリコンエピタキシャルウェーハの製造方法であって、１０８０℃以下の低温デバイスプロセスシミュレーション熱処理を行った場合に、ウェーハ内部のＢＭＤ密度が３×１０^８ ［／ｃｍ^３ ］以上となることを特徴とするシリコンエピタキシャルウェーハの製造方法。
5. シリコン単結晶がボロンまたはリンドープされ、シリコンウェーハの比抵抗値が０．１Ω・ｃｍ以上であることを特徴とする請求項１〜請求項４の何れかに記載のシリコンエピタキシャルウェーハの製造方法。
6. 前記炭素濃度が０．３〜２．５×１０^１６ ａｔｏｍｓ／ｃｍ^３ （ＮＥＷ ＡＳＴＭ法）であることを特徴とする請求項１〜５の何れかに記載のシリコンエピタキシャルウェーハの製造方法。
7. 前記炭素濃度が２．５〜１０×１０^１６ ａｔｏｍｓ／ｃｍ^３ （ＮＥＷ ＡＳＴＭ法）であることを特徴とする請求項１〜５の何れかに記載のシリコンエピタキシャルウェーハの製造方法。
   

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