JP2006317592A - アレイ基板及びそれを有する表示パネル - Google Patents

Abstract

【課題】静電破壊を十分に抑止することができ、製造工程における検査が容易なアレイ基板を提供する。
【解決手段】基板本体１０上に設けられた複数のセル１１はマトリクス状に配列されている。周囲及び隣接するセル１１の間にはショートリング１２が設けられている。ショートリング１２とセル１１とは電気的に接続されている。作製後、セル１１ごとに切断分割される。セル１１に形成された、ソース信号線とゲート信号線との交差部近傍にはＴＦＴ素子が設けられている。ＴＦＴ素子のドレイン端子は画素電極に電気的に接続されている。
【選択図】図１

Description

本発明はアレイ基板及びそれを有する表示パネルに関する。

液晶表示パネル等に用いられるＴＦＴ（薄膜トランジスタ）基板には、ＴＦＴ基板製造時の静電破壊（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ、以下「ＥＳＤ」と称呼する。）を防止するために、ショートリング（ＳＲ）と呼ばれる導体パターンが基板周辺部分等（例えば、基板周辺部分及びセル間）に設けられている。ショートリングには、ゲート信号線、補助容量線、ソース信号線、予備配線、ロジック用制御回路等が接続されている。ショートリングは、通常、パネル組み立て後のスクライブ工程や面取り工程で除去される。

一般的に、ＴＦＴ基板の製造工程は複雑であるため、ゲート信号線やソース信号線の断線、或いはショートに起因する線状欠陥やスイッチング素子不良等に起因する点状欠陥等が発生するおそれがある。このため、随時検査を行いながらＴＦＴ基板を製造することが望ましい。ＴＦＴ素子等のスイッチング素子が形成された段階におけるＴＦＴアレイ検査、高額なドライバ回路や集積回路（ＩＣ）チップ等を実装する前における点灯表示検査等は特に行うことが望ましい。

しかしながら、ショートリングを設けた状態では、ＴＦＴアレイ検査等を行うことが困難であるという問題がある。一旦、ショートリングをレーザー切断機等で切断排除してＴＦＴアレイ検査等を行い、検査後にメタル等を成膜配線接続することで再度ショートリングを設けることは可能である。しかし、その場合、ＴＦＴ基板の製造工程が増大し、製造作業数の増加及び製造コストの増加を招く。

このような問題に鑑み、例えば特許文献１には、ショートリングとソース信号線等とをＴＦＴ素子を介して接続する技術が開示されている（例えば、特許文献１等）。
特開２００２−１８９４２８号公報

しかしながら、特許文献１に記載されたＴＦＴ基板では十分に静電破壊を抑止することができないという問題がある。例えば、ゲート電圧入力端子が設けられた付近を含むＴＦＴ基板の板央付近で静電気が帯電した場合、ゲート電圧入力端子からＴＦＴ素子を絶縁状態にする電圧がＴＦＴ素子に印加されるおそれがある。静電気等によってＴＦＴ素子が絶縁状態となった場合、ショートリングと各配線とが良好な絶縁状態を保つことができず、基板の一部に大量の電荷が溜まったままの状態が長く継続してしまう。従って、ショートリングが好適に機能しなくなり、ＴＦＴ基板の板央付近で生じた静電気等によってＴＦＴ基板が静電破壊されてしまうおそれがある。

さらに、特許文献１に記載されたＴＦＴ基板では、画素の表示状態を制御するためのＴＦＴ素子がエンハンスト型であるのに対して、ショートリングと各配線とを接続するＴＦＴ素子はデプレッション型である。このため、特許文献１に記載されたＴＦＴ基板を製造するためには、特性の異なる２種のＴＦＴ素子を別個の形成プロセスで形成する必要がある。従って、特許文献１に記載されたＴＦＴ基板は、製造工程が多く、製造コストが高いという問題がある。

本発明は、係る点に鑑みてなされたものであり、その目的とするところは、静電破壊を十分に抑止することができ、製造工程におけるアレイ検査が容易なアレイ基板を実現することにある。

本発明に係るアレイ基板はアクティブマトリクス型表示パネルに適用される。特に、Ｐ型、Ｎ型のＴＦＴ素子を有するドライバ内蔵型液晶表示装置に好適である。

本発明に係るアレイ基板は第１の信号線と、第２の信号線と、絶縁層と、第１のロジック回路と、第２のロジック回路と、信号入力制御回路と、入力端子と、第１のスイッチング素子と、ショートリングと、第２のスイッチング素子とを有する。第１の信号線と第２の信号線とは交差する。絶縁層は第１の信号線と第２の信号線との間に形成される。絶縁層は第１の信号線と第２の信号線とを絶縁する。第１のロジック回路は第１の信号線に電気的に接続されている。第２のロジック回路は第２の信号線に電気的に接続されている。信号入力制御回路は第１のロジック回路及び第２のロジック回路に信号を入力する。入力端子は信号入力制御回路に電気的に接続されている。第１のスイッチング素子は入力端子とショートリングとに電気的に接続されている。第２のスイッチング素子は第１のスイッチング素子と並列回路を構成するように、入力端子とショートリングとに電気的に接続されている。本発明に係るアレイ基板では、第１のスイッチング素子と第２のスイッチング素子とは極性が異なる。

本発明に係るアレイ基板では、入力端子とショートリングとが極性の異なる２つのスイッチング素子の並列回路で接続されている。具体的には、本発明に係るアレイ基板では、入力端子及び／又はショートリングに正の電圧が印加されたときに、第１のスイッチング素子によって入力端子とショートリングとが導通され、入力端子及び／又はショートリングに負の電圧が印加されたときに、第２のスイッチング素子によって入力端子とショートリングとが導通される。このため、アレイ基板の静電破壊が効果的に抑止される。特に、入力信号制御回路の静電破壊が効果的に抑制される。

本発明に係るアレイ基板では、第１のスイッチング素子及び第２のスイッチング素子に所定の電圧を印加することによって（例えば、第１のスイッチング素子に負の電圧を印加し、第２のスイッチング素子に正の電圧を印加することによって）、ショートリングと入力端子とを絶縁することができる。このため、本発明に係るアレイ基板では、製造工程におけるアレイ検査等を容易に行うことができる。

本発明に係るアレイ基板では、第１のスイッチング素子及び第２のスイッチング素子のそれぞれがトランジスタ素子であってもよい。

また、第１のスイッチング素子がＮチャンネルＭＯＳトランジスタ素子であってもよい。第２のスイッチング素子がＰチャンネルＭＯＳトランジスタ素子であってもよい。

第１のスイッチング素子のソース端子及びドレイン端子のうちのいずれか一方が入力端子に結線され、他方がショートリングに結線されていてもよい。第２のスイッチング素子のソース端子及びドレイン端子のうちのいずれか一方が入力端子に結線され、他方がショートリングに結線されていてもよい。第１のスイッチング素子のゲート端子と第２のスイッチング素子のゲート端子とのそれぞれが入力端子及びショートリングに結線されていてもよい。

本発明に係るアレイ基板では、第１のスイッチング素子及び／又は第２のスイッチング素子と入力端子とが１又は複数の遅延回路を介して電気的に接続されていてもよい。

本発明に係るアレイ基板では、第１のスイッチング素子及び第２のスイッチング素子の少なくとも一方とショートリングとは１又は複数の遅延回路を介して電気的に接続されていてもよい。第１のスイッチング素子とショートリングとの間、及び第２のスイッチング素子とショートリングとの間の双方に遅延回路が設けられている場合、第１のスイッチング素子とショートリングとの間に設けられた遅延回路と第２のスイッチング素子とショートリングとの間に設けられた遅延回路とは、ゲート端子に対し、逆の整流特性を有していてもよい。換言すれば逆の方向の電流のみを流すものであってもよい。

遅延回路はＰｉＮ型ＭＯＳ構造のトランジスタ素子、ＮｉＰ型ＭＯＳ構造のトランジスタ素子、ＮｉＮ型ＭＯＳ構造のトランジスタ素子、及びＰｉＰ型ＭＯＳ構造のトランジスタ素子からなる群より選ばれた１種又は２種以上のトランジスタ素子を含んでいてもよい。

スイッチング素子の制御端子に遅延回路を設けることによって、スイッチング素子のオンオフ制御を連続的に（アナログ的に）行うことができる。このため、入力端子に帯電した大量の電荷が一気にショートリングに放出されることを抑制することができる。また、逆にショートリングに帯電した大量の電荷が一気に入力端子へ放出されることも抑制することができる。従って、アレイ基板の静電破壊がより効果的に抑止される。

以上説明したように、本発明によれば静電破壊を十分に抑止することができ、アレイ検査等の製造工程における検査が容易なアレイ基板を実現することができる。

以下、本発明の実施形態について、図面を参照しながら詳細に説明する。

図１は本実施形態に係るアレイ基板（ＴＦＴ基板）１の概略平面図である。

本実施形態１に係るアレイ基板１は、基板本体１０と、基板本体１０上に設けられた複数のセル１１を有する。複数のセル１１はマトリクス状に配列されている。複数のセル１１の周囲（基板本体１０の周縁部分）及び隣接するセル１１の間にはショートリング１２が設けられている。言い換えれば、ショートリング１２は複数のセル１１の周囲及び隣接するセル１１の間に格子状に設けられている。ショートリング１２とセル１１とは電気的に接続されている。

アレイ基板１は、作製後、セル１１ごとに切断分割される。分割されたセル１１は、例えば、表面に共通電極が形成されたカラーフィルタ基板及び液晶層と組み合わされることによって液晶表示パネルを構成するものである。また、例えば、有機エレクトロルミネッセント表示パネル、無機エレクトロルミネッセンス表示パネル、プラズマ表示パネル、フィールドエミッション表示パネル、発光ダイオード表示パネル、電解放電表示パネル等の一部を構成するものであってもよい。

尚、遅延回路２５及びショートリング１２は、表示パネルの製造工程の途中で切り落とすことで、最終完成品となった場合に残っていなくてよい。又は、スイッチ素子２１、２２は開放状態では動作しないものである為、表示パネルの製造工程で切り落とさずに最終完成品に残っていてもよい。

以下、図２を参照しながら各セル１１の構成について説明する。

図２は図１中点線IIで囲まれた部分を拡大した平面図である。

セル１１には複数のソース信号線１３及び複数のゲート信号線１４が形成されている。複数のソース信号線１３は相互に並行に延びる。複数のゲート信号線１４はソース信号線１３の延びる方向に交差するように（例えば、直交するように）相互に並行に延びる。ソース信号線１３とゲート信号線１４との間には絶縁膜（図示せず）が設けられている。絶縁膜によってソース信号線１３とゲート信号線１４とは絶縁されている。

ソース信号線１３とゲート信号線１４との交差部近傍にはＴＦＴ素子１５が設けられている。ＴＦＴ素子１５のドレイン端子は画素電極１６に電気的に接続されている。この画素電極１６は、後の製造工程において貼り合わせられる対向基板（例えば、カラーフィルタ基板等）の表面に形成される共通電極（図示せず）と共に、液晶層（図示せず）に電圧を印加する機能を有する。

複数のソース信号線１３のそれぞれは第１のロジック回路（ソース信号線（ビデオ信号線）用ロジック回路）１７に電気的に接続されている。一方、複数のゲート信号線１４のそれぞれは第２のロジック回路（ゲート信号線（走査線）用ロジック回路）１８に電気的に接続されている。第１のロジック回路１７と第２のロジック回路１８とはそれぞれ入力信号制御回路１９に電気的に接続されている。

入力信号制御回路１９には複数の入力端子２０が電気的に接続されている。複数の入力端子２０のそれぞれは第１のスイッチング素子２１に電気的に接続されている。その第１のスイッチング素子２１はショートリング１２に電気的に接続されている。第２のスイッチング素子２２は、第１のスイッチング素子２１と並列回路を構成するように、入力端子２０とショートリング１２とに電気的に接続されている。換言すれば、ショートリング１２と入力端子２０とは第１のスイッチング素子２１と第２のスイッチング素子２２との並列回路により電気的に接続されている。

具体的には、第１のスイッチング素子２１はＮチャンネルＭＯＳトランジスタ素子である。それに対して、第２のスイッチング素子２２はＰチャンネルＭＯＳトランジスタ素子である。第１のスイッチング素子２１及び第２のスイッチング素子２２のそれぞれのソース端子及びドレイン端子のいずれか一方は入力端子２０に電気的に接続されており、他方がショートリング１２に結線されている。

第１のスイッチング素子２１及び第２のスイッチング素子２２のそれぞれのゲート端子は、それぞれ遅延回路２５を介して、入力端子２０及びショートリング１２に結線されている。尚、本実施形態では遅延回路２５は第１のスイッチング素子２１とショートリング１２との間、第２のスイッチング素子２２とショートリング１２との間、第１のスイッチング素子２１と入力端子２０との間、及び第２のスイッチング素子２２と入力端子２０との間のすべてに設けられている。しかし、本発明はこの構成に限定されない。遅延回路２５は第１のスイッチング素子２１とショートリング１２との間、第２のスイッチング素子２２とショートリング１２との間、第１のスイッチング素子２１と入力端子２０との間、及び第２のスイッチング素子２２と入力端子２０との間のうちいずれかひとつ以上に設けられていてもよい。また、各所に設けられる遅延回路は異なる構成を有するものであってもよい。

図３は図２中点線IIIで囲まれた部分の等価回路図である。

図３に示すように、遅延回路２５は１又は複数のトランジスタ素子を含んでいてもよい。また、遅延回路２５はＰｉＮ型ＭＯＳ構造のトランジスタ素子、ＮｉＰ型ＭＯＳ構造のトランジスタ素子、ＮｉＮ型ＭＯＳ構造のトランジスタ素子、及びＰｉＰ型ＭＯＳ構造のトランジスタ素子からなる群より選ばれた１種又は２種以上のトランジスタ素子を含んでいてもよい。尚、図３に示した遅延回路２５の回路構成は単なる例示であって、本発明はこれに限定されるものではない。

尚、図２及び図３に示すように、第１のスイッチング素子２１は第１の配線２６を介して第１の絶縁用電極端子２３に電気的に接続されている。また、第２のスイッチング素子２２は第２の配線２７を介して第２の絶縁用電極端子２４に電気的に接続されている。すなわち、アレイ基板１に複数設けられた第１のスイッチング素子２１は第１の配線２６を介して相互に電気的に接続されている。また、第２のスイッチング素子２２は第２の配線２７を介して相互に電気的に接続されている。

図４は入力端子２０ａに正の電荷が帯電した場合に、帯電した電荷が均一化されていく過程を示す模式図である。

例えば、静電気が発生して、入力端子２０ａに正の電荷が帯電した場合、その正の電荷が第１のスイッチング素子２１のゲート端子に流入する。このため、ＮチャンネルＭＯＳトランジスタ素子である第１のスイッチング素子２１がオン状態となり、入力端子２０ａとショートリング１２とが導通する。また、第１のスイッチング素子２１が結線された第１の配線２６を介して、入力端子２０ａが設けられたセル１１の他の第１のスイッチング素子２１のゲート端子にも正の電荷が流入する。このため、正の電荷が流入したこれらの第１のスイッチング素子２１もオン状態となり、これらの第１のスイッチング素子２１とショートリング１２とも導通する。さらに、ショートリング１２を介して、他のセル１１の第１のスイッチング素子２１のゲート端子にも正の電荷が流入する。このため、他のセル１１に設けられた第１のスイッチング素子２１もオン状態となり、これらの第１のスイッチング素子２１とショートリング１２とも導通する。従って、図４に示すように、アレイ基板１に設けられたすべての入力端子２０がショートリング１２及び第１のスイッチング素子２１を介して相互に電気的に接続される。その結果、アレイ基板１の静電破壊が抑止される。

尚、本実施形態では入力端子２０ａに帯電した正の電荷は遅延回路２５を経由して第１のスイッチング素子２１のゲート端子に流入する。このため、遅延回路２５の作用により第１のスイッチング素子２１が徐々にオン状態にされる。よって、入力端子２０とショートリング１２との間に流れる電流の量を連続に増加させることができる。従って、アレイ基板１の静電破壊がさらに効果的に抑制される。

図５はショートリング１２に正の電荷が帯電した場合に、帯電した電荷が均一化されていく過程を示す模式図である。

例えば、静電気が発生して、ショートリング１２に正の電荷が帯電した場合、その正の電荷がアレイ基板１に設けられたすべての第１のスイッチング素子２１のゲート端子に流入する。このため、アレイ基板１に設けられたすべての第１のスイッチング素子２１がオン状態となり、すべての入力端子２０ａとショートリング１２とが導通する。従って、図５に示すように、アレイ基板１に設けられたすべての入力端子２０がショートリング１２及び第１のスイッチング素子２１を介して相互に電気的に接続される。その結果、アレイ基板１の静電破壊が抑止される。

本実施形態ではショートリング１２に帯電した正の電荷は遅延回路２５を経由して第１のスイッチング素子２１のゲート端子に流入する。このため、遅延回路２５の作用により第１のスイッチング素子２１が徐々にオン状態にされる。よって、入力端子２０とショートリング１２との間に流れる電流の量を連続に増加させることができる。従って、アレイ基板１の静電破壊がさらに効果的に抑制される。

図６は入力端子２０ａに負の電荷が帯電した場合に、帯電した電荷が均一化されていく過程を示す模式図である。

例えば、静電気が発生して、入力端子２０ａに負の電荷が帯電した場合、その負の電荷が第２のスイッチング素子２２のゲート端子に流入する。このため、ＰチャンネルＭＯＳトランジスタ素子である第２のスイッチング素子２２がオン状態となり、入力端子２０ａとショートリング１２とが導通する。また、第２のスイッチング素子２２が結線された第２の配線２７を介して、入力端子２０ａが設けられたセル１１の他の第２のスイッチング素子２２のゲート端子にも負の電荷が流入する。このため、負の電荷が流入したこれらの第２のスイッチング素子２２もオン状態となり、これらの第２のスイッチング素子２２とショートリング１２とも導通する。さらに、ショートリング１２を介して、他のセル１１の第２のスイッチング素子２２のゲート端子にも負の電荷が流入する。このため、他のセル１１に設けられた第２のスイッチング素子２２もオン状態となり、これらの第２のスイッチング素子２２とショートリング１２とも導通する。従って、図６に示すように、アレイ基板１に設けられたすべての入力端子２０がショートリング１２及び第２のスイッチング素子２２を介して相互に電気的に接続される。その結果、アレイ基板１の静電破壊が抑止される。

この場合においても同様に、入力端子２０ａに帯電した負の電荷は遅延回路２５を経由して第２のスイッチング素子２２のゲート端子に流入する。このため、遅延回路２５の作用により第２のスイッチング素子２２が徐々にオン状態にされる。よって、入力端子２０とショートリング１２との間に流れる電流の量を連続に増加させることができる。従って、アレイ基板１の静電破壊がさらに効果的に抑制される。

図７はショートリング１２に負の電荷が帯電した場合に、帯電した電荷が均一化されていく過程を示す模式図である。

例えば、静電気が発生して、ショートリング１２に負の電荷が帯電した場合、その負の電荷がアレイ基板１に設けられたすべての第２のスイッチング素子２２のゲート端子に流入する。このため、アレイ基板１に設けられたすべての第２のスイッチング素子２２がオン状態となり、すべての入力端子２０ａとショートリング１２とが導通する。従って、図７に示すように、アレイ基板１に設けられたすべての入力端子２０がショートリング１２及び第２のスイッチング素子２２を介して相互に電気的に接続される。その結果、アレイ基板１の静電破壊が抑止される。

本実施形態ではショートリング１２に帯電した負の電荷は遅延回路２５を経由して第２のスイッチング素子２２のゲート端子に流入する。このため、遅延回路２５の作用により第２のスイッチング素子２２が徐々にオン状態にされる。よって、入力端子２０とショートリング１２との間に流れる電流の量を連続に増加させることができる。従って、アレイ基板１の静電破壊がさらに効果的に抑制される。

このように、静電気等によって入力端子２０やショートリング１２といったアレイ基板１のどの部分にどのような電圧が印加された場合であっても、アレイ基板１の静電破壊が抑止される。

尚、ソース信号線１３に帯電した電荷は第１のロジック回路１７の内部で平均化される。また、ゲート信号線１４に帯電した電荷は第２のロジック回路１８の内部で平均化される。このため、ソース信号線１３やゲート信号線１４に電荷が帯電した場合であってもアレイ基板１の絶縁破壊が抑止される。

次にアレイ基板１の検査方法について説明する。アレイ基板１の検査を行う際には、お互いの入力端子２０の間を絶縁する必要がある。詳細には、ショートリング１２と入力端子２０との間を絶縁する必要がある。

上述のように、アレイ基板１では、第１のスイッチング素子２１は第１の配線２６を介して第１の絶縁用電極端子２３に電気的に接続されている。また、第２のスイッチング素子２２は第２の配線２７を介して第２の絶縁用電極端子２４に電気的に接続されている。また、第１のスイッチング素子２１はＮチャンネルＭＯＳトランジスタ素子である。第２のスイッチング素子２２はＰチャンネルＭＯＳトランジスタ素子である。

このため、第１の絶縁用電極端子２３に負の電圧を印加することによって、第１のスイッチング素子２１をオフ状態に維持することができる。また、第２の絶縁用電極端子２４に正の電圧を印加することによって、第２のスイッチング素子２２をオフ状態に維持することができる。このように、第１の絶縁用電極端子２３に負の電圧を印加し、第２の絶縁用電極端子２４に正の電圧を同時に印加することによって、ショートリング１２と入力端子２０との間を絶縁することができる。言い換えれば、入力端子２０を相互に絶縁することができる。従って、アレイ基板１では、随時、所望の製造工程においてアレイ基板１の検査を行うことができる。このため、早期に不良を発見することができる。アレイ検査で不良と判断されたセル１１に対しては、以降の製造工程を行わないようにすることができる。よって、材料費を節約することが可能であり、結果として製造コストを低減することができる。

尚、遅延回路２５は、所定の電圧以上の電圧で動作するようデバイス設計する事で、所定の電圧以上の大きな静電気が発生して初めてスイッチング素子２１、２２がオン状態となる様に動作特性を制御できる。このため、アレイ検査工程においても静電破壊が効果的に抑制されるため、安全かつ正常な検査を実施できる。

スイッチング素子２１、２２をデプレッション型のＴＦＴ素子とすることでも同様の効果を得られる。しかし、この場合、ＴＦＴ素子１５はエンハンスト型のＴＦＴ素子であるため、ＴＦＴ素子１５とは別の製造工程でスイッチング素子２１、２２を製造しなければならない。また、この場合、製造工程が複雑となるため、歩留まりも低下し、製造コストも上昇する。一方、本実施形態に係るアレイ基板１では、スイッチング素子２１、２２はデプレッション型ＴＦＴ等の特殊なトランジスタでなくてもよい。スイッチング素子２１、２２はＴＦＴ素子１５と同一の工程で形成されるトランジスタ素子であってもよい。このため、製造工程を増やすことなくスイッチング素子２１、２２を形成することも可能である。よって、本実施形態に係るアレイ基板１は簡易な製造工程で安価に製造することができる。

本実施形態に係るアレイ基板（ＴＦＴ基板）１の概略平面図である。 図１中点線IIで囲まれた部分を拡大した平面図である。 図２中点線IIIで囲まれた部分の等価回路図である。 入力端子２０ａに正の電荷が帯電した場合に、帯電した電荷が均一化されていく過程を示す模式図である。 ショートリング１２に正の電荷が帯電した場合に、帯電した電荷が均一化されていく過程を示す模式図である。 入力端子２０ａに負の電荷が帯電した場合に、帯電した電荷が均一化されていく過程を示す模式図である。 ショートリング１２に負の電荷が帯電した場合に、帯電した電荷が均一化されていく過程を示す模式図である。

符号の説明

１ アレイ基板
１０ 基板本体
１１ セル
１２ ショートリング
１３ ソース信号線
１４ ゲート信号線
１５ ＴＦＴ素子
１６ 画素電極
１７ 第１のロジック回路
１８ 第２のロジック回路
１９ 入力信号制御回路
２０ 入力端子
２１ 第１のスイッチング素子
２２ 第２のスイッチング素子
２３ 第１の絶縁用電極端子
２４ 第２の絶縁用電極端子
２５ 遅延回路
２６ 第１の配線
２７ 第２の配線

Claims (7)

1. 第１の信号線と、
   上記第１の信号線に交差する第２の信号線と、
   上記第１の信号線と上記第２の信号線との間に形成され、該第１の信号線と該第２の信号線とを絶縁する絶縁層と、
   上記第１の信号線に電気的に接続された第１のロジック回路と、
   上記第２の信号線に電気的に接続された第２のロジック回路と、
   上記第１のロジック回路と上記第２のロジック回路とのそれぞれに信号を入力する信号入力制御回路と、
   上記信号入力制御回路に電気的に接続された入力端子と、
   上記入力端子に接続された第１のスイッチング素子と、
   上記第１のスイッチング素子に電気的に接続されたショートリングと、
   上記第１のスイッチング素子と並列回路を構成するように、上記入力端子と上記ショートリングとに電気的に接続された第２のスイッチング素子と、
   を有し、
   上記第１のスイッチング素子と上記第２のスイッチング素子とは極性が異なるアレイ基板。
2. 請求項１に記載されたアレイ基板において、
   上記第１のスイッチング素子及び上記第２のスイッチング素子のそれぞれがトランジスタ素子であるアレイ基板。
3. 請求項２に記載されたアレイ基板において、
   上記第１のスイッチング素子がＮチャンネルＭＯＳトランジスタ素子であり、
   上記第２のスイッチング素子がＰチャンネルＭＯＳトランジスタ素子であるアレイ基板。
4. 請求項３に記載されたアレイ基板において、
   上記第１のスイッチング素子のソース端子及びドレイン端子のうちのいずれか一方が上記入力端子に結線され、他方が上記ショートリングに結線され、
   上記第２のスイッチング素子のソース端子及びドレイン端子のうちのいずれか一方が上記入力端子に結線され、他方が上記ショートリングに結線され、
   上記第１のスイッチング素子のゲート端子と上記第２のスイッチング素子のゲート端子とのそれぞれが上記入力端子及び上記ショートリングに結線されているアレイ基板。
5. 請求項４に記載されたアレイ基板において、
   上記第１のスイッチング素子及び／又は上記第２のスイッチング素子と上記入力端子とは１又は複数の遅延回路を介して電気的に接続されているアレイ基板。
6. 請求項４又は５に記載されたアレイ基板において、
   上記第１のスイッチング素子及び上記第２のスイッチング素子の少なくとも一方と上記ショートリングとは１又は複数の遅延回路を介して電気的に接続されているアレイ基板。
7. 請求項６に記載されたアレイ基板において、
   上記遅延回路はＰｉＮ型ＭＯＳ構造のトランジスタ素子、ＮｉＰ型ＭＯＳ構造のトランジスタ素子、ＮｉＮ型ＭＯＳ構造のトランジスタ素子、及びＰｉＰ型ＭＯＳ構造のトランジスタ素子からなる群より選ばれた１種又は２種以上のトランジスタ素子を含むアレイ基板。

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