JP2006310581A - 半導体装置 - Google Patents
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Abstract
【課題】 ドレイン電極から「ゲート電極下とドレイン領域との境界部分」への電界を多少でも抑えて、更なる高耐圧化を可能とした半導体装置を提供する。
【解決手段】 ＬＯＣＯＳオフセット構造のＭＯＳトランジスタ１００をシリコン基板１に有する半導体装置であって、ソース電極２１はゲート電極１１の上方まで延ばされ、かつ第２ドレインプラグ３３のうちの少なくともゲート電極１１側を包囲するように形成されている。このような構成であれば、第２ドレインプラグ３３のソース電極２１によって包囲された部分の電界はソース電位に引き付けられ、包囲された部分から「ゲート電極１１下とドレイン領域５との境界部分」への電界がある程度抑えられる。
【選択図】 図１
【解決手段】 ＬＯＣＯＳオフセット構造のＭＯＳトランジスタ１００をシリコン基板１に有する半導体装置であって、ソース電極２１はゲート電極１１の上方まで延ばされ、かつ第２ドレインプラグ３３のうちの少なくともゲート電極１１側を包囲するように形成されている。このような構成であれば、第２ドレインプラグ３３のソース電極２１によって包囲された部分の電界はソース電位に引き付けられ、包囲された部分から「ゲート電極１１下とドレイン領域５との境界部分」への電界がある程度抑えられる。
【選択図】 図１
Description
本発明は、半導体装置に関し、特に、ゲート電極の周縁部下にある絶縁膜のうちの少なくとも一部を当該ゲート電極の中央部下にある絶縁膜よりも厚くすると共に、ドレイン電極のうちの少なくともゲート電極側を電界低減用のガード電極で包囲した構造の半導体装置に関する。
この種の従来技術としては、例えば特許文献１に開示されたものがある。即ち、この特許文献１には、ゲート絶縁膜とドレイン領域との間にＬＯＣＯＳ層が設けられ、そのＬＯＣＯＳ層の下にオフセット不純物層が形成された、いわゆるＬＯＣＯＳオフセット構造のＭＯＳトランジスタが開示されている。かかるＭＯＳトランジスタにあっては、ＬＯＣＯＳ層及びオフセット不純物層によって、ゲート絶縁膜下とドレイン領域との間で空乏層が伸び電界の集中が緩和されるので、高耐圧であった。
特開平１１−８３８８号公報
ＬＯＣＯＳオフセット構造では、ＬＯＣＯＳ層の膜厚を変えたり、オフセット不純物層の濃度を調整したりすることで耐圧を高くすることが可能であるが、これらのパラメータはトランジスタの閾値等にも影響するので、この方法による耐圧の向上にも限界があった。そのため、ＬＯＣＯＳオフセット構造において、他の方法による耐圧向上の技術が望まれていた。
本発明は、このような解決すべき課題に着目してなされたものであって、ドレイン電極から「ゲート電極下とドレイン領域との境界部分」への電界を多少でも抑えて、更なる高耐圧化を可能とした半導体装置の提供を目的とする。
〔発明１〕 上記目的を達成するために、発明１の半導体装置は、ゲート電極の周縁部下にある絶縁膜のうちの少なくとも一部が当該ゲート電極の中央部下にある絶縁膜よりも厚く形成されたトランジスタを基板に有する半導体装置であって、前記トランジスタのドレイン領域上に形成されたドレイン電極と、前記ドレイン電極のうちの少なくとも前記ゲート電極側を包囲するように前記基板上に層間絶縁膜を介して形成された電界低減用のガード電極と、を備えたことを特徴とするものである。
ここで、「ゲート電極の周縁部下にある絶縁膜のうちの少なくとも一部が当該ゲート電極の中央部下にある絶縁膜よりも厚く形成されたトランジスタ」とは、例えばＬＯＣＯＳオフセット構造のトランジスタのことである。また、電界低減用のガード電極には、ドレイン電極の電位（即ち、ドレイン電位）を引き付けるような電圧（例えば、０［Ｖ］）が印加される。
このような構成であれば、ドレイン電極のガード電極によって包囲された部分の電界はガード電極の電位に引き付けられ、包囲された部分から「ゲート電極下とドレイン領域との境界部分」への電界がある程度抑えられる。従って、上記境界部分で電界集中の緩和を期待でき、さらなる高耐圧化が可能である。
〔発明２〕 発明２の半導体装置は、発明１の半導体装置において、前記ガード電極は、前記トランジスタのソース領域に繋がるソース電極に接続していることを特徴とするものである。
このような構成であれば、ドレイン電極のガード電極によって包囲された部分の電界はソース電位に引き付けられ、包囲された部分から「ゲート電極下とドレイン領域との境界部分」への電界がある程度抑えられる。ガード電極とソース電極とを接続するだけでよく、ガード電極を他の素子に接続する必要がないので、回路構成が簡単である。
このような構成であれば、ドレイン電極のガード電極によって包囲された部分の電界はソース電位に引き付けられ、包囲された部分から「ゲート電極下とドレイン領域との境界部分」への電界がある程度抑えられる。ガード電極とソース電極とを接続するだけでよく、ガード電極を他の素子に接続する必要がないので、回路構成が簡単である。
〔発明３〕 発明３の半導体装置は、発明１又は発明２の半導体装置において、前記ソース電極は、層間絶縁膜を介して前記ゲート電極の上側の少なくとも一部を覆うように形成されていることを特徴とするものである。
このような構成であれば、ゲート電極下とドレイン領域との境界部分は、ゲート電極方向からソース電位の影響を受けるので、電界集中のさらなる緩和が期待でき、トランジスタの高耐圧化に有利である。
このような構成であれば、ゲート電極下とドレイン領域との境界部分は、ゲート電極方向からソース電位の影響を受けるので、電界集中のさらなる緩和が期待でき、トランジスタの高耐圧化に有利である。
以下、本発明の実施の形態を図面に基づいて説明する。
（１）第１実施形態
図１は、本発明の第１実施形態に係る高耐圧Ｎ型ＭＯＳトランジスタ（以下、単に「ＭＯＳトランジスタ」という。）１００の構成例を示す断面図である。図１に示すように、このＭＯＳトランジスタ１００は、ＬＯＣＯＳオフセット構造であり、ソース領域３と、ドレイン領域５と、ゲート絶縁膜７と、ＬＯＣＯＳオフセット層（以下、単に「ＬＯＣＯＳ層」という。）９と、ゲート電極１１と、第１層間絶縁膜１３と、ソースプラグ１５と、第１ドレインプラグ１７と、ソース電極２１と、第２層間絶縁膜３１と、第２ドレインプラグ３３と、ドレイン電極２３と、を含んだ構成となっている。
（１）第１実施形態
図１は、本発明の第１実施形態に係る高耐圧Ｎ型ＭＯＳトランジスタ（以下、単に「ＭＯＳトランジスタ」という。）１００の構成例を示す断面図である。図１に示すように、このＭＯＳトランジスタ１００は、ＬＯＣＯＳオフセット構造であり、ソース領域３と、ドレイン領域５と、ゲート絶縁膜７と、ＬＯＣＯＳオフセット層（以下、単に「ＬＯＣＯＳ層」という。）９と、ゲート電極１１と、第１層間絶縁膜１３と、ソースプラグ１５と、第１ドレインプラグ１７と、ソース電極２１と、第２層間絶縁膜３１と、第２ドレインプラグ３３と、ドレイン電極２３と、を含んだ構成となっている。
図１に示すように、ソース領域３は例えばリン又はヒ素等のＮ型不純物がＰ型シリコン基板１にイオン注入され、熱拡散して形成された領域である。また、ドレイン領域５も例えばリン又はヒ素等のＮ型不純物がＰ型のシリコン基板１にイオン注入され、熱拡散して形成された領域である。このソース領域３とドレイン領域５とに挟まれたシリコン基板１の上層部分が、ＭＯＳトランジスタ１００の駆動時にチャネルとなる領域（以下「チャネル領域」という。）である。
また、図１に示すように、このＭＯＳトランジスタ１００では、ドレイン領域５でのＮ型不純物濃度はチャネル領域側とドレインプラグ１７側とで異なり、チャネル領域側よりもドレインプラグ１７側の方が濃くなっている（濃度差をＮ−，Ｎ＋で示している。）。これは、ソース領域３とドレイン領域５との間に電圧が印加されたときに、チャネル領域とドレイン領域５との境界部分での電界集中を抑制するためである。Ｎ−層は、オフセット不純物層である。
ゲート絶縁膜７は、ゲート電極とシリコン基板との間に設けられている。このゲート絶縁膜７は例えばシリコン酸化膜である。また、このトランジスタでは、ゲート絶縁膜７とドレイン領域５との間のシリコン基板１にＬＯＣＯＳ層９が設けられている。このＬＯＣＯＳ層９は、ＬＯＣＯＳ法によって形成されたものであり、シリコン酸化膜からなる。
ゲート電極１１は例えばリン又はボロン等の不純物を含むポリシリコンからなる。また、第１層間絶縁膜１３は、例えばシリコン酸化膜からなる。図１に示すように、この第１層間絶縁膜１３によって、ゲート電極１１及びＬＯＣＯＳ層９は、その上方及び側方が覆われている。
ゲート電極１１は例えばリン又はボロン等の不純物を含むポリシリコンからなる。また、第１層間絶縁膜１３は、例えばシリコン酸化膜からなる。図１に示すように、この第１層間絶縁膜１３によって、ゲート電極１１及びＬＯＣＯＳ層９は、その上方及び側方が覆われている。
ソースプラグ１５は、ソース領域３上に形成されたプラグ電極であり、その材質は例えばタングステン（Ｗ）である。また、第１ドレインプラグ１７は、ドレイン領域５上に形成されたプラグ電極であり、その材質も例えばタングステンである。ソースプラグ１５、第１ドレインプラグ１７のいずれも、その下面とシリコン基板１との間にはＴｉ／ＴｉＮ等のバリアメタル（図示せず）が形成されており、かつ、プラグの上面は第１層間絶縁膜１３から露出している。
ソース電極２１は第１層間絶縁膜１３上に形成されており、ゲート電極１１の上方を通ってドレイン側まで延ばされている。
図２（Ａ）は、ソース電極２１のドレイン側の形状の一例を示す平面図である。図２（Ａ）に示すように、ソース電極２１は、第２ドレインプラグ３３の周りを平面視で完全に囲むように形成されている。また、ソース電極２１は、第２ドレインプラグ３３から離れており（即ち、電気的に接続していない。）、ソース電極２１と第２ドレインプラグ３３との間には、第２層間絶縁膜３１が介在している。
図２（Ａ）は、ソース電極２１のドレイン側の形状の一例を示す平面図である。図２（Ａ）に示すように、ソース電極２１は、第２ドレインプラグ３３の周りを平面視で完全に囲むように形成されている。また、ソース電極２１は、第２ドレインプラグ３３から離れており（即ち、電気的に接続していない。）、ソース電極２１と第２ドレインプラグ３３との間には、第２層間絶縁膜３１が介在している。
図１に戻る。このソース電極２１の形成は、例えば第１層間絶縁膜１３に設けられたコンタクトホール内にソースプラグ１５及び第１ドレインプラグ１７を形成した後で、スパッタリングによって第１層間絶縁膜１３上にアルミニウム合金膜を形成する。そして、フォトリソグラフィ及びドライエッチングによって、このアルミニウム合金膜を上記形状にパターニングして、ソース電極２１を完成させる。このソース電極２１のパターニング後に、第２層間絶縁膜３１を形成する。
第２層間絶縁膜３１は例えばシリコン酸化膜であり、第１層間絶縁膜１３上に設けられている。この第２層間絶縁膜３１によって、ソース電極２１はその上面及び側面が覆われている。この第２層間絶縁膜３１には、第１ドレインプラグ１７の上面を底面とするビアホールが形成され、このビアホール内に第２ドレインプラグ３３が埋め込まれている。
図１に示すように、ドレイン電極２３は第２層間絶縁膜３１上に形成されており、第２ドレインプラグ３３の上面に接続している。第２ドレインプラグ３３の材質は例えばタングステンであり、ドレイン電極２３の材質は例えばアルミニウム合金である。
図１に示すように、ドレイン電極２３は第２層間絶縁膜３１上に形成されており、第２ドレインプラグ３３の上面に接続している。第２ドレインプラグ３３の材質は例えばタングステンであり、ドレイン電極２３の材質は例えばアルミニウム合金である。
ところで、図１に示すＭＯＳトランジスタ１００では、例えば、その駆動時にソース電極２１に０［Ｖ］が、ドレイン電極２３に１０［Ｖ］が印加される。このとき、第２ドレインプラグ３３のソース電極２１によって包囲された部分及びその近傍の電界は、ソース電極２１の電位（即ち、ソース電位）に引き付けられ、包囲された部分及びその近傍から「チャネル領域とドレイン領域５との境界部分」への電界がある程度抑えられる。
このように、本発明の第１実施形態に係るＭＯＳトランジスタ１００によれば、ＬＯＣＯＳオフセット構造に加えて、ソース電極２１によるドレインプラグのガードリング構造を採ることで、上記境界部分での電界集中の緩和を期待でき、さらなる高耐圧化が可能である。
また、図１に示したように、ソース電極２１は、第１層間絶縁膜１３を介してゲート電極１１の上側を覆うように形成されている（即ち、フィールドプレート構造となっている。）。このような構成であれば、「チャネル領域とドレイン領域５との境界部分」は、ゲート電極１１方向からソース電位の影響を受けるので、電界集中のさらなる緩和を期待でき、トランジスタの高耐圧化に有利である。
また、図１に示したように、ソース電極２１は、第１層間絶縁膜１３を介してゲート電極１１の上側を覆うように形成されている（即ち、フィールドプレート構造となっている。）。このような構成であれば、「チャネル領域とドレイン領域５との境界部分」は、ゲート電極１１方向からソース電位の影響を受けるので、電界集中のさらなる緩和を期待でき、トランジスタの高耐圧化に有利である。
この第１実施形態では、ゲート絶縁膜７が本発明の「ゲート電極の中央部下にある絶縁膜」に対応し、ＬＯＣＯＳ層９が本発明の「ゲート電極の周縁部下にある絶縁膜のうちの少なくとも一部」に対応している。また、シリコン基板１が本発明の「基板」に対応し、第１ドレインプラグ１７及び第２ドレインプラグ３３が本発明の「ドレイン電極」に対応している。さらに、第１層間絶縁膜１３が本発明の「層間絶縁膜」に対応し、ソース電極２１のドレイン側の部分が本発明の「電界低減用のガード電極」に対応している。また、ＭＯＳトランジスタ１００が本発明の「トランジスタ」に対応している。
なお、この第１実施形態では、ソース電極２１によって、第２ドレインプラグ３３の周囲を完全に囲む場合について説明したが、ソース電極２１の形状はこれに限られることはない。
図２（Ｂ）〜（Ｅ）は、ソース電極２１のドレイン側の形状の他の例を示す平面図である。例えば、図２（Ｂ）又は（Ｃ）に示すように、ソース電極２１の形状は、第２ドレインプラグ３３の少なくともゲート電極側を包囲するような形状であれば良い。このような形状であっても、包囲された部分からゲート電極側の「チャネル領域とドレイン領域との境界部分」への電界がある程度抑えられるので、電界集中の緩和に有効である。
図２（Ｂ）〜（Ｅ）は、ソース電極２１のドレイン側の形状の他の例を示す平面図である。例えば、図２（Ｂ）又は（Ｃ）に示すように、ソース電極２１の形状は、第２ドレインプラグ３３の少なくともゲート電極側を包囲するような形状であれば良い。このような形状であっても、包囲された部分からゲート電極側の「チャネル領域とドレイン領域との境界部分」への電界がある程度抑えられるので、電界集中の緩和に有効である。
また、ソース電極２１の第２ドレインプラグ３３と向かい合う側面の形状は、正円、半円等に限られることはない。例えば、図２（Ｄ）に示すように、平面視で第２ドレインプラグ３３を側面で囲うような「くの字」型や、図２（Ｅ）に示すような「（逆）コの字」型でも良い。このような形状であっても、包囲された部分から上記境界部分への電界がある程度抑えられる。
（２）第２実施形態
図３は、本発明の第２実施形態に係るＭＯＳトランジスタ２００の構成例を示す断面図である。図３において、図１に示したＭＯＳトランジスタ１００と同一部分には同一の符号を付し、その詳細な説明は省略する。
図３は、本発明の第２実施形態に係るＭＯＳトランジスタ２００の構成例を示す断面図である。図３において、図１に示したＭＯＳトランジスタ１００と同一部分には同一の符号を付し、その詳細な説明は省略する。
図３に示すように、このＭＯＳトランジスタ２００はＬＯＣＯＳオフセット構造を採り、ソース領域３と、ドレイン領域５と、ゲート絶縁膜７と、ＬＯＣＯＳ層９と、ゲート電極１１と、第１層間絶縁膜１３と、ソースプラグ１５と、第１ドレインプラグ１７と、ソース電極２１´と、ガード電極２５と、第２層間絶縁膜３１と、第２ドレインプラグ３３と、ドレイン電極２３と、を含んだ構成となっている。
第１実施形態で説明したＭＯＳトランジスタ１００とは異なり、このＭＯＳトランジスタ２００では、ソース電極２１´はゲート電極１１の上方まで延ばされておらず、第２ドレインプラグ３３を囲んでもいない。その代わりに、第１層間絶縁膜１３上にガード電極２５が形成されている。このガード電極２５は、第２ドレインプラグ３３の周りを平面視で完全に囲むように形成されている。
このガード電極２５は、ソース電極２１´と同時に形成されたものである。例えば、ガード電極２５及びソース電極２１´の形成は、第１層間絶縁膜１３に設けられたコンタクトホール内にソースプラグ１５及び第１ドレインプラグ１７を形成した後で、スパッタリングによって第１層間絶縁膜１３上にアルミニウム合金膜を形成する。そして、フォトリソグラフィ及びドライエッチングによって、このアルミニウム合金膜を図３に示した形状にパターニングして、ガード電極２５と、ソース電極２１´とを完成させる。このように、ガード電極２５は、ソース電極２１の形成プロセスを利用して形成されたものである。
図３に示すＭＯＳトランジスタ２００では、例えば、その駆動時にソース電極２１´に０［Ｖ］が、ドレイン電極２３に１０［Ｖ］が印加される。また、ガード電極２５には、ドレイン電極２３の電位（即ち、ドレイン電位）を引き付けるような電圧（例えば、０［Ｖ］）が印加される。
図３に示すＭＯＳトランジスタ２００において、ガード電極２５に印加する電圧が０［Ｖ］の場合にはその電圧印加を常時行えば良いが、ガード電極２５に印加する電圧が０［Ｖ］でない場合には、その電圧印加を必ずしも常時行う必要は無い。
図３に示すＭＯＳトランジスタ２００において、ガード電極２５に印加する電圧が０［Ｖ］の場合にはその電圧印加を常時行えば良いが、ガード電極２５に印加する電圧が０［Ｖ］でない場合には、その電圧印加を必ずしも常時行う必要は無い。
この場合（即ち、０［Ｖ］でない場合）には、ドレイン電極２３に１０［Ｖ］の電圧を印加している間だけ、ガード電極２５に「ドレイン電位を引き付けるような電圧」を印加すれば良い。ドレイン電極２３に１０［Ｖ］の電圧を印加していない間は、上記境界部分に電界は集中しないので、ガード電極２５への電圧印加を省いても構わない。
このように、本発明の第２実施形態に係るＭＯＳトランジスタ２００によれば、第２ドレインプラグ３３´のガード電極２５によって包囲された部分及びその近傍の電界は、ガード電極２５の電位に引き付けられ、包囲された部分及びその近傍から「チャネル領域とドレイン領域５との境界部分」への電界がある程度抑えられる。従って、上記境界部分で電界集中の緩和を期待でき、さらなる高耐圧化が可能である。
この第２実施形態では、ガード電極２５が本発明の「電界低減用のガード電極」に対応し、ＭＯＳトランジスタ２００が本発明の「トランジスタ」に対応している。
このように、本発明の第２実施形態に係るＭＯＳトランジスタ２００によれば、第２ドレインプラグ３３´のガード電極２５によって包囲された部分及びその近傍の電界は、ガード電極２５の電位に引き付けられ、包囲された部分及びその近傍から「チャネル領域とドレイン領域５との境界部分」への電界がある程度抑えられる。従って、上記境界部分で電界集中の緩和を期待でき、さらなる高耐圧化が可能である。
この第２実施形態では、ガード電極２５が本発明の「電界低減用のガード電極」に対応し、ＭＯＳトランジスタ２００が本発明の「トランジスタ」に対応している。
１ シリコン基板、３ ソース領域、５ ドレイン領域、７ ゲート絶縁膜、９ ＬＯＣＯＳ層、１１ ゲート電極、１３ 第１層間絶縁膜、１５ ソースプラグ、１７ 第１ドレインプラグ、２１，２１´ ソース電極、２３ ドレイン電極、３１ 第２層間絶縁膜、３３ 第２ドレインプラグ、１００，２００ ＭＯＳトランジスタ
Claims (3)
- ゲート電極の周縁部下にある絶縁膜のうちの少なくとも一部が当該ゲート電極の中央部下にある絶縁膜よりも厚く形成されたトランジスタを基板に有する半導体装置であって、
前記トランジスタのドレイン領域上に形成されたドレイン電極と、
前記ドレイン電極のうちの少なくとも前記ゲート電極側を包囲するように前記基板上に層間絶縁膜を介して形成された電界低減用のガード電極と、を備えたことを特徴とする半導体装置。 - 前記ガード電極は、前記トランジスタのソース領域に繋がるソース電極に接続していることを特徴とする請求項１に記載の半導体装置。
- 前記ソース電極は、層間絶縁膜を介して前記ゲート電極の上側の少なくとも一部を覆うように形成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005131848A JP2006310581A (ja) | 2005-04-28 | 2005-04-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005131848A JP2006310581A (ja) | 2005-04-28 | 2005-04-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006310581A true JP2006310581A (ja) | 2006-11-09 |
Family
ID=37477130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005131848A Pending JP2006310581A (ja) | 2005-04-28 | 2005-04-28 | 半導体装置 |
Country Status (1)
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|---|---|
| JP (1) | JP2006310581A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011142182A (ja) * | 2010-01-06 | 2011-07-21 | Sharp Corp | 電界効果トランジスタ |
-
2005
- 2005-04-28 JP JP2005131848A patent/JP2006310581A/ja active Pending
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