JP2006309539A - メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法 - Google Patents
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Abstract
【解決手段】 フラッシュメモリ11へのアクセスを制御するメモリコントローラに、フラッシュメモリ11上の物理アドレスを保持させるためのアドレスレジスタ23a,23bを備えている。フラッシュメモリ11にアクセスする際には、アドレスレジスタ23aに保持された物理アドレスに基づくアドレスデータがフラッシュメモリ11に与えられ、アドレスレジスタ23bには、次にフラッシュメモリ11にアクセスする際の物理アドレスが設定される。アドレスレジスタ23aの保持する物理アドレスがフラッシュメモリ11に与えられた後、アドレスレジスタ23bに保持された物理アドレスがアドレスレジスタ23aに転送されて保持される。
【選択図】 図3
Description
複数ページからなる物理ブロックを記憶領域に複数持つフラッシュメモリに対してのホストシステムからのアクセスを制御するメモリコントローラであって、
前記ホストシステムより逐次与えられる論理アドレスから、前記アクセスの対象となる前記物理ブロックを順次検出する物理ブロック検出手段と、
前記メモリコントローラに与えるアドレスデータを保持するための第1のアドレスレジスタと、
前記メモリコントローラに与えるアドレスデータを保持するための第2のアドレスレジスタと、
前記物理ブロック検出手段で検出した物理ブロックに対応するアドレスデータを前記第1のアドレスレジスタに設定して保持させる第1のアドレス設定手段と、
前記第1のアドレスレジスタに保持されているアドレスデータが示す物理ブロックの次に前記アクセスの対象となる物理ブロックを前記物理ブロック検出手段の検出結果から求め、該求めた物理ブロックに対応するアドレスデータを前記第2のアドレスレジスタに設定して保持させる第2のアドレス設定手段と、
前記第1のアドレスレジスタに保持されているアドレスデータを前記フラッシュメモリに供給して前記アクセスを実行させるアドレスデータ供給手段と、
前記第1のアドレスレジスタに保持されいるアドレスデータが前記フラッシュメモリに供給されたことに応答し、その時点に前記第2のアドレスレジスタに保持されているアドレスデータを該第1のアドレスレジスタに設定して保持させるアドレスデータ変更手段と、
前記第2のアドレスレジスタに保持されているアドレスデータが前記第1のアドレスレジスタに保持されたことに応答し、その時点で該第1のアドレスレジスタに保持されているアドレスデータが示す物理ブロックの次にアクセスの対象となる物理ブロックを前記物理ブロック検出手段の検出結果から求め、該求めた物理ブロックに対応するアドレスデータを該第2のアドレスレジスタに設定して保持させる第3のアドレス設定手段と、
を備えることを特徴とする。
前記第2のアドレスレジスタは、前記アドレスデータの物理ブロックを特定する部分を保持するメインレジスタと前記アドレスデータの前記ページを指定する部分を保持するサブレジスタとを備え、
前記第1のアドレス設定手段は、前記第1のアドレスレジスタのサブレジスタの初期値を設定する第1の初期値設定手段を備え、
前記第2のアドレス設定手段は、前記第2のアドレスレジスタのサブレジスタの初期値を設定する第2の初期値設定手段を備え、
前記第3のアドレス設定手段は、前記第2のアドレスレジスタのサブレジスタの初期値を設定する第3の初期値設定手段を備え、
前記第1のアドレスレジスタのサブレジスタに保持された値を更新する更新手段が設けられてもよい。
複数ページからなる物理ブロックを記憶領域に複数持つフラッシュメモリに対してのホストシステムからのアクセスを制御するフラッシュメモリの制御方法であって、
前記ホストシステムより逐次与えられる論理アドレスから、前記アクセスの対象となる前記物理ブロックを順次検出する物理ブロック検出処理と、
前記メモリコントローラに与えるアドレスデータを保持するための第1のアドレスレジスタに、前記物理ブロック検出処理で検出した物理ブロックに対応するアドレスデータを設定して保持させる第1のアドレス設定処理と、
前記第1のアドレスレジスタに保持されているアドレスデータが示す物理ブロックの次に前記アクセスの対象となる物理ブロックを前記物理ブロック検出処理の検出結果から求め、前記メモリコントローラに与えるアドレスデータを保持するための第2のアドレスレジスタに該求めた物理ブロックに対応するアドレスデータを設定して保持させる第2のアドレス設定処理と、
前記第1のアドレスレジスタに保持されているアドレスデータを前記フラッシュメモリに供給して前記アクセスを実行させるアドレスデータ供給処理と、
前記第1のアドレスレジスタに保持されているアドレスデータが前記フラッシュメモリに供給されたことに応答し、その時点に前記第2のアドレスレジスタに保持されているアドレスデータを該第1のアドレスレジスタに設定して保持させるアドレスデータ変更処理と、
前記第2のアドレスレジスタに保持されているアドレスデータが前記第1のアドレスレジスタに保持されたことに応答し、その時点で該第1のアドレスレジスタに保持されているアドレスデータが示す物理ブロックの次にアクセスの対象となる物理ブロックを前記物理ブロック検出処理の検出結果から求め、該求めた物理ブロックに対応するアドレスデータを該第2のアドレスレジスタに設定して保持させる第3のアドレス設定処理と、
を行うことを特徴とする。
前記第2のアドレスレジスタは、前記アドレスデータの物理ブロックを特定する部分を保持するメインレジスタと前記アドレスデータの前記ページを指定する部分を保持するサブレジスタとを備え、
前記第1のアドレス設定処理は、前記第1のアドレスレジスタのサブレジスタの初期値を設定する第1の初期値設定処理を含み、
前記第2のアドレス設定手段は、前記第2のアドレスレジスタのサブレジスタの初期値を設定する第2の初期値設定処理を含み、
前記第3のアドレス設定手段は、前記第2のアドレスレジスタのサブレジスタの初期値を設定する第3の初期値設定処理を含み、
前記第1のアドレスレジスタのサブレジスタに保持された値を更新する更新処理を行ってもよい。
図1は、本発明の実施形態に係るフラッシュメモリシステム10を示す構成図である。
図1に示したように、フラッシュメモリシステム10は、フラッシュメモリ11と、それを制御するメモリコントローラ20とで構成されている。このフラッシュメモリシステム10は、通常、文字、音声、あるいは画像情報等の種々の情報を処理するパーソナルコンピュータやデジタルスチルカメラをはじめとするホストシステム30である各種情報処理装置に内蔵される。
以下に、フラッシュメモリ11及びメモリコントローラ20の詳細と、フラッシュメモリシステム10の動作とを説明する。
[フラッシュメモリ11の説明]
このフラッシュメモリシステム10において、データが記憶されるフラッシュメモリ11は、NAND型フラッシュメモリで構成されている。NAND型フラッシュメモリは、ストレージデバイスへの用途として(ハードディスクの代わりになるものとして)開発された不揮発性メモリである。このNAND型フラッシュメモリは、ランダムアクセスを行なうことができず、書込みと読出しはページ単位で、消去はブロック単位で行なわれる。又、データの上書ができないので、データを書込むときは、消去されている領域にデータの書込みが行なわれる。
上記ブロックとページの構成は、フラッシュメモリ11の仕様によって異なるが、一般的なフラッシュメモリでは、図2(a)に示したように、1ブロックが32ページ(P0〜P31)で構成され、各ページが512バイトのユーザー領域と16バイトの冗長領域で構成されている。又、記憶容量の増加に伴い、図2(b)に示したように、1ブロックが64ページ(P0〜P63)で構成され、各ページが2048バイトのユーザー領域と64バイトの冗長領域で構成されているものも提供されている。
一般的なNAND型フラッシュメモリは、書込みデータ若しくは読出しデータを保持するためのレジスタと、データを記憶するメモリセルアレイによって構成されている。メモリセルアレイは、複数のメモリセルが直列に接続されたメモリセル群を複数備えており、ワード線によって、メモリセル群の特定のメモリセルが選択される。このワード線によって選択されたメモリセルとレジスタの間で、データの複写(レジスタからメモリセルへの複写、若しくはメモリセルからレジスタへの複写)が行なわれる。
メモリコントローラ20は、ホストインターフェースブロック21と、マイクロプロセッサ22と、フラッシュメモリインターフェースブロック23と、ECC(エラー・コレクション・コード)ブロック24と、バッファ25と、ROM(Read Only Memory)26と、SRAM(Static Randam Access Memory)27とを備え、これらの要素が一つの半導体チップ上に集積されている。以下に、各要素の機能を説明する。
論理アドレス(フラッシュメモリシステム10に対して与えられるアドレス)と物理アドレス(フラッシュメモリ11内のアドレス)の対応関係を示す変換テーブルは、マイクロプロセッサ22によって、SRAM27の記憶領域に作成される。
フラッシュメモリインターフェースブロック23には、アドレスレジスタ23a、アドレスレジスタ23b、空きフラグレジスタ23c、制御ブロック23d、及びデータ転送部(転送部)23eが設けられている。
ホストシステム30は、フラッシュメモリ11にアクセスするためのコマンドや論理アドレスを、フラッシュメモリシステム10に与える。コマンドや論理アドレスは、ホストインターフェースブロック21を介してマイクロプロセッサ22に与えられる。フラッシュメモリ11にデータを書込む場合には、そのデータがホストシステム30から与えられ、ホストインターフェースブロック21を介してバッファ25に与えられる。
フラッシュメモリ11の複数ブロックに対して連続的にアクセスするときには、マイクロプロセッサ22は、次にアクセスするブロックに対応する物理アドレスをアドレスレジスタ23bに設定して保持させる。
読出し処理では、フラッシュメモリ11に対して、読出しコマンドが供給され、続いてアドレスレジスタ23aのメインレジスタに保持されている物理アドレスとサブレジスタに保持されているページ番号に基づいて生成されたアドレスデータ(アドレスa)を供給する。フラッシュメモリ11は、供給された読出しコマンド及びアドレスデータに応答してデータaを出力する。尚、サブレジスタに保持されているページ番号とページ数は、アドレスデータをフラッシュメモリ11に供給する毎に更新する。この更新では、ページ番号が+1され、ページ数が−1される。
11 フラッシュメモリ
20 メモリコントローラ
21 ホストインターフェースブロック
22 マイクロプロセッサ
23 フラッシュメモリインターフェースブロック
23a アドレスレジスタ
23b アドレスレジスタ
23c 空きフラグレジスタ
23d 制御ブロック
23e 転送部
24 ECCブロック
25 バッファ
26 ROM
63 SRAM
Claims (9)
- 複数ページからなる物理ブロックを記憶領域に複数持つフラッシュメモリに対してのホストシステムからのアクセスを制御するメモリコントローラであって、
前記ホストシステムより逐次与えられる論理アドレスから、前記アクセスの対象となる前記物理ブロックを順次検出する物理ブロック検出手段と、
前記メモリコントローラに与えるアドレスデータを保持するための第1のアドレスレジスタと、
前記メモリコントローラに与えるアドレスデータを保持するための第2のアドレスレジスタと、
前記物理ブロック検出手段で検出した物理ブロックに対応するアドレスデータを前記第1のアドレスレジスタに設定して保持させる第1のアドレス設定手段と、
前記第1のアドレスレジスタに保持されているアドレスデータが示す物理ブロックの次に前記アクセスの対象となる物理ブロックを前記物理ブロック検出手段の検出結果から求め、該求めた物理ブロックに対応するアドレスデータを前記第2のアドレスレジスタに設定して保持させる第2のアドレス設定手段と、
前記第1のアドレスレジスタに保持されているアドレスデータを前記フラッシュメモリに供給して前記アクセスを実行させるアドレスデータ供給手段と、
前記第1のアドレスレジスタに保持されいるアドレスデータが前記フラッシュメモリに供給されたことに応答し、その時点に前記第2のアドレスレジスタに保持されているアドレスデータを該第1のアドレスレジスタに設定して保持させるアドレスデータ変更手段と、
前記第2のアドレスレジスタに保持されているアドレスデータが前記第1のアドレスレジスタに保持されたことに応答し、その時点で該第1のアドレスレジスタに保持されているアドレスデータが示す物理ブロックの次にアクセスの対象となる物理ブロックを前記物理ブロック検出手段の検出結果から求め、該求めた物理ブロックに対応するアドレスデータを該第2のアドレスレジスタに設定して保持させる第3のアドレス設定手段と、
を備えることを特徴とするメモリコントローラ。 - 前記第1のアドレスレジスタは、前記アドレスデータの前記物理ブロックを特定する部分を保持するメインレジスタと前記アドレスデータの前記ページを指定する部分を保持するサブレジスタとを備え、
前記第2のアドレスレジスタは、前記アドレスデータの物理ブロックを特定する部分を保持するメインレジスタと前記アドレスデータの前記ページを指定する部分を保持するサブレジスタとを備え、
前記第1のアドレス設定手段は、前記第1のアドレスレジスタのサブレジスタの初期値を設定する第1の初期値設定手段を備え、
前記第2のアドレス設定手段は、前記第2のアドレスレジスタのサブレジスタの初期値を設定する第2の初期値設定手段を備え、
前記第3のアドレス設定手段は、前記第2のアドレスレジスタのサブレジスタの初期値を設定する第3の初期値設定手段を備え、
前記第1のアドレスレジスタのサブレジスタに保持された値を更新する更新手段が設けられていることを特徴する請求項1に記載のメモリコントローラ。 - 前記更新手段が、前記第1のアドレスレジスタのサブレジスタに保持されている値に対して1ずつ減算又は加算を施すことを特徴とする請求項2に記載のメモリコントローラ。
- 前記第2のアドレスレジスタに保持されているアドレスデータが前記第1のアドレスレジスタに設定されたことに応答して、該第2のアドレスレジスタに新たなアドレスデータが設定可能であることを示し、その結果、該第2のアドレスレジスタに新たなアドレスデータが設定されたことに応答して、該第2のアドレスレジスタにさらに新たなアドレスデータの設定ができないことを示すフラグ設定手段を備えることを特徴とする請求項1乃至3のいずれか1項に記載のメモリコントローラ。
- 請求項1乃至4のいずれか1項に記載のメモリコントローラとフラッシュメモリを備えることを特徴とするフラッシュメモリシステム。
- 複数ページからなる物理ブロックを記憶領域に複数持つフラッシュメモリに対してのホストシステムからのアクセスを制御するフラッシュメモリの制御方法であって、
前記ホストシステムより逐次与えられる論理アドレスから、前記アクセスの対象となる前記物理ブロックを順次検出する物理ブロック検出処理と、
前記メモリコントローラに与えるアドレスデータを保持するための第1のアドレスレジスタに、前記物理ブロック検出処理で検出した物理ブロックに対応するアドレスデータを設定して保持させる第1のアドレス設定処理と、
前記第1のアドレスレジスタに保持されているアドレスデータが示す物理ブロックの次に前記アクセスの対象となる物理ブロックを前記物理ブロック検出処理の検出結果から求め、前記メモリコントローラに与えるアドレスデータを保持するための第2のアドレスレジスタに該求めた物理ブロックに対応するアドレスデータを設定して保持させる第2のアドレス設定処理と、
前記第1のアドレスレジスタに保持されているアドレスデータを前記フラッシュメモリに供給して前記アクセスを実行させるアドレスデータ供給処理と、
前記第1のアドレスレジスタに保持されているアドレスデータが前記フラッシュメモリに供給されたことに応答し、その時点に前記第2のアドレスレジスタに保持されているアドレスデータを該第1のアドレスレジスタに設定して保持させるアドレスデータ変更処理と、
前記第2のアドレスレジスタに保持されているアドレスデータが前記第1のアドレスレジスタに保持されたことに応答し、その時点で該第1のアドレスレジスタに保持されているアドレスデータが示す物理ブロックの次にアクセスの対象となる物理ブロックを前記物理ブロック検出処理の検出結果から求め、該求めた物理ブロックに対応するアドレスデータを該第2のアドレスレジスタに設定して保持させる第3のアドレス設定処理と、
を行うことを特徴とするフラッシュメモリの制御方法。 - 前記第1のアドレスレジスタは、前記アドレスデータの前記物理ブロックを特定する部分を保持するメインレジスタと前記アドレスデータの前記ページを指定する部分を保持するサブレジスタとを備え、
前記第2のアドレスレジスタは、前記アドレスデータの物理ブロックを特定する部分を保持するメインレジスタと前記アドレスデータの前記ページを指定する部分を保持するサブレジスタとを備え、
前記第1のアドレス設定処理は、前記第1のアドレスレジスタのサブレジスタの初期値を設定する第1の初期値設定処理を含み、
前記第2のアドレス設定手段は、前記第2のアドレスレジスタのサブレジスタの初期値を設定する第2の初期値設定処理を含み、
前記第3のアドレス設定手段は、前記第2のアドレスレジスタのサブレジスタの初期値を設定する第3の初期値設定処理を含み、
前記第1のアドレスレジスタのサブレジスタに保持された値を更新する更新処理を行うことを特徴する請求項6に記載のフラッシュメモリの制御方法。 - 前記更新処理が、前記第1のアドレスレジスタのサブレジスタに保持されている値に対して1ずつ減算又は加算を施すことを特徴とする請求項7に記載のフラッシュメモリの制御方法。
- 前記第2のアドレスレジスタに保持されているアドレスデータが前記第1のアドレスレジスタに設定されたことに応答して、該第2のアドレスレジスタに新たなアドレスデータが設定可能であることを示し、その結果、該第2のアドレスレジスタに新たなアドレスデータが設定されたことに応答して、該第2のアドレスレジスタにさらに新たなアドレスデータの設定ができないことを示すフラグ設定処理を行うことを特徴とする請求項6乃至8のいずれか1項に記載のフラッシュメモリの制御方法。
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JP2005131920A JP4304167B2 (ja) | 2005-04-28 | 2005-04-28 | メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法 |
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US9449673B2 (en) | 2013-01-03 | 2016-09-20 | Samsung Electronics Co., Ltd. | Memory device and memory system having the same |
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2005
- 2005-04-28 JP JP2005131920A patent/JP4304167B2/ja active Active
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US9449673B2 (en) | 2013-01-03 | 2016-09-20 | Samsung Electronics Co., Ltd. | Memory device and memory system having the same |
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