JP2006268044A - プラズマディスプレイ装置及びその駆動方法 - Google Patents

Abstract

【課題】サブフィールドの所定の周期の時間を減らすプラズマディスプレイ装置及びその駆動方法を提供する。
【解決手段】本発明のプラズマディスプレイ装置は、走査電極101及び維持電極102を有するプラズマディスプレイパネルと、リセット期間中に次第に立ち上がる波形及び立下り波形を走査電極101に印加することにより、放電セルを初期化する第１駆動部と、を備え、該第１の駆動部は、第１のサブフィールド以降の少なくとも一つのサブフィールドにおいて、前記第１サブフィールドで印加される立上り波形の勾配とは異なる勾配を有する立上り波形を印加することを特徴とする。
【選択図】図２

Description

本発明は、表示装置及びその駆動方法に係り、特に、プラズマディスプレイ装置及びその駆動方法に関する。

一般に、プラズマディスプレイ装置は、Ｈｅ＋Ｘｅ、Ｎｅ＋Ｘｅ、Ｈｅ＋Ｘｅ＋Ｎｅなどの不活性混合ガスの放電時に発生する紫外線を用いて蛍光体を励起することにより、画像を表示する。このようなプラズマディスプレイ装置は、薄型化かつ大型化に容易であるほか、近年、技術開発が進められてきた結果、画質の向上が見られる。

プラズマディスプレイ装置は、画像の階調を実現するために１フレームを発光回数の異なる複数のサブフィールドに分けて時分割駆動する。各サブフィールドは、全画面を初期化するためのリセット期間と、走査ラインを選択し、選択された走査ラインで放電セルを選択するためのアドレス期間と、放電回数によって階調を実現する維持期間とに分けられる。

例えば、２５６階調で画像を表示しようとする場合、図１のように１／６０秒にあたるフレーム期間１６．６７ｍｓは、８つのサブフィールドＳＦ１〜ＳＦ８に分けられる。さらに、８つのサブフィールドＳＦ１〜ＳＦ８のそれぞれは、上記の如く初期化期間、アドレス期間及び維持期間に分けられる。各サブフィールドの初期化期間とアドレス期間は、各サブフィールドごとに同一であるのに対し、維持期間とそれに割り当てられる維持パルスの数は、各サブフィールドにおいて２ⁿ（ｎ＝０、１、２、３、４、５、６、７）の割合で増加する。

プラズマディスプレイパネルは、かかる維持放電を用いて階調を表現する。したがって、維持期間を充分に確保するほど輝度が高められ、階調表現力が向上する。しかし、実際、１フレームを時分割駆動するのに用いられるそれぞれのサブフィールドは、好ましくは、階調表現のための維持期間に加えて、セルを初期化するためのリセット期間と、放電セルを選択するアドレス期間とを要することから、かなりの時間が必要となる。

特に、解像度が上がるにつれて全走査ラインの数が増加し、このため、アドレスに必要な時間も増加する。よって、従来の高解像度を有するプラズマディスプレイパネルでは、アドレス時間の不足を償うために通常デュアル走査方式を採用している。しかしながら、デュアル走査方式は２つのデータ駆動部を必要とし、その分だけコストが増える。
したがって、維持期間以外の時間を低減できる方法が望まれている。

本発明は、上記問題点に鑑みてなされたもので、その目的は、サブフィールドの所定の周期の時間を減らすことにある。
本発明の目的は、プラズマディスプレイパネルのような表示装置の解像度を増加させることにある。
本発明の目的は、デュアル走査方式を改善することにある。

本発明の目的は、シングル走査方式の使用を可能にすることにある。
本発明の目的は、リセット放電に必要な時間を減らすことで維持放電を充分に行えるプラズマディスプレイ装置及びその駆動方法を提供することにある。

本発明は、プラズマディスプレイ装置及びその駆動方法によって全体的にあるいは部分的に上記目的を達成できるもので、１フレームを放電セルを初期化するためのリセット期間を有する複数のサブフィールドに分割して走査電極と維持電極を有するプラズマディスプレイパネルを駆動するとき、次第に立ち上がる波形及び立下り波形を前記走査電極に順次に印加し、第１サブフィールド以降のサブフィールドのうち少なくとも１つのサブフィールドにおいて、第１サブフィールドで印加される立上り波形の勾配とは異なる勾配を有する立上り波形を印加することを特徴とする。

本発明は、別の構成によれば、１フレームを放電セルを初期化するためのリセット期間を有する複数のサブフィールドに分割して走査電極と維持電極を有するプラズマディスプレイパネルを駆動するとき、次第に立ち上がる波形及び立下り波形を連続的に前記走査電極に印加し、前記リセット期間以前のプレリセット期間に正極性の波形を前記維持電極に、負極性の波形を前記走査電極にそれぞれ印加し、第１サブフィールド以降のサブフィールドのうち少なくとも１つのサブフィールドで、第１サブフィールドで印加される立上り波形の勾配とは異なる勾配を有する立上り波形を印加することを特徴とする。

本発明は、別の構成によれば、１フレームを放電セルを初期化するためのリセット期間を有する複数のサブフィールドに分割して走査電極と維持電極を有するプラズマディスプレイパネルを駆動するとき、次第に立ち上がる波形及び立下り波形を連続的に前記走査電極に印加し、前記リセット期間に前記維持電極にベース電位または０Ｖを印加し、かつ、前記リセット期間に連続する前記アドレス期間が始まる時点で正極性のバイアス電圧を印加し、第１サブフィールド以降のサブフィールドのうち少なくとも１つのサブフィールドで、第１サブフィールドで印加される立上り波形の勾配とは異なる勾配を有する立上り波形を印加することを特徴とする。

本発明による装置及び方法では、好ましくは、第１駆動部は、前記第１サブフィールド以降のサブフィールドのうち少なくとも一つのサブフィールドにおいて、前記第１サブフィールドで印加される前記立上り波形の勾配よりも高い勾配を有する立上り波形を印加する。

本発明による装置及び方法では、好ましくは、前記第１駆動部は、前記第１サブフィールド以降のサブフィールドのうち少なくとも一つのサブフィールドにおいて、前記第１サブフィールドで印加される前記立上り波形の勾配よりも１〜３倍の高い勾配を有する立上り波形を印加する。

本発明による装置及び方法では、好ましくは、前記第１駆動部は、前記第１サブフィールドでは、第１の勾配を有する第１立上り波形を前記走査電極に、連続的に第２の勾配を有する第２立上り波形を前記走査電極に印加し、前記第１サブフィールド以降のサブフィールドのうち少なくとも一つのサブフィールドでは、第３の勾配を有する第３立上り波形を前記走査電極に、連続的に第４の勾配を有する第２立上り波形を前記走査電極に印加する。

本発明による装置及び方法では、好ましくは、前記第２立上り波形及び前記第２立上り波形は、第１電圧に上昇する。
本発明による装置及び方法では、好ましくは、前記第２立上り波形は、第２電圧に上昇し、前記第４立上り波形は、前記第２電圧あるいは前記第２電圧よりも低い第３電圧に上昇する。

本発明による装置及び方法では、好ましくは、第３電圧は、前記第２電圧よりも１０Ｖ以上高くかつ１００Ｖよりも低い電圧である。
本発明による装置及び方法では、好ましくは、前記第１立上り波形の前記第１の勾配は、前記第２立上り波形の前記第２の勾配以上である。

本発明による装置及び方法では、好ましくは、前記第３立上り波形の前記第３の勾配は、前記第４立上り波形の前記第４の勾配以上である。
本発明による装置及び方法では、好ましくは、前記第３立上り波形の前記第３の勾配は、前記第１立上り波形の前記第１の勾配よりも高い。

本発明による装置及び方法では、好ましくは、前記第４立上り波形の前記第４の勾配は、前記第２立上り波形の前記第２の勾配よりも高い。
本発明による装置及び方法では、好ましくは、前記第４立上り波形の第４の勾配は、前記第２立上り波形の前記第２の勾配よりも１〜３倍ほど高い。

本発明による装置及び方法では、好ましくは、前記リセット期間後のプレリセット期間に前記維持電極に正極性の波形を印加し、かつ、前記走査電極に負極性の波形を印加する。
本発明による装置及び方法では、好ましくは、前記第２駆動部は、各フレームにおいて、第１のサブフィールドの少なくともプレリセット期間に、前記維持電極に正極性の波形を印加し、かつ、前記走査電極に負極性の波形を印加する。

本発明による装置及び方法では、好ましくは、前記維持電極に印加される前記正極性の波形は、次第に立ち上がる波形及び正極性の矩形波のうちどちらか一方である。
本発明による装置及び方法では、好ましくは、前記走査電極に印加される前記負極性の波形は、次第に立ち下がる波形及び正極性の矩形波ののうちどちらか一方である。

本発明による装置及び方法では、好ましくは、前記次第に立ち下がる負極性の波形は、前記リセット期間のセットダウン期間に印加される前記立下り波形の勾配と同じ勾配を有する。
本発明による装置及び方法では、好ましくは、前記正極性の波形は、前記アドレス期間に前記維持電極に印加される正極性のバイアス電圧の電圧値よりも高い電圧値を有する。

本発明による装置及び方法では、好ましくは、前記正極性の波形は、前記アドレス期間に前記走査電極に印加される負極性の走査パルスの電圧値と同じ電圧値を有する。
本発明による装置及び方法では、好ましくは、前記リセット期間に前記維持電極にベース電位あるいは０Ｖを印加し、かつ、前記リセット期間に連続する前記アドレス期間が始まる時点で正極性のバイアス電圧を印加する。

本発明は、走査電極と維持電極を有するプラズマディスプレイパネルと、リセット期間に次第に立ち上がる波形及び連続的に立下り波形を前記走査電極に印加して放電セルを初期化する第１駆動部と、前記リセット期間に前記維持電極にベース電位または０Ｖを印加し、かつ、前記リセット期間後に連続する前記アドレス期間が始まる時点で正極性のバイアス電圧を印加する第２駆動部と、を備え、前記第１駆動部は、前記第１サブフィールド以降のサブフィールドのうち少なくとも一つのサブフィールドで、第１サブフィールドで印加される立上り波形の勾配とは異なる勾配を有する立上り波形を印加することを特徴とするプラズマディスプレイ装置及びその駆動方法によって全体的にあるいは部分的に達成できる。第１の駆動部は、前記第１サブフィールド以降のサブフィールドのうち少なくとも一つのサブフィールドで、第１サブフィールドで印加される前記立上り波形の勾配よりも高い勾配を有する立上り波形を印加する。前記第１駆動部は、前記第１サブフィールド以降のサブフィールドのうち少なくとも一つのサブフィールドで、第１サブフィールドで印加される前記立上り波形の勾配よりも１〜３倍高い勾配を有する立上り波形を印加する。

本発明は、第１サブフィールドで第１の勾配を有する第１立上り波形を前記走査電極に印加し、連続的に第２の勾配を有する第２立上り波形を前記走査電極に印加する第１駆動部を備えるが、前記第１駆動部は、前記第１サブフィールド以降のサブフィールドのうち少なくとも一つのサブフィールドで、第３の勾配を有する第３立上り波形を前記走査電極に印加し、連続的に第４の勾配を有する第２立上り波形を前記走査電極印加することを特徴とする。前記第２立上り波形及び前記第４立上り波形は、第１電圧まで立ち上がる。前記第２の立上り波形は、第２電圧まで立ち上がり、前記第４立上り波形は前記第２電圧あるいは前記第２電圧よりも低い第３電圧まで立ち上がる。前記装置及び方法では、好ましくは、第３の電圧は前記第２電圧よりも１０Ｖ以上高くかつ１００Ｖよりも低い電圧である。

第１立上り波形の第１の勾配は、好ましくは、第２立上り波形の第２の勾配以上である。
第３立上り波形の第３の勾配は、好ましくは、第４立上り波形の第４の勾配以上である。

第３立上り波形の第３の勾配は、好ましくは、第１立上り波形の第１の勾配以上である。
第４立上り波形の第４の勾配は、好ましくは、第２立上り波形の第２の勾配以上である。
第４立上り波形の第４の勾配は、好ましくは、第２立上り波形の第２の勾配よりも１〜３倍である。

本発明は、好ましくは、リセット期間以前のプレリセット期間に正極性の波形を前記維持電極に印加し、負極性の波形を前記走査電極に印加する第２駆動部を備える。前記第２駆動部は、好ましくは、各フレームにおいて、第１サブフィールドの少なくともプレリセット期間に正極性の波形を前記維持電極に印加し、負極性の波形を前記走査電極に印加する。前記維持電極に印加された前記正極性の波形は、好ましくは、次第に立ち上がる波形及び正極性の矩形波のどちらか一方である。

前記走査電極に印加される前記負極性の波形は、好ましくは、次第に立ち下がる波形及び正極性の矩形波のうちどちらか一方である。前記次第に立ち下がる負極性の波形は、好ましくは、前記リセット期間のセットダウン期間に印加される前記立下り波形の勾配と同じ勾配を有する。

前記正極性の波形は、好ましくは、前記アドレス期間に前記維持電極に印加される正極性のバイアス電圧の電圧値よりも大きな電圧値を有する。
前記正極性の波形は、好ましくは、前記アドレス期間に前記走査電極に印加される負極性の走査パルスの電圧値と同じ電圧値を有する。

本発明は、好ましくは、前記リセット期間にベース電位または０Ｖを前記維持電極に移管し、かつ、前記リセット期間に連続する前記アドレス期間が始まる時点で正極性のバイアス電圧を印加する第３駆動部を備える。

本発明は、好ましくは、放電セルの初期化に必要なリセット期間を短縮することにより維持期間を増加させる。これにより、本発明は、十分な維持放電により輝度を増やし、階調表現力を改善することができる。

さらに、本発明は、好ましくは、デュアル走査方式の代わりにシングル走査方式を用いて高解像度を有するプラズマディスプレイ装置を動作させることにより、駆動回路を小型化することができて、製造コストを低減することができる。

以下、本発明の好適な実施の形態の添付図を参照して詳しく説明する。
図２は、本発明の一実施形態によるプラズマディスプレイパネルの構造を示す図である。上部基板１００は画像が表示される表示面となり、下部基板１１０は背面となる。上部基板１００及び下部基板１１０は、所定の間隔を置いて結合される。

上部基板１００は、対をなす走査電極１０１及び維持電極（サステイン電極）１０２、すなわち透明なＩＴＯよりなる透明電極１０１ａ及び１０２ａと金属材質からなるバス電極１０１ｂ、１０２ｂによって構成される走査電極１０１及び維持電極１０２の対を備える。走査電極１０１及び維持電極１０２は、放電電流を制限し、電極対間を絶縁させる誘電体層１０３によって覆われる。該誘電体層１０３上には、放電条件を容易にするために酸化マグネシウム（ＭｇＯ）よりなる保護層１０４が形成される。上述した如く、ある絶縁材料が誘電体層及び保護層の代わりに使用できる。

下部基板１１０には、複数の放電空間、すなわち、放電セルを形成させるためのストライプ状またはウェル状の隔壁１１１が平行に配列される。また、多数のアドレス電極１１２が隔壁１１１に対して平行に配置される。下部基板１１０の上面には、セルの放電時に画像を表示するための可視光線を放出するＲ、Ｇ、Ｂ蛍光物質が塗布される。アドレス電極１１２と蛍光体１１３との間には、アドレス電極１１２を保護し、蛍光物質から放出された可視光を上部基板１００に反射させるための誘電体層１１４が形成される。Ｈｅ＋Ｘｅ、Ｎｅ＋Ｘｅ、Ｈｅ＋Ｘｅ＋Ｎｅのような不活性ガスが、上部基板と下部基板との間の放電空間に注入される。別の実施形態において、隔壁１１１はアドレス電極の方向のほかに前記走査／維持電極の方向にも形成できる。プラズマディスプレイパネルは、Ｒ、Ｇ、Ｂセルのストリップタイプよりはデルタ（delta）タイプに形成されたＲ，Ｇ、Ｂセルを有することができる。

図３は、従来の３電極交流面放電型プラズマディスプレイパネルの電極の配置を概略的に示す平面図である。
図３を参照すれば、前記３電極交流面放電型プラズマディスプレイパネルは、上部基板に形成された走査電極Ｙ１〜Ｙｎ及び維持電極Ｚと、下部基板に形成され、走査電極Ｙ１〜Ｙｎ及び維持電極Ｚと直交するアドレス電極Ｘ１〜Ｘｍと、を備える。走査電極Ｙ１〜Ｙｎ、維持電極Ｚ及びアドレス電極Ｘ１〜Ｘｍの交差部には、赤色、緑色及び青色のいずれかを表示するための放電セル１がマトリックス状に配置される。

図４は、図２及び図３のプラズマディスプレイパネルに適用される駆動波形を示す図である。図５ａないし図５ｅは、図４に示した駆動波形によって変わる、放電セル内の壁電荷の分布を示す図である。波形及び壁電荷の分布の分析により、かかる波形の問題点及びこのような問題点を解決するための方法を例示することができる。

図４を参照すれば、それぞれのサブフィールドＳＦｎ−１、ＳＦｎは、全画面の放電セル１を初期化するためのリセット期間ＲＰと、放電セルを選択するためのアドレス期間ＡＰと、選択された放電セル１の放電を維持するための維持期間ＳＰと、放電セル１内の壁電荷を消去するための消去期間ＥＰと、を含む。

ｎ−１番目のサブフィールドＳＦｎ−１の消去期間ＥＰには、維持電極Ｚに消去ランプ波形ＥＲＲが印加される。この消去期間ＥＰ中に、走査電極Ｙとアドレス電極Ｘには０Ｖが印加される。消去ランプ波形ＥＲＲは、電圧が０Ｖから正極性の維持電圧Ｖｓまで次第に立ち上がる正極性のランプ波形である。この消去ランプ波形ＥＲＲによって維持放電が起こったオンセル(On-cells)内では、走査電極Ｙと維持電極Ｚとの間で消去放電が起こる。この消去放電によってオンセル内の壁電荷が消去される。その結果、各放電セル１は消去期間ＥＰの直後に図５ａのような壁電荷の分布を有するようになる。

ｎ番目のサブフィールドＳＦｎが始まるリセット期間ＲＰのセットアップ期間ＳＵでは、全走査電極Ｙに正極性のランプ波形ＰＲが印加され、維持電極Ｚとアドレス電極Ｘには０Ｖが印加される。セットアップ期間ＵＰの正極性のランプ波形ＰＲによって走査電極Ｙ上の電圧は正極性の維持電圧Ｖｓからそれより高いリセット電圧ＶＲまで次第に立ち上がる。この正極性のランプ波形ＰＲにより、全画面の放電セル内における走査電極Ｙとアドレス電極Ｘとの間で光がほとんど発生しない暗放電(Dark discharge)または弱放電が発生するとともに、走査電極Ｙと維持電極Ｚとの間でも暗放電が発生する。

このような暗放電の結果、セットアップ期間ＳＵの直後に、図５ｂの如く、アドレス電極Ｘと維持電極Ｚ上には正極性の壁電荷が残留し、走査電極Ｙ上には負極性の壁電荷が残留する。セットアップ期間ＳＵで暗放電が発生する間、走査電極Ｙと維持電極Ｚとの間のギャップ電圧（Gap電圧、Ｖｇ）と、走査電極Ｙとアドレス電極Ｘとの間のギャップ電圧とは、放電を起こせる放電開始電圧(ＶＦ)に近い電圧に初期化される。

セットアップ期間ＳＵの以降、リセット期間ＲＰのセットダウン期間ＳＤには負極性のランプ波形ＮＲが走査電極Ｙに印加される。同時に、維持電極Ｚには正極性の維持電圧Ｖｓが印加され、アドレス電極Ｘには０Ｖが印加される。負極性のランプ波形ＮＲにより、走査電極Ｙの電圧は、正極性の維持電圧Ｖｓから負極性消去電圧Ｖｅまで次第に下がる。この負極性のランプ波形ＮＲにより、全画面の放電セルにおける走査電極Ｙとアドレス電極Ｘとの間で暗放電が発生し、ほとんど同時に走査電極Ｙと維持電極Ｚとの間でも暗放電が発生する。

このセットダウン期間ＳＤの暗放電の結果、各放電セル１の壁電荷の分布は、図５ｃに示すように、アドレスが可能な状態に変わる。このとき、各放電セル１の走査電極Ｙとアドレス電極Ｘ上には、アドレス放電に不要な余剰壁電荷が消去され、所定の壁電荷が残留する。そして、走査電極Ｙから移動する負極性の壁電荷が蓄積されることにより、維持電極Ｚの壁電荷の極性が正極性から負極性に変わる。リセット期間ＲＰのセットダウン期間ＳＤで暗放電が発生する間、走査電極Ｙと維持電極Ｚとの間のギャップ電圧または電圧差と、走査電極Ｙとアドレス電極Ｘとの間のギャップ電圧とは、放電開始電圧Ｖｆに近づく。

アドレス期間ＡＰでは、負極性の走査パルス−ＳＣＮＰが走査電極Ｙに順次に印加されるとともに、その走査パルス−ＳＣＮＰに同期してアドレス電極Ｘに正極性のデータパルスＤＰが印加される。走査パルス−ＳＣＮＰの電圧は０Ｖまたは負極性の走査バイアス電圧Ｖｙｂから負極性の走査電圧−Ｖｙまで下がる走査電圧Ｖｓｃである。データパルスＤＰの電圧は正極性のデータ電圧Ｖａである。このアドレス期間ＡＰ中に、維持電極Ｚには正極性の維持電圧Ｖｓよりも低い正極性Ｚのバイアス電圧Ｖｚｂが供給される。リセット期間ＲＰの直後にギャップ電圧が放電開始電圧Ｖｆに近く調整された状態で、走査電極Ｙとアドレス電極Ｘとの間のギャップ電圧が放電開始電圧Ｖｆを超過すると、走査電圧Ｖｓｃとデータ電圧Ｖａが印加されるオンセルの電極Ｙ、Ｘとの間で１次アドレス放電が発生する。

この際、走査電極Ｙとアドレス電極Ｘの１次アドレス放電は、走査電極Ｙと維持電極Ｚとの間のギャップから遠いエッチ付近で発生する。走査電極Ｙとアドレス電極Ｘとの間の１次アドレス放電は放電セル内のプライミング(priming）荷電粒子を発生させ、図５ｄに示すように走査電極Ｙと維持電極Ｚとの間における２次放電を誘導する。一方、アドレス放電が発生したオンセルにおける壁電荷の分布は、図５ｅのようになり、他方、アドレス放電が発生しないオフセルにおける壁電荷の分布は、実質的に図５ｃの状態を維持する。

維持期間ＳＰでは、走査電極Ｙと維持電極Ｚに正極性の維持電圧Ｖｓを有する維持パルスＳＵＳＰが交互に印加される。アドレス放電によって選択されたオンセルでは、図５ｅに示した壁電荷の分布の助けで各維持パルスＳＵＳＰごとに走査電極Ｙと維持電極Ｚとの間で維持放電が起こる。

これに対し、図５ｃの壁電荷分布を有するオフセルでは、維持期間中に放電が起こらない。これは、オフセルの最初の正極性の維持電圧Ｖｓが走査電極Ｙに印加されるとき、走査電極Ｙと維持電極Ｚとの間のギャップ電圧が放電開始電圧Ｖｆを超過しないからである。

図６は、本発明の一実施の形態によるプラズマディスプレイ装置の駆動方法を示す図である。図７ａ〜７fは、図６に示した駆動波形によって変わる、放電セル内の壁電荷の分布を示す図である。

図示のように、１番目のサブフィールドは、走査電極Ｙ上に正極性の壁電荷を形成し、維持電極Ｚ上に負極性の壁電荷を形成するためのプレリセット期間ＰＲＥＲＰと、プレリセット期間ＰＲＥＲＰに形成された壁電荷の分布を用いて画面、好ましくは全画面の放電セルを初期化するためのリセット期間ＲＰと、放電セルを選択するためのアドレス期間ＡＰと、選択された放電セルの放電を維持するための維持期間ＳＰと、を含む。

プレリセット期間ＰＲＥＲＰでは、維持電極Ｚに、正極性電圧Ｖｓを有する矩形波を印加し、走査電極Ｙに、０Ｖまたは接地電圧（基底電圧：ＧＮＤ）から負極性電圧−Ｖ１まで下がる第１のランプ−ダウン波形ＮＲＹ１を印加し、アドレス電極Ｘに、０Ｖの電圧が印加される。正極性電圧Ｖｓを有する前記矩形波及び前記第１のランプ−ダウン波形ＮＲＹ１は、好ましくは、すべての放電セルにおける前記走査電極Ｙ及び前記維持電極Ｚとの間と、前記維持電極Ｚと前記アドレス電極との間で暗放電を発生させる。前記放電の結果、前記プレリセット期間ＰＲＥＲＰ直後に全放電セルでは、図７ａに示すように、多数の正極性の壁電荷が走査電極Ｙに蓄積され、多数の負極性の壁電荷が前記維持電極に蓄積される。

さらに、正極性の壁電荷は前記アドレス電極Ｘ上にも蓄積される。図７の壁電荷の分布により、全放電セルの内部放電ガス空間における走査電極Ｙと維持電極Ｚとの間には、好ましくは充分高い正極性ギャップ電圧または電圧差が形成され、各放電セルの前記走査電極Ｙから前記維持電極Ｚに電界が広がる。

前記プレリセット期間ＰＲＥＲＰにおいて、前記走査電極Ｙに印加された前記第１のランプ−ダウン波形ＮＲＹ１は、負極性矩形波の形態に印加できる。これに対して、前記維持電極Ｚに印加された前記正極性の矩形波は、その電圧値が次第に立ち上がる立上り波形の形態に印加できる。上記実施形態では、プレリセット期間ＰＲＥＲＰにおいて、走査電極Ｙ及び維持電極Ｚのどちらか一方にのみ電圧を印加して壁電圧が発生できる。技術分野の熟練者であれば、走査電極Ｙ及び前記維持電極Ｚに電圧を印加するための駆動回路及び制御装置の制御順序に従って、上記のような変形が可能であることは明らかである。

リセット期間ＲＰのセットアップ期間ＳＵでは、すべての走査電極Ｙに第１のＹ正極性のランプ波形ＰＲＹ１と第２のＹ正極性のランプ波形ＰＲＹ２が連続的に印加され、維持電極Ｚとアドレス電極Ｘに、０Ｖの電圧が印加される。第１のＹ正極性のランプ波形ＰＲＹ１の電圧は、０Ｖから正極性の維持電圧Ｖｓまで立ち上がり、第２のＹ正極性のランプ波形ＰＲＹ２の電圧は、正極性の維持電圧Ｖｓからそれより高い正極性Ｙリセット電圧Ｖｒｙまで立ち上がる。第２のＹ正極性のランプ波形ＰＲＹ２の勾配は、第１のＹ正極性のランプ波形ＰＲＹ１の勾配よりも低い。また、第１のＹ正極性のランプ波形ＰＲＹ１と第２のＹ正極性のランプ波形ＰＲＹ２の勾配は、同一に設定しても良い

プレリセット期間ＰＲＥＲＰに形成された壁電圧条件下において、走査電極Ｙに第１のＹ正極性のランプ波形ＰＲＹ１が印加され、走査電極Ｙと維持電極Ｚとの間の電圧が面放電開始電圧に達すると、維持電極対の間では面放電が発生する。Ｖｒｙまで立ち上がるランプ波形によって走査電極Ｙとアドレス電極Ｘとの間の電圧が、放電開始電圧に逹すると、走査電極Ｙとアドレス電極Ｘとの間では、対向放電が発生する。このときの面放電及び対向放電は、ランプ波形によって発生する放電であって、暗放電の形で発生できる。

この放電の結果、図７ｂに示すようにセットアップ期間ＳＵの直後に全放電セル内における走査電極Ｙには負極性の壁電荷が蓄積され、その壁電荷の極性が正極性から負極性に変わり、また、アドレス電極Ｘには正極性の壁電荷が蓄積される。そして、走査電極Ｙ上の負極性の壁電荷の数が減少するに伴い、維持電極Ｚに蓄積された壁電荷の数も減少する。しかしながら、その極性は負極性を維持する。

一方、プレリセット期間ＰＲＥＲＰの直後に形成される壁電荷の分布に基づいて、セットダウン期間ＳＵに暗放電が発生する前に、全放電セル内における正極性のギャップ電圧を充分に上げ、Ｙリセット電圧ＶＲを図４に示すリセット電圧ＶＲよりも下げることができる。

セットアップ放電直前に全放電セルの壁電荷の分布が、図７ａの如く初期化された実験の結果、全放電セルにおいて、維持電圧Ｖｓ以下の電圧、すなわち第１のＹ正極性のランプ波形ＰＲＹ１の区間で、弱いセットアップ放電が発生することがわかった。よって、第２のＹ正極性のランプ波形ＰＲＹ２は、図６の駆動形態に不要になる。

たとえセットアップ期間ＳＵ中に走査電極Ｙに印加される電圧が、第１のＹ正極性のランプ波形ＰＲＹ１によって維持電圧Ｖｓまで立ち上がる場合にも安定したセットアップ放電を発生できるとしても、安定したセットアップ放電を行い誤放電を防止するために、第２の正極性のランプ波形ＰＲＹ２が印加される。プレリセット期間ＰＲＥＲＰとセットアップ期間ＳＵ中にアドレス電極Ｘ上には正極性の壁電荷が十分に蓄積されるため、アドレス放電に必要な外部印加電圧、すなわちデータ電圧と走査電圧の絶対値を低めることができる。

セットアップ期間ＳＵの以降、セットダウン期間ＳＤに、第２のＹ負極性のランプ波形ＮＲＹ２が走査電極Ｙに印加される。第２のＹ負極性のランプ波形ＮＲＹ２の電圧は、正極性の維持電圧Ｖｓから負極性−Ｖ２電圧まで下がる。前記負極性電圧−Ｖ２はプレリセット期間ＰＲＥＲＰの−Ｖ１電圧と同じか異なるように設定できる。上記セットアップ期間において、放電セルに壁電荷が蓄積され、眩しいスポット(brilliant spot)のような誤放電が発生しない場合、前記プレリセット期間及び前記セットダウン期間に一つの電圧だけが印加されるように、前記−Ｖ２電圧及び前記−Ｖ１電圧は互いに同じく設定される。一方、セットアップ期間において、前記放電セルに壁電荷が十分に蓄積されない場合、蓄積された余剰壁電荷を充分に消去することで誤放電の発生を防止できるように、前記−Ｖ２電圧の絶対値は前記−Ｖ１電圧の絶対値よりも高く設定する。

このとき、維持電極Ｚは、セットアップ期間ＳＵと同様にして０Ｖまたはベース電位を維持する。よって、セットダウン期間ＳＤに、走査電極Ｙ及び前記アドレス電極Ｘとの間で対向放電が発生する。このような対向放電により、走査電極Ｙに隣接したアドレス電極Ｘの一部に正極性の壁電荷が蓄積される。走査電極Ｙに隣接したアドレス電極Ｘの一部に正極性の壁電荷が蓄積され、このため、以降のアドレス期間におけるアドレス放電時に放電遅延が減り、ジッタ特性が改善される。

リセット期間ＲＰでは、セットアップ期間ＳＵとセットダウン期間ＳＤにそれぞれ印加されるランプ−アップ波形ＰＲＹ１、ＰＲＹ２及びランプ−ダウン波形ＮＲＹ２は誤放電を防止するために十分な時間をかけて印加する。すなわち、緩勾配のランプ波形を印加する。例えば、第１の正極性のランプ波形ＰＲＹ２は７０〜１５０μs間印加し、第２の正極性のランプ波形ＰＲＹ２は４０〜１００μs間印加し、第２の負極性のランプ波形ＮＲＹ２は７０〜１５０μs間印加する。図６に示した時間(time period)は例示的なものであ
る。

一方、正極性の維持電圧Ｖｓよりも低い正極性Ｚバイアス電圧Ｖｚｂが、維持電極Ｚに印加され、リセット期間、前記アドレス期間直後またはアドレス期間中に０Ｖまたはベース電位を維持する。よって、前記リセット期間以降のアドレス期間において、走査電極Ｙ及びアドレス電極Ｘ間でアドレス放電が活性化される。

アドレス期間ＡＰでは、負極性の走査パルス−ＳＣＮＰが走査電極Ｙに順次に印加されるとともに、その走査パルス−ＳＣＮＰに同期してアドレス電極Ｘに正極性のデータパルスＤＰが印加される。走査パルス−ＳＣＮＰの電圧は０Ｖまたは負極性の走査バイアス電圧Ｖｙｂから負極性の走査電圧−Ｖｙまで下がる走査電圧Ｖｓｃである。データパルスＤＰの電圧は、正極性のデータ電圧Ｖａである。

前記アドレス期間ＡＰ中に、維持電極Ｚには、正極性の維持電圧Ｖｓよりも低い正極性Ｚバイアス電圧Ｖｚｂが供給される。リセット期間ＲＰの直後に全放電セルのギャップ電圧が最適のアドレス条件に調整された状態において、走査電圧Ｖｓｃとデータ電圧Ｖａが印加されるオンセルでは、走査電極Ｙとアドレス電極Ｘとの間のギャップ電圧あるいは電圧差が、放電開始電圧Ｖｆを超過することにより、走査電極Ｙとアドレス電極Ｘとの間で対向放電が発生する。

アドレス放電が発生できるオンセルにおける壁電荷の分布が図７ｄに示されている。アドレス放電が発生した直後、オンセルにおける壁電荷の分布はアドレス放電によって図７ｅのように変わる。すなわち、走査電極Ｙ上に正極性の壁電荷が蓄積され、アドレス電極Ｘ上に負極性の壁電荷が蓄積される。一方、アドレス放電が発生しないオフセルの壁電荷の分布は実質的に図７ｃに示した状態を維持する。

維持期間ＳＰでは、走査電極Ｙと維持電極Ｚに正極性の維持電圧Ｖｓの維持パルスＦＩＲＳＴＳＵＳＰ、ＳＵＳＰ、ＬＳＴＳＵＳＰが交互に印加される。維持期間ＳＰ中に、アドレス電極Ｘには０Ｖの電圧あるいは接地電圧が供給される。走査電極Ｙと維持電極Ｚのそれぞれに最初に印加される維持パルスＦＩＲＳＴＳＵＳＰの幅は維持放電の開始を安定化するために正常維持パルスＳＵＳＰの幅よりも長く設定される。また、最後の維持パルスＬＳＴＳＵＳＰは維持電極Ｚに印加されるが、セットアップ期間ＳＵの初期状態で維持電極Ｚに負極性の壁電荷が充分に蓄積されるように、最後の維持パルスＬＳＴＳＵＳＰのパルス幅は正常維持パルスＳＵＳＰよりも長く設定される。

このアドレス放電によって選択されたオンセルは図７ｅのような壁電荷を形成するので、維持期間に各維持パルスＳＵＳＰごとに走査電極Ｙと維持電極Ｚとの間で維持放電が発生する。これに対し、オフセルは維持期間ＳＰの初期状態で図７ｃの壁電荷分布を有するので、維持パルスＦＩＲＳＴＳＵＳＰ、ＳＵＳＰ、ＬＳＴＳＵＳＰが印加されてもそのギャップ電圧が放電開始電圧Ｖｆ未満を維持することになり、このため、放電が起こらない。

第１サブフィールド直後または以降のサブフィールドは、プレリセット期間ＰＲＥＲＰを省略したまま走査電極Ｙにランプ−アップ波形とランプ−ダウン波形が印加されるリセット期間から始まる。第２サブフィールド以降のリセット期間ＲＰは、第１サブフィールドと同様にして、走査電極Ｙに勾配の異なる２つの正極性のランプ波形ＰＲＹ３、ＰＲＹ４を連続的に印加するセットアップ期間と、走査電極Ｙに第３の負極性ランプ−ダウン波形ＮＲＹ３を印加するセットダウン期間と、を含む。

このとき、第２サブフィールド以降のリセット期間ＲＰに、放電セルが第１サブフィールドにおける放電によって充分にプライムされ(primed)、前記第３の及び第４の正極性のランプ波形ＰＲＹ３及びＰＲＹ４の勾配が第１のサブフィールドの前記リセット期間に印加された前記第１の及び第２の正極性のランプ波形ＰＲＹ１及びＰＲＹ２の勾配よりも高く設定されるとしても、マージンにはそれほどの影響はない。セットアップ期間ＳＵに印加される第３及び第４の正極性のランプ波形ＰＲＹ３、ＰＲＹ４の勾配は、第１サブフィールドで印加される第１及び第２の正極性のランプ波形ＰＲＹ１、ＰＲＹ２の勾配とそれぞれ同一に設定される。

一般的に、前記第４の正極性のランプ波形ＰＲＹ４の勾配は、好ましくは、第１サブフィールドで印加される前記第２の正極性のランプ波形ＰＲＹ２の勾配以上に設定される。第１サブフィールドでアドレス放電が発生せず、それゆえ維持放電が発生しない放電セルは、第２サブフィールドの初期段階で図７ｃの如くアドレス放電が容易に発生する状態に初期化される。

さらに、第１サブフィールドで維持放電が発生した放電セルでは、正常な維持パルスＳＵＳＰよりも長い幅を有する維持パルスＬＡＳＴＳＵＳが供給されることにより、図７ｆに示すように、走査電極Ｙには多量の正極性の壁電荷が形成され、維持電極Ｚには多量の負極性の壁電荷が形成される。よって、次のサブフィールドのリセット期間に初期化のための放電が容易に発生するように壁電荷が形成され、これにより、第１サブフィールド以降の第２サブフィールドのセットアップ期間に供給される立上り波形の印加期間が短縮できる。言い替えれば、本実施例において、好ましくは、第２サブフィールドのセットアップ期間に、高い勾配を有する第３及び第４の正極性のランプ波形ＰＲＹ３及びＰＲＹ４が印加される。

換言すれば、前記第３の正極性のランプ波形ＰＲＹ３の勾配は、第１サブフィールドのリセット期間に印加された第１の正極性のランプ波形ＰＲＹ１の勾配の１〜３倍の勾配を有することができる。さらに、第４の正極性のランプ波形ＰＲＹ４の勾配は、第１サブフィールドのリセット期間に印加される第２の正極性のランプ波形ＰＲＹ２の勾配の１〜３倍の勾配を有することができる。一方、第３及び第４の正極性のランプ波形ＰＲＹ３及びＰＲＹ４の勾配が、前記第１及び第２の正極性のランプ波形ＰＲＹ１及びＰＲＹ２の３倍以上になると、リセット期間にマージンが得られなく、リセット期間に発生する強放電が原因でコントラストが低下する。

結局、第３及び第４の正極性のランプ波形ＰＲＹ３及びＰＲＹ４の勾配が、第１及び第２の正極性のランプ波形ＰＲＹ１及びＰＲＹ２の勾配よりも高ければ、第１サブフィールド以降に上記サブフィールドに含まれたリセット期間が短くなる。よって、高解像度のプラズマディスプレイパネルにおいても、リセット期間が短くなるため、十分なアドレス期間が得られる。これにより、プラズマディスプレイパネルは、シングル走査駆動方式による高速動作が可能となる。ここで、シングル走査駆動方式とは、２つのデータ駆動部を用いてプラズマディスプレイパネルの分割された２つの画面領域にそれぞれ形成された２つの群の走査電極をそれぞれ走査するのに代えて、プラズマディスプレイパネルの全画面上に形成された全走査電極を１回でまたは１つのデータ駆動部を用いて順次に走査する方法のことである。

例えば、前記第３の正極性のランプ波形ＰＲＹ３は、５０〜１００μs間印加でき、前記第４の正極性のランプ波形ＰＲＹ４は、２０〜６０μs間印加できる。図６に示した時間(time periods)または周期(intervals)は例示的なものである。次に、セットアップ期間ＳＵを減らすための４つの方法を説明する。

(1)ＰＲＹ３の勾配＝ＰＲＹ１の勾配、およびＰＲＹ４の勾配＞ＰＲＹ２の勾配；または、
(2)ＰＲＹ３の勾配＞ＰＲＹ１の勾配、およびＰＲＹ４の勾配＞ＰＲＹ２の勾配；または、
(3)ＰＲＹ３の勾配＞ＰＲＹ１の勾配、およびＰＲＹ４の勾配＝ＰＲＹ２の勾配。
(4)ＰＲＹ３の勾配＞ＰＲＹ１の勾配、およびＰＲＹ４の勾配＜ＰＲＹ２の勾配（ＰＲＹ４のピーク電圧がＰＲＹ２の電圧Ｖｒｙ未満、またはＰＲＹ４の時間がＰＲＹ２の時間未満の場合）

リセット期間にランプ−アップ波形が印加される時間を減らすことにより、十分なアドレス放電が行われ、一層長い維持期間が得られる。例えば、リセット期間に単一サブフィールドに対してランプ−アップ波形が約４０μsの間印加される場合、１フレームが１０サブフィールドに分割されて動作するプラズマディスプレイパネルでは、総３６０μsが減少する。よって、該当時間が維持期間に割り当てられ、その結果、輝度及び階調表現力が改善され、これにより画質が改善される。

図８は、本発明の他の実施の形態によるプラズマディスプレイパネルの駆動方法を示す図である。上記実施形態と同様にして、維持期間ＳＰとリセット期間ＲＰとの間で消去放電が起こらないし、各サブフィールドにおいて、以前のサブフィールドで維持放電によってアドレス電極に蓄積された正極性の壁電荷を用いてセットダウン放電とアドレス放電が起こる。そして、セットダウン期間ＳＤ中に、維持電極Ｚの電圧は接地電圧（基底電圧：ＧＮＤ）または０Ｖを維持し、以前のサブフィールドでアドレス電極Ｘに蓄積された壁電荷を用いることにより、セットダウン放電とアドレス放電が走査電極Ｙとアドレス電極Ｘとの間で発生する。

セットアップ期間ＳＤ以前に、壁電荷が各放電セルに十分に蓄積される。これにより、本発明の第２実施形態によるプラズマディスプレイ装置の駆動方法では、初期サブフィールドＳＦ１以外のサブフィールドＳＦ２〜ＳＦｎにおけるリセット電圧Ｖｒｙ'を下げることができる。また、初期サブフィールドＳＦ１以外のサブフィールドＳＦ２〜ＳＦｎでは、リセット電圧Ｖｒｙよりも低いリセット電圧Ｖｒｙ'が１５〜２５Ｖで印加できる。

初期サブフィールドＳＦ１以外のサブフィールドＳＦ２〜ＳＦｎでは、前記電圧ないし前記リセット電圧Ｖｒｙを上げずに、維持電圧Ｖｓのみを用いて全放電セルにおいてセットアップ放電を行うことができる。前記プラズマディスプレイパネルに、図８の前記駆動波形を印加した結果、アドレス放電の遅延値(delay value)、すなわち、ジッタ値(jitter value)がサブフィールドの順次配置に比例して格段に減少することがわかった。

図９は、本発明の実施の形態によるプラズマ表示装置の構成を示す概路図である。プラズマディスプレイ装置は、プラズマディスプレイパネル１８０と、プラズマディスプレイパネル１８０のアドレス電極Ｘ１〜Ｘｍにデータを供給するためのデータ駆動部１８２と、プラズマディスプレイパネル１８０の走査電極Ｙ１〜Ｙｎを駆動するための走査駆動部１８３と、プラズマディスプレイパネル１８０の維持電極Ｚを駆動するための維持駆動部１８４と、各駆動部１８２、１８３、１８４を制御するためのタイミング制御部１８１と、各駆動部１８２、１８３、１８４に必要な駆動電圧を発生するための駆動電圧発生部１８５と、を備える。

データ駆動部１８２には、図示しない逆γ補正回路、誤差拡散回路などにより、逆γ補正及び誤差拡散された後、サブフィールドマッピング回路により予め設定されたサブフィールドパターンにマッピングされたデータが供給される。データ駆動部１８２は、図６に示すように、プレリセット期間ＰＲＥＲＰ、リセット期間ＲＰ及び維持期間ＳＰに０Ｖまたは接地電圧をアドレス電極Ｘ１〜Ｘｍに印加する。データ駆動部１８２は、リセット期間ＲＰのセットダウン期間ＳＤに、駆動電圧発生部１８５からの正極性のバイアス電圧、例えばデータ電圧Ｖａをアドレス電極Ｘ１〜Ｘｍに供給することもできる。また、データ駆動部１８２は、タイミング制御部１８１の制御下でデータをサンプリングしてラッチした後、そのデータをアドレス期間ＡＰ中にアドレス電極Ｘ１〜Ｘｍに供給する。

走査駆動部１８３は、タイミング制御部１８１の制御下で、図６に示すように、プレリセット期間ＰＲＥＲＰとリセット期間ＲＰに全放電セルを初期化するために、ランプ波形ＮＲＹ１、ＰＲＹ１、ＰＲＹ２、ＮＲＹ２を走査電極Ｙ１〜Ｙｎに供給した後、アドレス期間ＡＰにデータが供給される走査ラインを選択するために、走査パルスＳＣＮＰを走査電極Ｙ１〜Ｙｎに順次に供給する。また、走査駆動部１８３は、維持期間ＳＰに、選択されたオンセル内で維持放電が起こるように、維持パルスＦＩＲＳＴＳＵＳＰ、ＳＵＳＰを走査電極Ｙ１〜Ｙｎに供給する。

維持駆動部１８４は、タイミング制御部１８１の制御下で、図６に示すように、プレリセット期間ＰＲＥＲＰとリセット期間ＲＰに、全放電セルを初期化するために。ランプ波形ＰＲＺ、ＮＲＺ１、ＮＲＺ２を維持電極Ｚに供給した後、アドレス期間ＡＰにＺバイアス電圧Ｖｚｂを維持電極Ｚに供給する。また、維持駆動部１８４は、走査駆動部１８３と交互に動作して、維持期間ＳＰに維持パルスＦＩＲＳＴＳＵＳＰ、ＳＵＳＰ、ＬＳＴＳＵＳＰを維持電極Ｚに供給する。

タイミング制御部１８１は、垂直／水平同期信号とクロック信号を入力して、各駆動部１８２、１８３、１８４に必要なタイミング制御信号ＣＴＲＸ、ＣＴＲＹ、ＣＴＲＺを発生し、そのタイミング制御信号ＣＴＲＸ、ＣＴＲＹ、ＣＴＲＺを該当駆動部１８２、１８３、１８４に供給することにより、各駆動部１８２、１８３、１８４を制御する。データ駆動部１８２に供給されるタイミング制御信号ＣＴＲＸには、データをサンプリングするためのサンプリングクロック、ラッチ制御信号、及びエネルギー回収回路と駆動スィッチ素子のＯＮ／ＯＦＦタイムを制御するためのスィッチ制御信号が含まれる。走査駆動部１８３に印加されるタイミング制御信号ＣＴＲＹに、走査駆動部１８３内のエネルギー回収回路と駆動スィッチ素子のＯＮ／ＯＦＦタイムを制御するためのスィッチ制御信号が含まれる。そして、維持駆動部１８４に印加されるタイミング制御信号ＣＴＲＺに、維持駆動部１８４内のエネルギー回収回路と駆動スィッチ素子のＯＮ／ＯＦＦタイムを制御するためのスィッチ制御信号が含まれる。

駆動電圧発生部１８５は、プラズマディスプレイパネル１８０に供給される駆動電圧、すなわち、図６に示したＶｒｙ、Ｖｒｚ、Ｖｓ、−Ｖ１、−Ｖ２、−Ｖｙ、Ｖａ、Ｖｙｂ、Ｖｚｂなどを発生する。また、駆動電圧発生部１８５は、第１〜第４の正極性のランプ波形ＰＲＹ１、ＰＲＹ２、ＰＲＹ３及びＰＲＹ４を発生するためのランプ−アップ波形発生回路１８７と、第１及び第２の負極性のランプ波形ＮＲＹ１、ＮＲＹ２を発生するためのランプ−ダウン波形発生回路１８９と、を含む。

図１０は、本発明の一実施形態によるプラズマ表示装置の駆動電圧発生部１８５のランプ−アップ波形発生回路１８７を示す図である。

ランプ−アップ波形発生回路１８７は、維持電圧源Ｖｓとパネルとの間に接続されたスィッチ素子ＳＯと、勾配の低いランプ−アップ波形を生成するための第１出力電圧Ｖout１を生成する第１の波形発生器２０２と、第１出力電圧Ｖout１に加わって勾配の高いランプ−アップ波形を生成するための第２出力電圧Ｖout２を生成する第２の波形発生器２０４と、第１の波形発生器の出力端に接続された第１の抵抗Ｒ１と、第２の波形発生器２０４の出力端に接続された第２の抵抗Ｒ２と、第１及び第２の抵抗Ｒ２が接続された第１のノードｎ１および維持電圧源Ｖｓと前記スィッチ素子ＳＯとの間に形成された第２のノードｎ２とに接続されたキャパシタＣと、を備える。

第１の波形発生器２０２及び第２の波形発生器２０４は、光カプラを用いて実現される。このため、第１の波形発生器２０２または第２の波形発生器２０４は、第１入力信号ramp１または第２入力信号ramp２を受信して発光する第１の発光部ＬＥＤ１または第２の発光部ＬＥＤ２と、前記第１の発光部ＬＥＤ１または第２の発光部ＬＥＤ２とは電気的に絶縁され、前記第１の発光部ＬＥＤ１または第２の発光部ＬＥＤ２の光を受けて第１の出力電圧または第２の出力電圧を生成する第１または第２の受光部ＢＵＦＦＥＲと、を備える。可変抵抗ＶＲが第１の抵抗Ｒ１及び第２の抵抗Ｒ２とキャパシタＣとの間に接続されていて、全体の電流利得を調整してランプ波形の勾配を調整する。

前記ランプ−アップ波形発生回路１８７は、第１のノードｎ１とキャパシタＣとの間に接続された可変抵抗ＶＲと；第１の波形発生器２０２の出力端と第１の抵抗Ｒ１との間の第３のノードｎ３と、キャパシタＣと第１のノードｎ１との間の第４のノードｎ４とに接続された第１のダイオードＤ１と；第２の出力端と前記第１のノードｎ１とに接続された第２のダイオードＤ２と；をさらに備える。

可変抵抗ＶＲは、全体電流利得を調整して出力ランプ波形の勾配を調整する。第１のダイオードＤ１は、第１及び第２の出力信号Ｖout１、Ｖout２がローであるとき、ノイズによって前記スィッチ素子に誘導された電圧を放出する。第２のダイオードＤ２は、第１の出力信号がハイで、前記第２の出力信号がローであるとき、前記第１出力信号の前記第２の出力端への印加を防止する。

このようなランプ−アップ波形発生回路１８７において、勾配の異なるセットアップ波形を生成する過程は、次のとおりである。勾配の低い第１の正極性ランプ−アップ波形を生成するため、第１の発光素子ＬＥＤ１は、第１の入力信号ramp１の信号を受信して光を発光する。第１の発光素子ＬＥＤ１と電気的に絶縁された位置に形成された第１の受光素子ＢＵＦＦＥＲ１は、第１の発光素子ＬＥＤ１で放出する光信号を受信して第１の出力信号Ｖout１を生成する。第１の出力信号Ｖout２は、第１の抵抗とキャパシタＣによるＲＣ発振回路を介してランプ波形を生成する。このように生成されたランプ波形は、維持電圧源Ｖｓで生成される維持電圧値に加わって第１の正極性ランプ−アップ波形ＰＲＹ１を生成する。

第１の正極性ランプ−アップ波形ＰＲＹ１よりも高い勾配を有する第３の正極性ランプ−アップ波形ＰＲＹ３を生成するためには、第１及び第２の入力信号Ｖout１、Ｖout２が第１及び第２の発光素子ＬＥＤ１、ＬＥＤ２に同時に印加され、第１及び第２の発光素子ＬＥＤ１、ＬＥＤ２から発せられた光は、それぞれ第１及び第２の受光素子ＢＵＦＦＥＲ１、ＢＵＦＦＥＲ２に入力信号形態に印加される。

第１及び第２の受光素子ＢＵＦＦＥＲ１、ＢＵＦＦＥＲ２は、第１及び第２の出力信号Ｖout１、Ｖout２をそれぞれ生成する。第１及び第２の受光素子ＢＵＦＦＥＲ１、ＢＵＦＦＥＲ２の出力電圧Ｖout１、Ｖout２は、それぞれ第１の抵抗Ｒ１及び第２の抵抗Ｒ２を経由して第１のノードｎ１で互いに加えられる。第１のノードｎ１で加えられた電圧値はＲＣ発振回路を介してランプ波形を生成する。

図１１は、本発明の他の実施の形態によるランプ−アップ波形発生回路１８７を示す図である。ランプ−アップ波形発生回路１８７は、維持電圧源Ｖｓとパネルとの間に接続されたスィッチ素子ＳＯと、勾配の低いランプ−アップ波形を生成するための第１出力電圧Ｖout１を生成する第１の波形発生器２５２と、第１出力電圧Ｖout１に加わって勾配の高いランプ−アップ波形を生成するための第２の出力電圧Ｖout２を生成する第２の波形発生器２５４と、第１の波形発生器の出力端に接続された第１の抵抗Ｒ１と、第２の波形発生器２０４の出力端に接続された第２の抵抗Ｒ２と、第１の抵抗Ｒ１及び第２の抵抗Ｒ２が接続された第１のノードｎ１及び維持電圧源Ｖｓと前記スィッチ素子ＳＯとの間に形成された第２のノードｎ２とに接続されたキャパシタＣと、を備える。

第１及び第２の波形発生器２５２、２５４は、第１及び第２のＭＯＳＦＥＴ（Ｓ１、Ｓ２）を用いて実現される。可変抵抗ＶＲが第１及び第２の抵抗Ｒ１、Ｒ２とキャパシタＣとの間に接続されていて、全体電流利得を調整してランプ波形の勾配を調整する。

また、ランプ−アップ波形発生回路１８７は、第１のノードｎ１とキャパシタＣとの間に接続された可変抵抗ＶＲと、第１の波形発生器２５２の出力端と第１の抵抗Ｒ１との間の第３のノードｎ３と、キャパシタＣと第１のノードｎ１との間の第４のノードｎ４とに接続された第１のダイオードＤ１と；第２の出力端と前記第１のノードｎ１とに接続された第２のダイオードＤ２と；をさらに備える。

可変抵抗ＶＲは、全体電流利得を調整して出力ランプ波形の勾配を調整する。第１のダイオードＤ１は第１及び第２の出力信号Ｖout１、Ｖout２がローであるとき、ノイズによって前記スィッチ素子に誘導された電圧を放出する。第２のダイオードＤ２は、第１の出力信号がハイで、前記第２の出力信号がローであるとき、前記第１の出力信号の前記第２の出力端への印加を防止する。技術分野の熟練者であれば、前記図１１における、勾配の異なるランプ−アップ波形を生成する過程は、図１０における回路の動作に基づいて分かる。

本発明の説明に簡単な図面が用いられた。例えば、図６は、理想的な状態における波形を示すが、技術分野の熟練者であればわかるように、電圧遷移中における電圧スパイクは、このような信号及び／または波形の印加時に発生することができる。さらに、前記図面はパルスを示すために例示されたものであるが、技術分野の熟練者であればわかるように、これら波形及び／または信号は、このような信号及び／または波形を例示するために縮小または拡大することにより、異なって見えることもある。

以上、添付図面を参照して本発明の実施の形態を説明したが、その技術的思想や必須な特徴から外れない限度内で種々の変形乃至修正が可能なのは当該分野で通常の知識を有する者には明らかなことである。したがって、以上の実施の形態は、本発明の技術思想を限定するものでなく、例示するものであると解釈すべきである。

プラズマディスプレイ装置において２５６階調を実現するための８ビットデフォルトコードのサブフィールドパターンを示す図である。 本発明の一実施の形態によるプラズマディスプレイパネルの構造を示す図である。 従来の３電極交流面放電型プラズマディスプレイパネルの電極の配置を概略的に示す平面図である。 通常のプラズマディスプレイパネルの駆動波形を示す波形図である。 図５ａないし図５ｅは、図４に示した駆動波形によって変わる、放電セル内の壁電荷の分布を示す図である。 本発明の一実施の形態によるプラズマディスプレイパネルの駆動方法を示す図である。 図７ａ〜図７ｆは、図６に示した駆動波形によって変わる、放電セル内の壁電荷の分布を示す図である。 本発明の他の実施形態によるプラズマディスプレイパネルの駆動方法を示す図である。 本発明の一実施形態によるプラズマ表示装置の構成を示す概路図である。 本発明によるプラズマ表示装置の駆動電圧発生部のランプ−アップ波形の発生回路を示す図である。 本発明によるプラズマ表示装置の駆動電圧発生部の他のランプ−アップ波形の発生回路を示す図である。

符号の説明

１０１ 走査電極
１０２ 維持電極
１１２ アドレス電極
ＳＦn-1、ＳＦn サブフィールド
ＲＰ リセット期間
ＳＰ 維持期間
ＥＰ 消去期間
ＡＰ アドレス期間

Claims (31)

1. プラズマディスプレイ装置であって、
   走査電極及び維持電極を有するプラズマディスプレイパネルと、
   リセット期間中に次第に立ち上がる波形及び立下り波形を前記走査電極に印加することにより、放電セルを初期化する第１駆動部と、を備えており、
   前記第１の駆動部は、第１サブフィールド以降の少なくとも一つのサブフィールドにおいて、前記第１サブフィールドで印加される立上り波形の勾配とは異なる勾配を有する立上り波形を印加することを特徴とするプラズマディスプレイ装置。
2. 前記少なくとも一つのサブフィールドの前記立上り波形は、前記第１サブフィールドの前記立上り波形の勾配よりも高い勾配を有することを特徴とする請求項１に記載のプラズマディスプレイ装置。
3. 前記少なくとも一つのサブフィールドの前記立上り波形は、前記第１サブフィールドで印加される前記立上り波形の勾配の３倍、またはそれより低い勾配を有することを特徴とする請求項２に記載のプラズマディスプレイ装置。
4. 前記第１サブフィールドの前記立上り波形は、第１の勾配の第１立上り波形及び第２の勾配の第２立上り波形を有し、
   前記少なくとも一つのサブフィールドの前記立上り波形は、第３の勾配の第３立上り波形及び第４の勾配の第４立上り波形を有することを特徴とする請求項１に記載のプラズマディスプレイ装置。
5. 前記第２立上り波形及び前記第４立上り波形は、第１電圧まで立ち上がることを特徴とする請求項４に記載のプラズマディスプレイ装置。
6. 前記第２立上り波形は第２電圧まで立ち上がり、前記第４立上り波形は前記第２電圧あるいは前記第２の電圧よりも低い第３電圧まで立ち上がることを特徴とする請求項５に記載のプラズマディスプレイ装置。
7. 前記第３電圧は前記第２電圧よりも１０Ｖ以上高くかつ１００Ｖよりも低い電圧であることを特徴とする請求項６に記載のプラズマディスプレイ装置。
8. 前記第１立上り波形の前記第１の勾配は、前記第２立上り波形の前記第２の勾配以上であることを特徴とする請求項４に記載のプラズマディスプレイ装置。
9. 前記第３立上り波形の前記第３の勾配は、前記第４立上り波形の前記第４の勾配以上であることを特徴とする請求項４に記載のプラズマディスプレイ装置。
10. 前記第３立上り波形の前記第３の勾配は、前記第１立上り波形の前記第１の勾配よりも高いことを特徴とする請求項４に記載のプラズマディスプレイ装置。
11. 前記第４立上り波形の前記第４の勾配は、前記第２立上り波形の前記第２の勾配よりも高いことを特徴とする請求項４に記載のプラズマディスプレイ装置。
12. 前記第４立上り波形の第４の勾配は、前記第２立上り波形の前記第２の勾配よりも１ないし３倍高いことを特徴とする請求項１１に記載のプラズマディスプレイ装置。
13. 前記リセット期間後のプレリセット期間に前記維持電極に正極性の波形を印加し、かつ、前記走査電極に負極性の波形を印加するための第２駆動部をさらに備えることを特徴とする請求項１に記載のプラズマディスプレイ装置。
14. 前記第２駆動部は、各フレームにおいて、第１サブフィールドの少なくともプレリセット期間に、前記維持電極に正極性の波形を印加し、かつ、前記走査電極に負極性の波形を印加することを特徴とする請求項１３に記載のプラズマディスプレイ装置。
15. 前記維持電極に印加される前記正極性の波形は、次第に立ち上がる波形及び正極性の矩形波のうちどちらか一方であることを特徴とする請求項１３に記載のプラズマディスプレイ装置。
16. 前記走査電極に印加される前記負極性の波形は、次第に立ち下がる波形及び正極性の矩形波のうちどちらか一方であることを特徴とする請求項１３に記載のプラズマディスプレイ装置。
17. 前記次第に立ち下がる負極性の波形は、前記リセット期間のセットダウン期間に印加される前記立下り波形の勾配と同じ勾配を有することを特徴とする請求項１６に記載のプラズマディスプレイ装置。
18. 前記正極性の波形は、前記アドレス期間に前記維持電極に印加される正極性のバイアス電圧の電圧値よりも高い電圧値を有することを特徴とする請求項１３に記載のプラズマディスプレイ装置。
19. 前記正極性の波形は、前記アドレス期間に前記走査電極に印加される負極性の走査パルスの電圧値と同じ電圧値を有することを特徴とする請求項１３に記載のプラズマディスプレイ装置。
20. 前記リセット期間に前記維持電極にベース電位あるいは０Ｖを印加し、かつ、前記リセット期間に連続する前記アドレス期間が始まる時点で正極性のバイアス電圧を印加する第３駆動部をさらに備えることを特徴とする請求項１に記載のプラズマディスプレイ装置。
21. 複数のサブフィールドを用いた、走査電極及び維持電極を有するプラズマディスプレイ装置の駆動方法であって、
    リセット期間中に次第に立ち上がる波形及び立下り波形を前記走査電極に印加して放電セルを初期化する段階と、
    第１サブフィールド以降の少なくとも一つのサブフィールドにおいて、前記第１サブフィールドで印加される立上り波形の勾配とは異なる勾配を有する立上り波形を印加する段階と、を含むことを特徴とする方法。
22. プラズマディスプレイパネルにおいて、
    第１方向の複数の走査電極及び維持電極と、
    前記第１方向と実質的に垂直をなす第２方向の複数のアドレス電極と、
    前記走査電極、維持電極及びアドレス電極の交差点の近くにそれぞれ形成される複数のセルと、
    複数のサブフィールドに基づいて前記走査電極、前記維持電極及び前記アドレス電極のうち少なくとも一つを駆動するように構成された駆動部と、を備えており、
    所定のサブフィールド中に、前記駆動部は、リセット期間中に少なくとも一つの走査電極に第１の波形を供給し、前記所定のサブフィールドを除く複数のサブフィールドのうち少なくとも一つのサブフィールド中に、前記駆動部は第２の波形を供給し、そして、前記第１の波形は第１所定角度の第１の勾配を有し、前記第２の波形は第２所定角度の第２の勾配を有し、前記第１所定角度は前記第２所定角度とは異なることを特徴とするプラズマディスプレイパネル。
23. 前記少なくとも一つのサブフィールドは、前記所定のサブフィールドに続くことを特徴とする請求項２２に記載のプラズマディスプレイパネル。
24. 前記複数のサブフィールドは連続的に供給され、前記所定のサブフィールドは連続するサブフィールドのうち第１のサブフィールドであることを特徴とする請求項２２または２３に記載のプラズマディスプレイパネル。
25. 前記第２所定角度は、前記第１所定角度よりも大きいことを特徴とする請求項２２に記載のプラズマディスプレイパネル。
26. 前記第１及び第２の勾配は、第１電位から第２電位まで立ち上がる勾配であることを特徴とする請求項２２または２５に記載のプラズマディスプレイパネル。
27. 前記複数の走査電極及び維持電極は、第１の基板及び前記複数の走査電極及び維持電極を覆う絶縁層上に形成され、前記複数のアドレス電極は、第２の基板及び前記複数のアドレス電極を覆う誘電体層上に形成され、複数のパーティションが、前記誘電体層上に形成されることを特徴とする請求項２２に記載のプラズマディスプレイパネル。
28. 前記複数のパーティションは複数の隔壁であり、第１方向あるいは第２方向に形成されることを特徴とする請求項２７に記載のプラズマディスプレイパネル。
29. プラズマディスプレイパネルであって、
    第１方向の複数の走査電極及び維持電極と、
    前記第１方向と実質的に垂直をなす第２方向の複数のアドレス電極と、
    当該走査電極、維持電極及びアドレス電極の交差点の近くにそれぞれ形成される複数のセルと、
    複数のサブフィールドに基づいて前記走査電極、前記維持電極及び前記アドレス電極のうち少なくとも一つを駆動するように構成された駆動部と、を備えており
    前記複数のサブフィールドのそれぞれはリセット期間を有し、少なくとも一つのサブフィールドは他のサブフィールドのリセット期間とは異なる時間周期を有するリセット期間を含むことを特徴とするプラズマディスプレイパネル。
30. プラズマディスプレイパネルであって、
    第１方向の複数の走査電極及び維持電極と、
    前記第１方向と実質的に垂直をなす第２方向の複数のアドレス電極と、
    当該走査電極、維持電極及びアドレス電極の交差点の近くにそれぞれ形成される複数のセルと、
    複数のサブフィールドに基づいて前記走査電極、前記維持電極及び前記アドレス電極のうち少なくとも一つを駆動するように構成された駆動部と、を備えており、
    第１のサブフィールドはプレリセット期間及びリセット期間を含み、前記第１のサブフィールド以降の少なくとも一つのサブフィールドは、前記プレリセット期間を除くリセット期間を含むことを特徴とするプラズマディスプレイパネル。
31. プラズマディスプレイパネルであって、
    第１方向の複数の走査電極及び維持電極と、
    前記第１方向と実質的に垂直をなす第２方向の複数のアドレス電極と、
    当該走査電極、維持電極及びアドレス電極の交差点の近くにそれぞれ形成される複数のセルと、
    複数のサブフィールドに基づいて前記走査電極、前記維持電極及び前記アドレス電極のうち少なくとも一つを駆動するように構成された駆動部と、を備えており、
    少なくとも一つのサブフィールドの維持期間中に複数の維持パルスが少なくとも一つの維持電極に供給され、前記維持期間の末端にある少なくとも一つの維持パルスは異なる幅を有することを特徴とするプラズマディスプレイパネル。
    

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