JP2000353947A - Level converting device - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体内部信号レ
ベルを、半導体素子耐圧以上の信号レベルに変換して出
力する機能と、変換前の素子耐圧内の半導体内部信号レ
ベルで出力する機能を共有する、半導体出力回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention shares the function of converting a semiconductor internal signal level to a signal level higher than the withstand voltage of a semiconductor element and outputting the same, and the function of outputting the internal signal level within the withstand voltage of the element before conversion. And a semiconductor output circuit.
【0002】[0002]
【従来の技術】近年、LSIの高集積化は、半導体素子
の微細化技術の急速な発展により革新的に進んでいる。
一方で、微細化による半導体素子耐圧の低下、及びLS
Iの消費電力低減のため、LSI内部の動作電圧は低下
している。2. Description of the Related Art In recent years, high integration of LSIs has been innovatively advanced by rapid development of miniaturization technology of semiconductor devices.
On the other hand, reduction in breakdown voltage of the semiconductor element due to miniaturization and LS
In order to reduce the power consumption of I, the operating voltage inside the LSI has been reduced.
【0003】半導体素子耐圧低下に従ってLSIの最大
動作電圧は決定され、論理信号のレベルも下がる傾向に
ある。ところが、前記LSIが置かれたシステム環境に
よっては接続先部品の論理信号レベルが異なり、前記L
SI素子耐圧以上の論理信号レベルが必要になるという
不都合が起こり得る。その不都合を解決するため、論理
信号のレベルが異なる接続先に論理信号を出力する場合
には、出力回路で接続先部品の論理信号電位に合わせる
レベル変換を行っている。そして、論理信号のレベルを
変換する出力回路を同一のプロセス、ライブラリで形成
するため、出力バッファを構成するトランジスタのゲー
ト−ドレイン間及びゲート−ソース間に耐圧以上の電圧
がかからないよう、ゲートに中間電位を与えた耐圧保護
用トランジスタを備える構成をとっている。The maximum operating voltage of an LSI is determined in accordance with a decrease in the breakdown voltage of a semiconductor device, and the level of a logic signal tends to decrease. However, depending on the system environment in which the LSI is placed, the logic signal level of the connection destination component differs,
There may be a disadvantage that a logic signal level higher than the withstand voltage of the SI element is required. In order to solve the inconvenience, when outputting a logic signal to a connection destination having a different logic signal level, the output circuit performs level conversion to match the logic signal potential of the connection destination component. Since an output circuit for converting the level of the logic signal is formed by the same process and library, an intermediate voltage is applied to the gate so that a voltage higher than the breakdown voltage is not applied between the gate and the drain and between the gate and the source of the transistor constituting the output buffer. The structure is provided with a withstand voltage protection transistor to which a potential is applied.
【0004】[0004]
【発明が解決しようとする課題】しかし、上記構成で
は、LSI内部の動作電圧のまま論理信号を出力する場
合には、耐圧保護に用いているトランジスタのゲート電
圧が中間電位であるため一定のオン抵抗を持つ、そのた
めに信号の立ち上がりになまりが生じ、レベル変換する
場合としない場合の機能を兼用できない。例えば、上記
構成回路でレベル変換を行わない場合にも用いた場合が
それに相当する。However, in the above configuration, when a logic signal is output while maintaining the operating voltage inside the LSI, the gate voltage of the transistor used for withstand voltage protection is an intermediate potential, so that a constant on-state voltage is applied. It has a resistance, so that the rising edge of the signal becomes dull, and the function for level conversion and that for level conversion cannot be shared. For example, the case where the level conversion is not performed in the above configuration circuit is used.
【0005】[0005]
【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項1記載のレベル変換装置は、Hレベ
ルを第1の電位とし、Lレベルを接地電位とする論理信
号を入力し、前記論理信号のHレベルを第2の電位にレ
ベルシフトするレベルシフト部と、前記論理信号を駆動
する前記第1の電位を供給する内部電源と、レベルシフ
トした信号を駆動する前記第2の電位を供給する出力電
源と、ソースを前記出力電源に接続し、ゲートを前記レ
ベルシフト部の出力に接続したP型MOSトランジスタ
と、ソースを前記P型MOSトランジスタのドレインに
接続し、ゲートを制御信号に接続したP型耐圧保護用M
OSトランジスタと、前記P型耐圧保護用MOSトラン
ジスタのドレインから出力を取り出す出力端子と、ドレ
インを前記P型耐圧保護用MOSトランジスタのドレイ
ンに接続し、ゲートを前記内部電源に接続したN型耐圧
保護用MOSトランジスタと、ドレインを前記N型耐圧
保護用MOSトランジスタのソースに接続し、ゲートに
前記論理信号を論理反転した信号を接続し、ソースを接
地したN型MOSトランジスタと、第1のモード、すな
わち前記出力電源に前記第1の電位より高い前記第2の
電位を供給し前記論理信号を前記第2の電位にレベルシ
フトして出力する時は、モード切替信号により前記第2
の電位を分圧した信号を前記制御信号として前記P型耐
圧保護用MOSトランジスタのゲートに接続し、第2の
モード、すなわち前記出力電源にも前記第1の電位を供
給し前記論理信号を前記第1の電位のままで出力する時
は、前記モード切替信号により接地電位を前記制御信号
として前記P型耐圧保護用MOSトランジスタのゲート
に接続する切替手段を備えるものである。According to a first aspect of the present invention, there is provided a level conversion apparatus for receiving a logic signal having an H level as a first potential and an L level as a ground potential. A level shifter that shifts the H level of the logic signal to a second potential; an internal power supply that supplies the first potential for driving the logic signal; and a second power source that drives the level-shifted signal. And a source connected to the output power source, a P-type MOS transistor having a gate connected to the output of the level shift unit, a source connected to the drain of the P-type MOS transistor, and a gate connected to the output power supply. M for P type withstand voltage protection connected to control signal
N-type breakdown voltage protection in which an OS transistor, an output terminal for extracting an output from the drain of the P-type breakdown voltage protection MOS transistor, a drain connected to the drain of the P-type breakdown voltage protection MOS transistor, and a gate connected to the internal power supply An N-type MOS transistor having a drain connected to the source of the N-type breakdown voltage protection MOS transistor, a gate connected to a signal obtained by logically inverting the logic signal, and a source grounded; That is, when the second potential higher than the first potential is supplied to the output power supply and the logic signal is level-shifted to the second potential and output, the mode switching signal is used to output the logic signal.
Is connected to the gate of the P-type withstand voltage protection MOS transistor as the control signal, and the first potential is also supplied to the second mode, that is, the output power supply, and the logic signal is supplied to the output power supply. When the output is performed at the first potential, a switching means for connecting the ground potential as the control signal to the gate of the P-type withstand voltage protection MOS transistor by the mode switching signal is provided.
【0006】上記課題を解決するために、本発明の請求
項2記載のレベル変換装置は、請求項1記載のレベル変
換装置において、接続手段は、第2の電位と前記第2の
電位が第1の電位に所定の電位だけ近づいたことを示す
しきい電位とを比較し、前記比較の結果をモード切替信
号とする比較手段をさらに備えるものである。According to a second aspect of the present invention, there is provided a level conversion device according to the first aspect, wherein the connection means includes a second potential and a second potential which are different from each other. The apparatus further comprises comparing means for comparing a threshold potential indicating that the potential of the first reference voltage approaches the predetermined potential with a predetermined potential, and using a result of the comparison as a mode switching signal.
【0007】[0007]
【発明の実施の形態】(実施の形態1)図1は本発明の
実施の形態1に係わるレベル変換装置の回路図である。
以下、その構成を説明する。(Embodiment 1) FIG. 1 is a circuit diagram of a level conversion device according to Embodiment 1 of the present invention.
Hereinafter, the configuration will be described.
【0008】100はレベル変換回路本体である。レベ
ル変換回路100は、動作モード切り替え信号S102
で動作モードを切り替えることにより、内部信号S10
1より高い(VDDH)または同じ(VDDL)レベル
の出力信号S103が出力される。内部の動作電圧はV
DDLとVDDHが適切に使い分けられている。Reference numeral 100 denotes a level conversion circuit main body. The level conversion circuit 100 outputs the operation mode switching signal S102
To switch the operation mode, the internal signal S10
An output signal S103 higher than (VDDH) or the same (VDDL) level is output. Internal operating voltage is V
DDL and VDDH are properly used.
【0009】101は入力端子であり、信号S101を
入力する。信号S101の振幅のレベルはVDDLであ
る。Reference numeral 101 denotes an input terminal for inputting a signal S101. The level of the amplitude of the signal S101 is VDDL.
【0010】102は動作モード切替信号入力端子であ
り、動作モード切り替え信号S102を入力する入力端
子である。動作モード切替信号S102は、レベル変換
回路100にレベル変換を行わせる時はHとなりレベル
変換を行わせない時はLとなる信号である。Reference numeral 102 denotes an operation mode switching signal input terminal, which is an input terminal for inputting an operation mode switching signal S102. The operation mode switching signal S102 is a signal which becomes H when the level conversion circuit 100 performs the level conversion and becomes L when the level conversion circuit 100 does not perform the level conversion.
【0011】103は出力端子であり、出力信号S10
3を出力する。出力信号S103は、動作モード切り替
え信号S102の指定するモードにより、入力信号S1
01のレベルをVDDHに変換するか、変換せずにVD
DLのままで出力するものである。Reference numeral 103 denotes an output terminal, and an output signal S10
3 is output. The output signal S103 is input signal S1 according to the mode specified by the operation mode switching signal S102.
01 is converted to VDDH or VD
This is output as DL.
【0012】104は中間電位発生部であり、電圧VD
DHを抵抗104a、抵抗104bで分圧し、電圧保持
回路104cで低インピーダンスの電圧に変換し中間電
位VG2を生成する。Reference numeral 104 denotes an intermediate potential generating unit, which generates a voltage VD
The voltage DH is divided by the resistors 104a and 104b and converted into a low impedance voltage by the voltage holding circuit 104c to generate the intermediate potential VG2.
【0013】105はアナログスイッチで、動作モード
切替信号S102で中間電位VG2か接地電位の一方を
選択し、選択した方の電位をP型耐圧保護用MOSトラ
ンジスタ112のゲートVGに供給する。An analog switch 105 selects one of the intermediate potential VG2 and the ground potential by an operation mode switching signal S102 and supplies the selected potential to the gate VG of the P-type breakdown voltage protection MOS transistor 112.
【0014】106はレベルシフト部であり、入力信号
S101のレベルをP型MOSトランジスタ111のゲ
ートに与える信号にレベルシフトする。その詳細はP型
MOSトランジスタ131〜134、N型MOSトラン
ジスタ141〜144により図のように構成されてい
る。A level shift section 106 shifts the level of the input signal S 101 to a signal applied to the gate of the P-type MOS transistor 111. The details thereof are configured as shown by P-type MOS transistors 131 to 134 and N-type MOS transistors 141 to 144.
【0015】111はP型MOSトランジスタであり、
N型MOSトランジスタ121とプッシュプル型の出力
回路を形成している。Reference numeral 111 denotes a P-type MOS transistor.
An N-type MOS transistor 121 and a push-pull type output circuit are formed.
【0016】112はP型耐圧保護用MOSトランジス
タであり、ゲートVGにアナログスイッチ105の出力
S105を印加することで、111のゲートにVDDH
レベルを接続し出力103にLレベルを出力する時に1
12のソースすなわち111のドレインにS105以下
の電位が伝搬しないようにする機能をもつ。ここで、V
DDH−VGは素子耐圧以下である。すなわち、P型耐
圧保護用MOSトランジスタ112はP型MOSトラン
ジスタ111を素子耐圧以上の電圧による破壊から守る
耐圧保護トランジスタとして機能している。しかしなが
ら、出力103にVDDLの出力信号を出力するモード
で、VGに104の出力を与えたままにすると112の
オン抵抗が上がってしまうことにより信号の立ち上がり
になまりを生じさせてしまうという問題点を併せ持つも
のである。Reference numeral 112 denotes a P-type MOS transistor for withstand voltage protection. When an output S105 of the analog switch 105 is applied to the gate VG, VDDH is applied to the gate of 111.
1 when the level is connected and L level is output to output 103
It has a function of preventing the potential of S105 or lower from propagating to the 12 sources, that is, the drain of 111. Where V
DDH-VG is lower than the element breakdown voltage. That is, the P-type withstand voltage protection MOS transistor 112 functions as a withstand voltage protection transistor that protects the P-type MOS transistor 111 from being damaged by a voltage higher than the element withstand voltage. However, in the mode in which the output signal of VDDL is output to the output 103, if the output of 104 is given to VG, the on-resistance of 112 increases, which causes a problem that the rising of the signal becomes dull. It has both.
【0017】121はN型MOSトランジスタであり、
P型MOSトランジスタ111とプッシュプル型の出力
回路を形成している。Reference numeral 121 denotes an N-type MOS transistor;
A P-type MOS transistor 111 and a push-pull type output circuit are formed.
【0018】122はN型耐圧保護用MOSトランジス
タであり、ゲートにVDDLが印加されることで、N型
MOSトランジスタ121のゲートに接地電位を接続し
て出力信号S103をHレベルで出力する時に122の
ソースすなわち121のドレインにVDDL以上の電位
が伝搬しないようにする機能をもつ。すなわち、N型耐
圧保護用MOSトランジスタ122はN型MOSトラン
ジスタ121素子耐圧以上の電圧による破壊から守る、
耐圧保護トランジスタとして機能している。Reference numeral 122 denotes an N-type withstand voltage protection MOS transistor. When VDDL is applied to the gate, a ground potential is connected to the gate of the N-type MOS transistor 121 to output the output signal S103 at an H level. Has a function of preventing a potential equal to or higher than VDDL from propagating to the source, i.e., the drain of 121. That is, the N-type withstand voltage protection MOS transistor 122 protects the N-type MOS transistor 121 from being damaged by a voltage higher than the withstand voltage of the element.
It functions as a withstand voltage protection transistor.
【0019】尚、このレベル変換回路を構成する全ての
トランジスタのゲート−ドレイン耐圧及びゲート−ソー
ス耐圧はVDDH未満VDDL以上である。Incidentally, the gate-drain breakdown voltage and the gate-source breakdown voltage of all the transistors constituting this level conversion circuit are lower than VDDH and higher than VDDL.
【0020】以上のように構成されたレベル変換装置に
ついて、その動作を説明する。図2は図1に示す回路の
動作を説明するタイミング図である。図2(a)〜図2
(e)はそれぞれ、図1に示す電圧VDD0、入力信号
S101、動作モード切替信号S102、ゲートVGに
接続する信号S105、出力信号S103を示すもので
ある。The operation of the level conversion device configured as described above will be described. FIG. 2 is a timing chart for explaining the operation of the circuit shown in FIG. 2 (a) to 2
(E) shows the voltage VDD0, the input signal S101, the operation mode switching signal S102, the signal S105 connected to the gate VG, and the output signal S103 shown in FIG. 1, respectively.
【0021】時刻T1において、入力信号S101は0
(V)からVDDL(V)になり、出力信号S103は
0(V)からVDDH(V)になる。At time T1, the input signal S101 becomes 0
(V) changes to VDDL (V), and the output signal S103 changes from 0 (V) to VDDH (V).
【0022】時刻T2において、VDD0をVDDHか
らVDDLに切り替える。これは、出力信号S103の
HレベルをVDDLにして出力させるためである。そし
て、これにより、VDD0の電圧を分圧して作るゲート
信号S105のレベルは低下するが、VDDLのHレベ
ルをS103に出力する時、P型耐圧保護用MOSトラ
ンジスタ112をオンするためのゲート−ソース間の電
位差は不十分であり、P型耐圧保護用MOSトランジス
タ112は高いオン抵抗を持ち、立ち上がりの出力電流
能力を低下させる。At time T2, VDD0 is switched from VDDH to VDDL. This is because the H level of the output signal S103 is set to VDDL and output. As a result, the level of the gate signal S105 generated by dividing the voltage of VDD0 is reduced. However, when the H level of VDDL is output to S103, the gate-source for turning on the P-type breakdown voltage protection MOS transistor 112 is output. The potential difference between them is insufficient, and the P-type withstand voltage protection MOS transistor 112 has a high on-resistance and lowers the rising output current capability.
【0023】時刻T3において、入力信号S101は0
(V)からVDDL(V)になる。しかしこの時、P型
耐圧保護用MOSトランジスタ112のオン抵抗がある
ために、その出力103に生じる外部容量との関係によ
り出力信号S103立ち上がりがなまり、ΔT3遅延し
てVDDL(V)になる。At time T3, the input signal S101 becomes 0
From (V) to VDDL (V). However, at this time, because of the ON resistance of the P-type withstand voltage protection MOS transistor 112, the rise of the output signal S103 is reduced due to the relationship with the external capacitance generated at the output 103, and the output signal S103 is delayed by ΔT3 to VDDL (V).
【0024】時刻T4で、モード切り替え信号S102
をLに切り替える。アナログスイッチ105はグランド
レベルを選択し、P型耐圧保護用MOSトランジスタ1
12のオン抵抗が十分に下がる。At time T4, the mode switching signal S102
To L. The analog switch 105 selects the ground level, and the P-type withstand voltage protection MOS transistor 1
12 is sufficiently reduced.
【0025】時刻T5で、入力信号S101がHになる
が、P型耐圧保護用MOSトランジスタ112のオン抵
抗が十分に下がっているために出力信号S103の立ち
上がりはなまらない。At time T5, the input signal S101 becomes H. However, the rising of the output signal S103 does not stop because the on-resistance of the P-type breakdown voltage protection MOS transistor 112 is sufficiently reduced.
【0026】すなわち、以上のように、レベル変換装置
におけるP型耐圧保護用MOSトランジスタのゲート電
位を制御することにより、レベル変換装置によりレベル
を変換する場合でも変換しない場合でも、変換後の信号
をなまりのない信号にすることが可能になるという効果
がある。That is, as described above, by controlling the gate potential of the P-type withstand voltage protection MOS transistor in the level converter, the signal after conversion can be converted regardless of whether the level is converted by the level converter. There is an effect that a signal without dullness can be obtained.
【0027】(実施の形態2)図3は本発明の実施の形
態2に係わるレベル変換装置の回路図である。図2にお
いて、101〜106、111、121、122、13
1〜134、141〜144は実施の形態1において図
1に示す同符号のものと対応する。異なるのは、電源電
位判定回路200を備えた点である。以下その構成およ
び効果を説明する。電源電位判定回路200は変動第1
の電位を分圧したものと、第2の電位を分圧したものを
比較することによりアナログスイッチ105の制御信号
を発生している。すなわち、第2電位がしきい値より低
い場合にはアナログスイッチ105の選択を切り替え、
P型耐圧保護用MOSトランジスタ112のゲートに接
地電位を供給する。すなわち、以上の構成により外部か
ら切り替えの制御信号を与えることなく自動的にレベル
変換装置のモードの切り替えを行うことが可能となると
いう効果がある。(Embodiment 2) FIG. 3 is a circuit diagram of a level converter according to Embodiment 2 of the present invention. 2, 101 to 106, 111, 121, 122, and 13
1 to 134 and 141 to 144 correspond to those of the first embodiment having the same reference numerals shown in FIG. The difference is that a power supply potential determination circuit 200 is provided. The configuration and effect will be described below. The power supply potential determination circuit 200 has the first variation
The control signal for the analog switch 105 is generated by comparing the voltage obtained by dividing the potential of the second potential with the voltage obtained by dividing the second potential. That is, when the second potential is lower than the threshold, the selection of the analog switch 105 is switched,
A ground potential is supplied to the gate of the P-type breakdown voltage protection MOS transistor 112. That is, the above configuration has an effect that the mode of the level conversion device can be automatically switched without providing a switching control signal from the outside.
【0028】[0028]
【発明の効果】以上の構成により、レベルを変換する機
能と変換しない機能をレベルシフト回路が共有し、且つ
なまりの無い出力信号を出力することが可能になるとい
う効果がある。According to the above configuration, there is an effect that the level shift circuit shares the function of converting the level and the function of not converting the level, and it is possible to output a smooth output signal.
【図1】本発明の実施の形態1に係わる装置の回路図FIG. 1 is a circuit diagram of an apparatus according to a first embodiment of the present invention.
【図2】図1に示す回路の動作を説明するタイミング図FIG. 2 is a timing chart illustrating the operation of the circuit shown in FIG. 1;
【図3】本発明の実施の形態2に係わるレベル変換装置
の回路図FIG. 3 is a circuit diagram of a level conversion device according to a second embodiment of the present invention.
101 入力端子 102 動作モード切替信号入力端子 103 出力端子 104 中間電位発生部 105 アナログスイッチ 106 レベルシフト部 111 P型MOSトランジスタ 112 P型耐圧保護用MOSトランジスタ 121 N型MOSトランジスタ 122 N型耐圧保護用MOSトランジスタ DESCRIPTION OF SYMBOLS 101 Input terminal 102 Operation mode switching signal input terminal 103 Output terminal 104 Intermediate potential generation part 105 Analog switch 106 Level shift part 111 P-type MOS transistor 112 P-type breakdown voltage protection MOS transistor 121 N-type MOS transistor 122 N-type breakdown voltage protection MOS Transistor
Claims (2)
地電位とする論理信号を入力し、前記論理信号のHレベ
ルを第2の電位にレベルシフトするレベルシフト部と、 前記第1の電位を供給する内部電源と、 前記第2の電位を供給する出力電源と、 ソースを前記出力電源に接続し、ゲートを前記レベルシ
フト部の出力に接続したP型MOSトランジスタと、 ソースを前記P型MOSトランジスタのドレインに接続
し、ゲートを制御信号に接続したP型耐圧保護用MOS
トランジスタと、 前記P型耐圧保護用MOSトランジスタのドレインから
出力を取り出す出力端子と、 ドレインを前記P型耐圧保護用MOSトランジスタのド
レインに接続し、ゲートを前記内部電源に接続したN型
耐圧保護用MOSトランジスタと、 ドレインを前記N型耐圧保護用MOSトランジスタのソ
ースに接続し、ゲートに前記論理信号を論理反転した信
号を接続し、ソースを接地したN型MOSトランジスタ
と、 第1のモード、すなわち前記出力電源に前記第1の電位
より高い前記第2の電位を供給し前記論理信号を前記第
2の電位にレベルシフトして出力する時は、モード切替
信号により前記第2の電位を分圧した信号を前記制御信
号として前記P型耐圧保護用MOSトランジスタのゲー
トに接続し、 第2のモード、すなわち前記出力電源にも前記第1の電
位を供給し前記論理信号を前記第1の電位のままで出力
する時は、前記モード切替信号により接地電位を前記制
御信号として前記P型耐圧保護用MOSトランジスタの
ゲートに接続する切替手段を備えることを特徴とするレ
ベル変換装置。A level shifter for inputting a logic signal having an H level as a first potential and an L level as a ground potential, and shifting the H level of the logic signal to a second potential; An internal power supply for supplying the second potential; an output power supply for supplying the second potential; a P-type MOS transistor having a source connected to the output power supply and a gate connected to the output of the level shift unit; P-type withstand voltage protection MOS connected to the drain of a P-type MOS transistor and the gate connected to a control signal
A transistor; an output terminal for extracting an output from the drain of the P-type breakdown voltage protection MOS transistor; and an N-type breakdown voltage protection having a drain connected to the drain of the P-type breakdown voltage protection MOS transistor and a gate connected to the internal power supply. An N-type MOS transistor having a drain connected to the source of the N-type breakdown voltage protection MOS transistor, a gate connected to a signal obtained by logically inverting the logic signal, and a source grounded; When supplying the second potential higher than the first potential to the output power supply and level-shifting the logic signal to the second potential for output, the mode switching signal divides the second potential. Connected to the gate of the P-type breakdown voltage protection MOS transistor as the control signal, When the first potential is also supplied to the output power supply and the logic signal is output at the first potential, the P-type withstand voltage protection MOS transistor uses the mode switching signal to set a ground potential as the control signal. A level conversion device comprising switching means for connecting to a gate.
切替手段は、第2の電位と前記第2の電位が第1の電位
に所定の電位だけ近づいたことを示すしきい電位とを比
較し、前記比較の結果をモード切替信号とする比較手段
をさらに備えることを特徴とするレベル変換装置。2. The level conversion device according to claim 1, wherein
The switching means compares the second potential with a threshold potential indicating that the second potential approaches the first potential by a predetermined potential, and uses the comparison result as a mode switching signal. A level conversion device, further comprising:
Priority Applications (1)
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---|---|---|---|
JP11163272A JP2000353947A (en) | 1999-06-10 | 1999-06-10 | Level converting device |
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JP11163272A JP2000353947A (en) | 1999-06-10 | 1999-06-10 | Level converting device |
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