JP2006227649A - 液晶表示装置およびその製造方法 - Google Patents
液晶表示装置およびその製造方法 Download PDFInfo
- Publication number
- JP2006227649A JP2006227649A JP2006137936A JP2006137936A JP2006227649A JP 2006227649 A JP2006227649 A JP 2006227649A JP 2006137936 A JP2006137936 A JP 2006137936A JP 2006137936 A JP2006137936 A JP 2006137936A JP 2006227649 A JP2006227649 A JP 2006227649A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- electrode
- film
- common
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
【解決手段】TFT13および配線上に透明樹脂からなる層間絶縁膜10を形成し、この層間絶縁膜10上に下層のソース電極配線6等と重なりを持つ画素電極12が形成された構造を有するTFTアレイにおいて、ゲート電極2a層上に形成されるゲート絶縁膜4がアモルファスシリコン等からなる半導体層5と同一パターンに形成された構造とする。
【選択図】図10
Description
従来のTFTを搭載した液晶表示装置は、絶縁性基板上にマトリクス状に配列形成されたゲート電極、ソース電極、半導体層等からなるTFTと画素電極、および画素電極の周りに形成された電極配線(ゲート電極配線、ソース電極配線)を有する第一の基板(TFTアレイ基板)と、他の絶縁性基板上にブラックマトリクス(以下、BMと称する)、対向電極を有する第二の基板(対向基板)を対向させ接着すると共に、第一の基板と第二の基板の間に液晶材料を注入することにより構成されている。
上記の問題を解決する方法として、絶縁性基板上にTFTおよび電極配線を形成した後に、これらを覆うように層間絶縁膜を形成することにより平坦化し、層間絶縁膜の下層にある電極配線等とオーバーラップさせて層間絶縁膜上に広い面積を有する画素電極を形成する方法が提案されており、例えば、特開平9−127553号公報には、透明樹脂からなる層間絶縁膜を用いた高開口率TFTアレイ構造が開示されている。
まず、図24(a)、図25(a)、図26(a)に示すように、透明絶縁性基板1の表面にスパッタ法等を用いてCrを成膜し、フォトリソグラフィ法により形成したレジストを用いてパターニングして、ゲート電極配線2、ゲート電極2aおよび共通配線3を形成する。
次に、図24(b)、図25(b)、図26(b)に示すように、プラズマCVD法等を用いてゲート絶縁膜4を構成する窒化シリコン、a−Si、n+-a−Siを順次成膜した後、フォトリソグラフィ法により形成したレジストを用いてn+- a−Si膜およびa−Si膜をパターニングして、a−Si膜およびn+-a−Si膜からなる半導体層5を形成する。
次に、図24(c)、図25(c)、図26(c)に示すように、スパッタ法によりCrを成膜し、フォトリソグラフィ法により形成したレジストを用いてパターニングして、ソース電極配線6、ソース電極6a、ドレイン電極7および共通引き出し配線8を形成すると共に、ソース電極6aおよびドレイン電極7に覆われていない部分のゲート電極2a上のn+-a−Si膜をドライエッチング法等によりエッチングしてチャネル部9を形成し、TFT13を形成する。
次に、TFT13および配線による段差を吸収して表面が平坦化されるように感光性を有するアクリル系透明樹脂を塗布し、フォトリソグラフィ法によりパターニングして、ドレイン電極7の共通配線3と対向し保持容量14を構成している部分上にコンタクトホール11、および端子変換部15の共通引き出し配線8上と共通配線3上にコンタクトホール28、29を形成する。その後、焼成を行い層間絶縁膜10を形成する。続いて、層間絶縁膜10をマスクとしてコンタクトホール11、28、29により露出したドレイン電極7上と共通引き出し配線8上のパッシベーション膜31、および共通配線3上のパッシベーション膜31とゲート絶縁膜4をエッチングし、コンタクトホール11にドレイン電極7、コンタクトホール28に共通引き出し配線8、およびコンタクトホール29に共通配線3を露出させる(図24(d)、図25(d)、図26(d))。
次に、図24(e)、図25(e)、図26(e)に示すように、スパッタ法によりITOを成膜した後、フォトリソグラフィ法により形成したレジストを用いてパターニングして、画素電極12および接続配線30を形成する。このとき、画素電極12はコンタクトホール11を介してドレイン電極7と電気的に接続され、端子変換部15の共通引き出し配線8と共通配線3はコンタクトホール28、29および接続配線30を介して電気的に接続される。以上の工程によりTFTアレイ基板を形成する。
上記の問題を解決する方法として、層間絶縁膜を厚膜化する方法が考えられるが、大型基板において、面内均一性を保持した状態での厚膜化は難しく、また、層間絶縁膜には感光性を有する透明樹脂が用いられるが、感光性を有する透明樹脂は高価であり、厚膜化はコスト上昇の原因となる。
また、層間絶縁膜の膜減りを考慮する必要がなくなるため、高価な感光性を有する透明樹脂の膜厚を予め薄く形成することも可能となり、製造コストを低減できる。
また、本発明による液晶表示装置は、従来と比較して工程数の増加や新規なプロセスを必要としない。
また、ゲート絶縁膜が半導体層と同一パターンにパターニングされているため、配線交差部等を除いては、ソース電極配線層とゲート電極配線層の間にはゲート絶縁膜が介在しないため、ゲート電極配線とソース電極配線を互いの層で形成して二層膜構造とすることができ、配線抵抗が小さくなることから、配線の細線化や薄膜化が可能となる。
また、保持容量構成部分のゲート絶縁膜を薄膜化することにより、保持容量構成部分の共通配線の細線化でき、開口率の向上を図れる。
また、本構成のTFTアレイ構造は、パッシベーション膜を有する構造にも適用でき、同様の効果が得られる。
また、本構成のTFTアレイ構造は、反射型の液晶表示装置にも適用できる。
以下、この発明の一実施の形態である液晶表示装置およびその製造方法を図について説明する。図1は本発明の実施の形態1によるスイッチング素子としてTFTを搭載した液晶表示装置のTFTアレイ基板を示す概略平面図で、図1(a)は表示領域外の端子変換部、図1(b)は表示領域内の画素部を示している。図2は図1のA−B線に沿った部分、図3は図1のC−D線に沿った部分、図4は図1のE−F線に沿った部分の製造工程を示す断面図である。
図において、1はガラス基板等の透明絶縁性基板、2は透明絶縁性基板1上に形成された走査電極配線(本実施の形態ではゲート電極配線)、2aはゲート電極配線2から延長して形成された走査電極(本実施の形態ではゲート電極)、3は透明絶縁性基板1上に形成された共通配線、4はゲート電極配線2、ゲート電極2aおよび共通配線3上に形成されたゲート絶縁膜、5はゲート絶縁膜4上に形成されたアモルファスシリコン(以下、a−Siと称する)膜および不純物がドープされた低抵抗アモルファスシリコン(以下、n+-a−Siと称する)膜からなる半導体層、6は第一の電極配線(本実施の形態ではソース電極配線)、6aはソース電極配線6から延長して形成された第一の電極(本実施の形態ではソース電極)、7はソース電極6と対を成す第二の電極(本実施の形態ではドレイン電極)、8はソース電極配線7と同層に形成された共通引き出し配線、9はチャネル部、10は層間絶縁膜、11は保持容量14を構成するドレイン電極7上に形成された第一のコンタクトホール(以下、コンタクトホール11と称する)、12は層間絶縁膜10上に形成された画素電極で、コンタクトホール11を介してドレイン電極7と電気的に接続される。13はTFT、14は保持容量、15は共通配線3の表示領域外に設けられた端子変換部で、共通配線3は端子変換部15において共通引き出し配線8と接続される。16はゲート電極配線2あるいは共通配線3とソース電極配線6あるいは共通引き出し配線8との配線交差部である。
まず、図2(a)、図3(a)、図4(a)に示すように、透明絶縁性基板1の表面にスパッタ法等を用いてAl、Cr、Mo、W、Ti、TaおよびCuのいずれか、あるいはこれらを主成分とする合金、あるいはこれらの積層膜を成膜し、フォトリソグラフィ法により形成したレジストを用いてパターニングして、ゲート電極配線2、ゲート電極2aおよび共通配線3を形成する。
次に、図2(b)、図3(b)、図4(b)に示すように、プラズマCVD法等を用いて、ゲート電極配線2、ゲート電極2a、および共通配線3を覆うように、透明絶縁性基板1上にゲート絶縁膜4を構成する窒化シリコン、a−Si、n+-a−Siを順次成膜した後、フォトリソグラフィ法により形成したレジストを用いて同一パターンに順次パターニングして、パターン化したゲート絶縁膜4およびa−Si膜とn+-a−Si膜からなる半導体層5を形成する。なお、同一形状を有するパターン化したゲート絶縁膜4と半導体層(a−Si膜とn+- a−Si膜)5は、ゲート電極2aを覆い、保持容量14を形成する共通配線3上の部分を覆い、またゲート電極配線2、共通配線3とソース電極配線6との配線交差部16、およびゲート電極配線2と共通引き出し配線8との交差部16を覆うように形成されるが、図4に示すように、共通配線3と共通引き出し配線8とが交差する端子変換部15には形成されない。
次に、図2(e)、図3(e)、図4(e)に示すように、スパッタ法等を用いてITO、酸化インジウム、酸化スズ等の透明導電膜を成膜した後、フォトリソグラフィ法により形成したレジストを用いてパターニングして画素電極12を形成する。このとき、画素電極12はコンタクトホール11を介してドレイン電極7と電気的に接続される。なお、画素電極12は、図1(b)に示すように、ゲート電極配線2、ゲート電極2a、ソース電極配線6およびソース電極6aと重なりを有して形成される。
このようにして形成された液晶表示装置では、TFT13および配線に起因する段差は層間絶縁膜10により平坦化されるため、段差に起因する配向異常は発生しない。また、画素電極12はソース電極配線6およびゲート電極配線2と層間絶縁膜10を介して重ね合わされているため、電極配線の電界に起因する配向異常も生じない。
また、本実施の形態は、保持容量14を共通配線3とドレイン電極7によって形成する場合について説明したが、共通配線を有さず、ゲート電極配線とドレイン電極を重ね合わせて保持容量を形成する構造の液晶表示装置にも適用できる。
また、本実施の形態では、画素電極12をゲート電極配線2とソース電極配線6の両方に重ねて形成したが、一方の電極配線のみと重ねる、もしくは重なりを有しない構造の液晶表示装置にも適用できる。
また、本実施の形態では、チャネルエッチ型TFTアレイ構造の液晶表示装置について説明したが、エッチングストッパ型TFTアレイ構造の液晶表示装置にも適用できる。
また、本実施の形態による液晶表示装置は、従来と比較して工程数の増加や新規なプロセスを必要としない。
図6はこの発明の実施の形態2によるスイッチング素子としてTFTを搭載した液晶表示装置のTFTアレイ基板を示す概略平面図で、図6(a)は表示領域外の端子変換部、図6(b)は表示領域内の画素部を示している。図7は図6のA−B線に沿った部分、図8は図6のC−D線に沿った部分、図9は図6のE−F線に沿った部分の製造工程を示す断面図である。
図において、28は端子変換部15の共通引き出し配線8上に形成された第二のコンタクトホール(以下、コンタクトホール28と称する)、29は端子変換部15の共通配線3上に形成された第三のコンタクトホール(以下、コンタクトホール29と称する)、30は画素電極12形成と同時に形成されたITO膜からなる接続配線である。なお、図1〜図4と同一部分には同符号を付し説明を省略する。
まず、図7(a)、図8(a)、図9(a)に示すように、透明絶縁性基板1の表面にスパッタ法等を用いてCrを400nm成膜し、フォトリソグラフィ法により形成したレジストを用いてパターニングして、ゲート電極配線2、ゲート電極2aおよび共通配線3を形成する。
次に、図7(b)、図8(b)、図9(b)に示すように、プラズマCVD法等を用いて、ゲート電極配線2、ゲート電極2a、共通配線3を覆うように、透明絶縁性基板1上にゲート絶縁膜4を構成する窒化シリコンを400nm、a−Siを150nm、n+-a−Siを30nm順次成膜した後、フォトリソグラフィ法により形成したレジストを用い同一パターンで順次パターニングして、ゲート絶縁膜4およびa−Si膜とn+-a−Si膜からなる半導体層5を形成する。このとき、半導体層5はパターン化され、またゲート絶縁膜4のエッチング部分は、成膜膜厚400nmに対して残膜厚が200nmになるまでエッチングする。なお、同一形状を有する膜厚400nmのゲート絶縁膜4および半導体層5は、ゲート電極2aを覆い、保持容量14が形成される共通配線3上の部分、およびゲート電極配線2、共通配線3とソース電極配線6との配線交差部16、およびゲート電極配線2と共通引き出し配線8との交差部16を覆うように形成されるが、図9に示すように、端子変換部15では、共通配線3がエッチングされたゲート絶縁膜4の厚さの薄い残膜部分で覆われる。
このようにして形成された液晶表示装置では、TFT13および配線に起因する段差は層間絶縁膜10により平坦化されるため、段差に起因する配向異常は発生しない。また、画素電極12はソース電極配線6およびゲート電極配線2と層間絶縁膜10を介して重ね合わされているため、電極配線の電界に起因する配向異常も生じない。
また、本実施の形態では、ゲート絶縁膜4の成膜膜厚を400nm、エッチング後の残膜厚を200nmとしたが、特に限定されるものではなく、成膜膜厚200nm〜600nm、エッチング後の残膜厚300nm以下であればよい。なお、この膜厚はゲート絶縁膜4の材料として窒化シリコン膜を用いた場合であり、他の材料、例えば酸化シリコン膜、有機絶縁膜等を用いた場合は、それぞれ異なる。同様に半導体層5を構成するa−Si膜とn+-a−Si膜の膜厚に関しても限定するものではない。
また、本実施の形態は、保持容量14を共通配線3とドレイン電極7によって形成する場合について説明したが、共通配線を有さず、ゲート電極配線とドレイン電極を重ね合わせて保持容量を形成する構造の液晶表示装置にも適用できる。
また、本実施の形態では、画素電極12をゲート電極配線2とソース電極配線6の両方に重ねて形成したが、一方の電極配線のみと重ねる、もしくは重なりを有しない構造の液晶表示装置にも適用できる。
また、本実施の形態では、チャネルエッチ型TFTアレイ構造の液晶表示装置について説明したが、エッチングストッパ型TFTアレイ構造の液晶表示装置にも適用できる。
また、本実施の形態による液晶表示装置は、従来と比較して工程数の増加や新規なプロセスを必要としない。
図10はこの発明の実施の形態3によるスイッチング素子としてTFTを搭載した液晶表示装置のTFTアレイ基板を示す概略平面図で、図10(a)は表示領域外の端子変換部、図10(b)は表示領域内の画素部を示している。図11は図10のA−B線に沿った部分、図12は図10のC−D線に沿った部分、図13は図10のE−F線に沿った部分の製造工程を示す断面図である。
図において、2bはゲート電極配線2の上層配線(本実施の形態では、ゲート上層配線)、3bは共通配線3の上層配線(本実施の形態では、共通上層配線)、6bはソース電極配線6の下層配線(本実施の形態ではソース下層配線)である。なお、図1〜図4と同一部分には同符号を付し説明を省略する。
まず、図11(a)、図12(a)、図13(a)に示すように、透明絶縁性基板1の表面にスパッタ法等を用いてAl、Cr、Mo、W、Ti、TaおよびCuのいずれか、あるいはこれらを主成分とする合金、あるいはこれらの積層膜を成膜し、フォトリソグラフィ法により形成したレジストを用いてパターニングして、ゲート電極配線2、ゲート電極2aおよび共通配線3を形成する。このとき、TFT13形成領域および配線交差部16を除いたソース電極配線6の形成領域にソース下層配線6bを同時に形成する。
次に、図11(b)、図12(b)、図13(b)に示すように、プラズマCVD法等を用いてゲート絶縁膜4を構成する窒化シリコン、a−Si、n+-a−Siを順次成膜した後、フォトリソグラフィ法により形成したレジストを用いて同一パターンに順次パターニングして、ゲート絶縁膜4およびa−Si膜とn+-a−Si膜からなる半導体層5を形成する。なお、同一形状を有するゲート絶縁膜4および半導体層5は、ゲート電極2a上、保持容量14を形成する共通配線3上および配線交差部16に形成される。
続いて、ソース電極6aおよびドレイン電極8に覆われていない部分のゲート電極2a上のn+- a−Si膜をドライエッチング法等によりエッチングしてチャネル部9を形成し、TFT13を形成する。
次に、図11(e)、図12(e)、図13(e)に示すように、スパッタ法等を用いてITO、酸化インジウム、酸化スズ等の透明導電膜を成膜した後、フォトリソグラフィ法により形成したレジストを用いてパターニングして画素電極12を形成する。このとき、画素電極12はコンタクトホール11を介してドレイン電極7と電気的に接続される。なお、画素電極12は、図10(b)に示すように、ゲート電極配線2、ゲート電極2a、ソース電極配線6およびソース電極6aと重なりを有して形成される。
また、本実施の形態では、チャネルエッチ型TFTアレイ構造の液晶表示装置について説明したが、エッチングストッパ型TFTアレイ構造の液晶表示装置にも適用できる。
図14はこの発明の実施の形態4によるスイッチング素子としてTFTを搭載した液晶表示装置のTFTアレイ基板の製造工程を示す断面図で、ソース電極配線部、TFT部、保持容量部、ゲート電極配線部、電極配線の交差部および共通配線の端子変換部の断面をそれぞれ示している。
図において、31はTFT13上に形成されたパッシベーション膜である。なお、図2〜図4と同一部分には同符号を付し説明を省略する。
まず、図14(a)に示すように、透明絶縁性基板1の表面にスパッタ法等を用いてAl、Cr、Mo、W、Ti、TaおよびCuのいずれか、あるいはこれらを主成分とする合金、あるいはこれらの積層膜を成膜し、フォトリソグラフィ法により形成したレジストを用いてパターニングして、ゲート電極配線2、ゲート電極2aおよび共通配線3を形成する。
次に、図14(b)に示すように、プラズマCVD法等を用いてゲート絶縁膜4を構成する窒化シリコン、a−Si、n+- a−Siを順次成膜した後、フォトリソグラフィ法により形成したレジストを用いて同一パターンに順次パターニングして、ゲート絶縁膜およびa−Si膜とn+-a−Si膜からなる半導体層5を形成する。なお、同一形状を有するゲート絶縁膜4および半導体層5は、ゲート電極2a上、保持容量14が形成される共通配線3上および配線交差部16に形成される。
次に、TFT13および配線による段差を吸収して表面が平坦化されるように感光性を有するアクリル系透明樹脂を塗布し、フォトリソグラフィ法によりパターニングして、ドレイン電極7の共通配線3と対向し保持容量14を形成している部分上にコンタクトホール11を形成する。その後、焼成を行い層間絶縁膜10を形成する。続いて、層間絶縁膜10をマスクとしてコンタクトホール11により露出したドレイン電極7上のパッシベーション膜31をエッチングし、コンタクトホール11にドレイン電極7を露出させる(図14(d))。
図15はこの発明の実施の形態5によるスイッチング素子としてTFTを搭載した液晶表示装置のTFTアレイ基板の製造工程を示す断面図で、ソース電極配線部、TFT部、保持容量部、ゲート電極配線部、電極配線の交差部および共通配線の端子変換部の断面をそれぞれ示している。なお、図中の符号は図14と同一であるので説明を省略する。
まず、図15(a)、15(b)、15(c)に示すように、実施の形態1と同様の方法により透明絶縁性基板1上にゲート電極配線2、ゲート電極2a、共通配線3、ゲート絶縁膜4、半導体層5、ソース電極配線6、ソース電極6a、ドレイン電極7、共通引き出し配線8およびTFT13を順次形成する。
次に、TFT13および配線による段差を吸収して表面が平坦化されるように感光性を有するアクリル系透明樹脂を塗布し、フォトリソグラフィ法によりパターニングして、ドレイン電極7の共通配線3と対向し保持容量14を形成している部分上にコンタクトホール11を形成する(図15(d))。
また、本実施の形態を、実施の形態3に示したソース電極配線6およびゲート電極配線2を二層膜構造とするTFTアレイに適用してもよく、この場合、二層膜化されたゲート電極配線2に対しても平坦化の効果が得られる。
また、本実施の形態では、チャネルエッチ型TFTアレイ構造の液晶表示装置について説明したが、エッチングストッパ型TFTアレイ構造の液晶表示装置にも適用できる。
実施の形態4および5では、TFT13の特性を安定化させるためにパッシベーション膜31を形成したが、TFT13形成後の基板表面に水素化処理等の界面処理を施すことによっても、TFT13特性の安定化が図られ、実施の形態4と同様の効果が得られる。
図16はこの発明の実施の形態6によるスイッチング素子としてTFTを搭載した液晶表示装置のTFTアレイ基板の製造工程を示す断面図で、ソース電極配線部、TFT部、保持容量部、ゲート電極配線部、電極配線の交差部および共通配線の端子変換部の断面をそれぞれ示している。なお、図中の符号は図2〜図4と同様であるので説明を省略する。
まず、図16(a)、16(b)、16(c)に示すように、実施の形態1と同様の方法により透明絶縁性基板1上にゲート電極配線2、ゲート電極2a、共通配線3、ゲート絶縁膜4、半導体層5、ソース電極配線6、ソース電極6a、ドレイン電極7、共通引き出し配線8およびTFT13を順次形成する。
その後、実施の形態1と同様の方法により層間絶縁膜10、コンタクトホール11および画素電極12を形成してTFTアレイ基板を形成し、所望の液晶表示装置を構成する。
図17はこの発明の実施の形態7によるスイッチング素子としてTFTを搭載した液晶表示装置のTFTアレイ基板の製造工程を示す断面図で、ソース電極配線部、TFT部、保持容量部、ゲート電極配線部、電極配線の交差部および共通配線の端子変換部の断面をそれぞれ示している。なお、図中の符号は図7〜図9と同一であるので説明を省略する。
まず、図17(a)に示すように、実施の形態2と同様の方法により、ゲート電極配線2、ゲート電極2aおよび共通配線3を形成する。
次に、図17(b)に示すように、プラズマCVD法等を用いてゲート絶縁膜4を構成する窒化シリコンを400nm、a−Si、n+- a−Siを順次成膜した後、フォトリソグラフィ法により形成したレジストを用い同一パターンで順次パターニングして、ゲート絶縁膜4およびa−Si膜とn+-a−Si膜からなる半導体層5を形成する。このとき、ゲート絶縁膜4のエッチング部分は、成膜膜厚400nmに対して残膜厚が200nmになるまでエッチングする。なお、同一形状を有するゲート絶縁膜4および半導体層5は、ゲート電極2a上および配線交差部16に形成される。すなわち、保持容量14を構成する共通配線3上の半導体層a−Si膜とn+-a−Si膜)5は除去され、この部分には膜厚200nmのゲート絶縁膜4のみが形成される。
また、本実施の形態では、チャネルエッチ型TFTアレイ構造の液晶表示装置について説明したが、エッチングストッパ型TFTアレイ構造の液晶表示装置にも適用できる。
図18はこの発明の実施の形態8によるスイッチング素子としてTFTを搭載した液晶表示装置のTFTアレイ基板の製造工程を示す断面図で、ソース電極配線部、TFT部、保持容量部、ゲート電極配線部、電極配線の交差部および共通配線の端子変換部の断面をそれぞれ示している。
図において、31はTFT13上に形成されたパッシベーション膜である。なお、図7〜図9と同一部分には同符号を付し説明を省略する。
まず、図18(a)、18(b)、18(c)に示すように、実施の形態2と同様の方法により透明絶縁性基板1上にゲート電極配線2、ゲート電極2a、共通配線3、ゲート絶縁膜4、半導体層5、ソース電極配線6、ソース電極6a、ドレイン電極7、共通引き出し配線8およびTFT13を順次形成する。
次に、TFT13および配線による段差を吸収して表面が平坦化されるように感光性を有するアクリル系透明樹脂を塗布し、フォトリソグラフィ法によりパターニングして、ドレイン電極7の共通配線3と対向し保持容量14を形成している部分上にコンタクトホール11、および端子変換部15の共通引き出し配線8上と共通配線3上にコンタクトホール28、29を形成する。その後、焼成を行い層間絶縁膜10を形成する。続いて、層間絶縁膜10をマスクとしてコンタクトホール11、28、29により露出したドレイン電極7上と共通引き出し配線8上のパッシベーション膜31、および共通配線3上のパッシベーション膜31とゲート絶縁膜4をエッチングし、コンタクトホール11にドレイン電極7、コンタクトホール28に共通引き出し配線8、およびコンタクトホール29に共通配線3を露出させる(図18(d))。
その後、図18(e)に示すように、実施の形態2と同様の方法により画素電極12および接続配線30を形成してTFTアレイ基板を形成し、所望の液晶表示装置を構成する。
また、本実施の形態では、パッシベーション膜31の膜厚を100nm程度としたが、50nm程度でもパッシベーション膜としての効果が得られる。
図19はこの発明の実施の形態9によるスイッチング素子としてTFTを搭載した液晶表示装置のTFTアレイ基板を示す概略平面図で、図19(a)は表示領域外の端子変換部、図19(b)は表示領域内の画素部を示している。図20は図19のA−B線に沿った部分、図21は図19のC−D線に沿った部分、図22は図19のE−F線に沿った部分の製造工程を示す断面図である。
図において、32は層間絶縁膜10の表面に形成された凹凸である。なお、図1〜図4と同一部分には同符号を付し説明を省略する。
まず、図20(a)、図21(a)、図22(a)に示すように、透明絶縁性基板1の表面にスパッタ法等を用いてAlを200nm成膜し、フォトリソグラフィ法により形成したレジストを用いてパターニングして、ゲート電極配線2、ゲート電極2aおよび共通配線3を形成する。
次に、図20(b)、図21(b)、図22(b)に示すように、プラズマCVD法等を用いてゲート絶縁膜4を構成する窒化シリコンを400nm、a−Siを150nm、n+-a−Siを30nm順次成膜した後、フォトリソグラフィ法により形成したレジストを用いて同一パターンに順次パターニングして、ゲート絶縁膜4およびa−Si膜とn+-a−Si膜からなる半導体層5を形成する。なお、同一形状を有するゲート絶縁膜4および半導体層5は、ゲート電極2a上、保持容量14が形成される共通配線3上および配線交差部16に形成される。
次に、図20(d)、図21(d)、図22(d)に示すように、TFT13および配線による段差を吸収して表面が平坦化されるように感光性を有するアクリル系透明樹脂を塗布し、フォトリソグラフィ法によりパターニングして、ドレイン電極7の共通配線3と対向し保持容量14を形成している部分上にコンタクトホール11を形成すると同時に、表示領域内の層間絶縁膜10表面に微小な凹凸32を形成する。その後、焼成を行い層間絶縁膜10を形成する。
このようにして形成された反射型液晶表示装置では、TFT13および配線に起因する段差は層間絶縁膜10により平坦化されるため、段差に起因する配向異常は発生しない。また、画素電極12はソース電極配線6およびゲート電極配線2と層間絶縁膜10を介して重ね合わされているため、電極配線の電界に起因する配向異常も生じない。
また、配線が交差する部分での上層の段差切れを防止するために、ゲート電極配線2層およびゲート絶縁膜4のパターニング工程において、テーパエッチングを用いることが望ましい。
また、層間絶縁膜10を構成する材料としては、反射型の液晶表示装置であるので、レジスト等の感光性を有する不透明樹脂を用いてもよい。
また、支持基板として、透明絶縁性基板1の代わりに不透明な絶縁性基板を用いてもよい。
また、本実施の形態では、画素電極12をゲート電極配線2とソース電極配線6の両方に重ねて形成したが、一方の電極配線のみと重ねる、もしくは重なりを有しない構造の液晶表示装置にも適用できる。
また、本実施の形態では、チャネルエッチ型TFTアレイ構造の液晶表示装置について説明したが、エッチングストッパ型TFTアレイ構造の液晶表示装置にも適用できる。
また、本実施の形態では、実施の形態1に示した構成を有するTFTアレイを反射型の液晶表示装置に適用した場合について示したが、実施の形態2〜実施の形態8に示す構成を有するTFTアレイに対して、層間絶縁膜10に表面に微小な凹凸32を形成すると共に、画素電極12をAl、Cr、Mo、W、Ti、TaおよびCuのいずれか、あるいはこれらを主成分とする合金、あるいはこれらの積層膜で形成することにより適用でき、それぞれ同様の効果が得られる。
2b ゲート上層配線、3 共通配線、3b 共通上層配線、
4 ゲート絶縁膜、5 半導体層、6 ソース電極配線、6a ソース電極、
6b ソース下層配線、7 ドレイン電極、8 共通引き出し配線、
9 チャネル部、10 層間絶縁膜、11 コンタクトホール、
12 画素電極、13 TFT、14 保持容量、15 端子変換部、
16 配線交差部、17 ゲート端子、18 ソース端子、19 共通端子、
22 液晶容量、23、24、25、26 重なり容量、
28、29 コンタクトホール、30 接続配線、
31 パッシベーション膜、32 層間絶縁膜の凹凸。
Claims (4)
- 透明絶縁性基板と、
この透明絶縁性基板上に形成された走査電極、走査電極配線および共通配線と、
上記走査電極を覆い、また上記走査電極配線、共通配線の所定部分を覆うように形成された半導体層と、
上記走査電極、走査電極配線および共通配線と上記半導体層との間に、上記半導体層と同一のマスクでパターニングして形成され、上記半導体層と同一形状のパターンを有する絶縁膜と、
上記走査電極上の半導体層と共に半導体素子を構成する第一の電極、第二の電極、および上記第一の電極に接続された第一の電極配線と、
上記走査電極、走査電極配線、共通配線、半導体層、第一の電極、第一の電極配線および第二の電極より上層に形成された樹脂からなる層間絶縁膜と、
上記層間絶縁膜上に形成され、上記層間絶縁膜に形成されたコンタクトホールを介して上記第二の電極と電気的に接続された透明導電膜からなる画素電極と、
上記第一の電極配線と同時に、上記透明絶縁性基板上に形成された共通引き出し配線と、
上記共通配線と上記共通引き出し配線とが電気的に接続された表示領域外の端子変換部とを有する第一の基板、および
上記第一の基板と共に液晶材料を挟持する第二の基板を備え、
上記走査電極配線、共通配線および第一の電極配線の少なくとも一つは、上記走査電極配線あるいは共通配線と上記第一の電極配線との交差部以外で、上記走査電極配線を構成する金属膜と上記第一の電極配線を構成する金属膜との積層膜により構成される領域を有することを特徴とする液晶表示装置。 - 請求項1記載の液晶表示装置であって、上記半導体層と絶縁膜は、上記端子変換部には形成されず、この端子変換部では、上記共通配線上に上記共通引き出し配線が直接電気的に接続されたことを特徴とする液晶表示装置。
- 第一、第二の透明絶縁性基板を対向させて接着すると共に、上記第一、第二の透明絶縁性基板の間には液晶材料が挟持されている液晶表示装置の製造方法において、
上記第一の透明絶縁性基板に走査電極、走査電極配線および共通配線を形成する工程と、
上記走査電極、走査電極配線および共通配線を覆うように上記第一の透明絶縁性基板上に絶縁膜と半導体膜を成膜し、その後、上記走査電極を覆い、また上記走査電極配線および共通配線の所定部分を覆うように、上記絶縁膜と半導体膜を同一のマスクを用いてパターニングして、パターン化した絶縁膜と半導体層を形成する工程と、
上記パターン化した半導体層を覆うように上記第一の透明絶縁性基板上に、上記走査電極、走査電極配線および共通配線と選択的エッチングが可能な金属膜を成膜し、フォトリソグラフィ法により形成したレジストを用いてエッチングを行い、上記走査電極上の半導体層と共に半導体素子を構成する第一の電極、第二の電極、上記第一の電極に接続された第一の電極配線、および上記第一の透明絶縁性基板の表示領域外の端子変換部で上記共通配線と電気的に接続される共通引き出し配線を形成した後、上記レジストを剥離する工程と、
上記第一の電極、第一の電極配線、第二の電極および共通引き出し配線を覆うように、上記第一の透明絶縁性基板上に感光性を有する透明樹脂を塗布し、露光、現像処理により上記第二の電極上にコンタクトホールを有する層間絶縁膜を形成する工程と、
上記層間絶縁膜上および上記コンタクトホール内に透明導電膜を成膜し、パターニングして上記第二の電極とを上記コンタクトホールを介して電気的に接続された画素電極を形成する工程を含み、
上記走査電極配線、共通配線および第一の電極配線の少なくとも一つは、上記走査電極配線あるいは共通配線と上記第一の電極配線との交差部以外で、上記走査電極配線を構成する金属膜と上記第一の電極配線を構成する金属膜との積層膜により構成される領域を含んで形成されたことを特徴とする液晶表示装置の製造方法。 - 請求項3記載の液晶表示装置の製造方法であって、上記パターン化した絶縁層と半導体層は、上記端子変換部の共通配線上には形成されず、この端子変換部では、上記共通引き出し配線が上記共通配線上に直接電気的に接続されることを特徴とする液晶表示装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006137936A JP2006227649A (ja) | 2006-05-17 | 2006-05-17 | 液晶表示装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006137936A JP2006227649A (ja) | 2006-05-17 | 2006-05-17 | 液晶表示装置およびその製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1390199A Division JP3868649B2 (ja) | 1999-01-22 | 1999-01-22 | 液晶表示装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006227649A true JP2006227649A (ja) | 2006-08-31 |
Family
ID=36989013
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006137936A Pending JP2006227649A (ja) | 2006-05-17 | 2006-05-17 | 液晶表示装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006227649A (ja) |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0372321A (ja) * | 1989-08-14 | 1991-03-27 | Sharp Corp | アクティブマトリクス表示装置 |
JPH04303826A (ja) * | 1991-03-30 | 1992-10-27 | Nec Corp | アクティブマトリックス基板 |
JPH06230425A (ja) * | 1993-02-03 | 1994-08-19 | Sanyo Electric Co Ltd | 液晶表示装置及びその製造方法 |
JPH0736061A (ja) * | 1993-07-26 | 1995-02-07 | Nippondenso Co Ltd | アクティブマトリックス型液晶表示装置 |
JPH07333652A (ja) * | 1994-06-13 | 1995-12-22 | Hitachi Ltd | 液晶表示装置 |
JPH09160076A (ja) * | 1995-10-05 | 1997-06-20 | Toshiba Corp | 表示装置用アレイ基板及びその製造方法 |
JPH10319433A (ja) * | 1997-05-20 | 1998-12-04 | Advanced Display:Kk | Tftアレイ基板およびこれを用いた電気光学表示装置並びにtftアレイ基板の製造方法 |
-
2006
- 2006-05-17 JP JP2006137936A patent/JP2006227649A/ja active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0372321A (ja) * | 1989-08-14 | 1991-03-27 | Sharp Corp | アクティブマトリクス表示装置 |
JPH04303826A (ja) * | 1991-03-30 | 1992-10-27 | Nec Corp | アクティブマトリックス基板 |
JPH06230425A (ja) * | 1993-02-03 | 1994-08-19 | Sanyo Electric Co Ltd | 液晶表示装置及びその製造方法 |
JPH0736061A (ja) * | 1993-07-26 | 1995-02-07 | Nippondenso Co Ltd | アクティブマトリックス型液晶表示装置 |
JPH07333652A (ja) * | 1994-06-13 | 1995-12-22 | Hitachi Ltd | 液晶表示装置 |
JPH09160076A (ja) * | 1995-10-05 | 1997-06-20 | Toshiba Corp | 表示装置用アレイ基板及びその製造方法 |
JPH10319433A (ja) * | 1997-05-20 | 1998-12-04 | Advanced Display:Kk | Tftアレイ基板およびこれを用いた電気光学表示装置並びにtftアレイ基板の製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100668567B1 (ko) | 표시 장치용 기판, 그 제조 방법 및 표시 장치 | |
JP5079463B2 (ja) | 液晶表示装置及びその製造方法 | |
US20100203687A1 (en) | Method of manufacturing an array substrate for lcd device having double-layered metal structure | |
JP5528475B2 (ja) | アクティブマトリクス基板及びその製造方法 | |
US20090101908A1 (en) | Liquid crystal display device and method of fabricating the same | |
US7098062B2 (en) | Manufacturing method of pixel structure of thin film transistor liquid crystal display | |
JP2006338008A (ja) | 開口率が向上したアレイ基板、その製造方法及びそれを含む表示装置。 | |
US7760317B2 (en) | Thin film transistor array substrate and fabricating method thereof, liquid crystal display using the same and fabricating method thereof, and method of inspecting liquid crystal display | |
JP2007294709A (ja) | 電気光学装置、電子機器、および電気光学装置の製造方法 | |
JP4285533B2 (ja) | 液晶表示装置及びその製造方法 | |
JP3868649B2 (ja) | 液晶表示装置およびその製造方法 | |
CN100447643C (zh) | 薄膜晶体管基板及其制造方法 | |
TWI291762B (en) | Thin film transistor array panel | |
JP5450802B2 (ja) | 表示装置及びその製造方法 | |
JP2007293072A (ja) | 電気光学装置の製造方法、電気光学装置および電子機器 | |
JP2005173612A (ja) | 薄膜トランジスタ表示板 | |
JP2005173613A (ja) | 薄膜トランジスタ表示板 | |
KR20070115370A (ko) | 개구율이 향상된 표시 장치 및 그 제조 방법 | |
JPH11352515A (ja) | 液晶表示装置およびその製造方法 | |
JP2000164874A (ja) | 薄膜トランジスタアレイ基板とその製造方法および液晶表示装置 | |
JP4188980B2 (ja) | 液晶表示装置およびその製造方法 | |
JP3547063B2 (ja) | アクティブマトリクス型液晶表示装置の製造方法 | |
JP2006227649A (ja) | 液晶表示装置およびその製造方法 | |
KR100583313B1 (ko) | 액정표시장치 및 그 제조 방법 | |
KR100646172B1 (ko) | 액정표시장치 및 그 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060517 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060518 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070413 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20071109 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080226 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080414 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080826 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081003 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090414 |